專利名稱：柵線驅(qū)動方法、移位寄存器及柵線驅(qū)動裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及液晶顯示技術(shù)領(lǐng)域，尤其涉及一種柵線驅(qū)動方法、移位寄存器及柵線驅(qū)動裝置。
背景技術(shù)：
液晶顯示的像素陣列包括交錯的多行柵線和多列數(shù)據(jù)線。其中，對柵線的驅(qū)動可以通過貼附的集成驅(qū)動電路實現(xiàn)。然而近幾年隨著非晶硅薄膜工藝的不斷提高，也可以將柵極驅(qū)動電路集成在薄膜晶體管陣列基板上構(gòu)成移位寄存器來對柵線進行驅(qū)動。
由多個移位寄存器構(gòu)成的柵線驅(qū)動裝置為像素陣列的多行柵線提供開關(guān)信號，從而控制多行柵線依序打開，并由對應(yīng)行的數(shù)據(jù)線向像素陣列中的像素電極充電，以形成顯示圖像的各灰階所需要的灰度電壓，進而顯示每一幀圖像。在每個移位寄存器中，需要薄膜晶體管的開啟和關(guān)斷來實現(xiàn)對應(yīng)行的柵線的打開或關(guān)閉。但在實際工作過程中，使用一段時間后薄膜晶體管會因為發(fā)生閾值電壓偏移(這里指正向偏移，即閾值電壓的增加)而無法正常開啟。開啟薄膜晶體管的閾值電壓的增加與其源極和柵極上加載的電壓有關(guān)，源極和柵極上加載的電壓越大、時間越長，開啟薄膜晶體管的閾值電壓的增加就越大。因此如果一直為一個薄膜晶體管加壓，則該薄膜晶體管的閾值電壓偏移也會一直增大，使得該薄膜晶體管無法正常打開，最終導(dǎo)致移位寄存器電路無法正常工作。

發(fā)明內(nèi)容
本發(fā)明的實施例提供一種柵線驅(qū)動方法、移位寄存器及柵線驅(qū)動裝置，能夠提高移位寄存器工作的穩(wěn)定性。為達到上述目的，本發(fā)明的實施例采用如下技術(shù)方案本發(fā)明一方面提供了一種柵線驅(qū)動方法，包括降低與每行柵線對應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移；為所述移位寄存器內(nèi)的薄膜晶體管的柵極加載電壓以開啟薄膜晶體管，從而為與所述移位寄存器對應(yīng)的各行柵線提供行掃描信號以驅(qū)動該行柵線打開或關(guān)閉。本發(fā)明另一方面還提供了一種移位寄存器，包括第一薄膜晶體管，其柵極和源極連接在一起與上級觸發(fā)信號端連接、漏極與作為上拉節(jié)點的第一節(jié)點連接；第二薄膜晶體管，其柵極與所述第一節(jié)點連接、源極與時鐘信號端連接、漏極與本級輸出端連接；第三薄膜晶體管，其柵極與所述第一節(jié)點連接、源極與時鐘信號端連接、漏極與下級觸發(fā)信號端連接；電容，連接在所述第一節(jié)點與本級輸出端之間；復(fù)位模塊，連接在作為下拉節(jié)點的第二節(jié)點、時鐘信號端和低電平信號端之間，用于在本級輸出完成后為所述第二薄膜晶體管的漏極和柵極加載低電平；反饋接收模塊，連接在所述第一節(jié)點、低電平信號端和本級輸出端之間，并與下級反饋信號端連接，用于接收下級反饋信號以將所述第一節(jié)點和本級輸出端的電平拉低。
本發(fā)明再一方面還提供了一種柵線驅(qū)動裝置，包括相互串聯(lián)的多個如上所述的移位寄存器。本發(fā)明實施例提供了一種柵線驅(qū)動方法、移位寄存器和柵線驅(qū)動裝置，如果長時間為一個薄膜晶體管的柵極加壓，則容易在柵絕緣層中形成并積累電子，從而導(dǎo)致該薄膜晶體管的閾值電壓偏移。通過在薄膜晶體管的源極加載高電平、柵極加載低電平、漏極開路，根據(jù)隧道效應(yīng)和量子力學(xué)的原理，能夠使柵絕緣層中形成并積累的電子穿過勢壘而到達薄膜晶體管的源極，從而降低與每行柵線對應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移，最終能夠使移位寄存器電路正常工作，提高了移位寄存器工作的穩(wěn)定性，延長了移位寄存器的工作壽命。


圖I為本發(fā)明實施例中柵線驅(qū)動方法的示意圖；圖2為本發(fā)明實施例移位寄存器的不意圖；圖3為本發(fā)明移位寄存器的一個具體實施例的示意圖；圖4為圖3所不移位寄存器的時序控制圖；圖5為圖3所示移位寄存器在tl階段的工作示意圖；圖6為圖3所示移位寄存器在t2階段的工作示意圖；圖7為圖3所示移位寄存器在t3階段的工作示意圖；圖8為圖3所示移位寄存器在t4階段的工作示意圖；圖9為本發(fā)明實施例柵線驅(qū)動裝置的示意圖。
具體實施例方式下面結(jié)合附圖對本發(fā)明實施例柵線驅(qū)動方法、移位寄存器和柵線驅(qū)動裝置進行詳細描述。應(yīng)當明確，所描述的實施例僅僅是本發(fā)明的一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其它實施例，都屬于本發(fā)明保護的范圍。需要說明的是本發(fā)明實施例中定義的源極、漏極其實名稱是可以互換的，而且圖中的箭頭方向僅表示TFT導(dǎo)通，并不表示導(dǎo)通方向。如圖I所示，為本發(fā)明柵線驅(qū)動方法的示意圖。所述柵線驅(qū)動方法包括步驟11，降低與每行柵線對應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移；步驟12，為所述移位寄存器內(nèi)的薄膜晶體管的柵極加載電壓以開啟薄膜晶體管，從而為與所述移位寄存器對應(yīng)的各行柵線提供行掃描信號以驅(qū)動該行柵線打開或關(guān)閉。本發(fā)明實施例提供的柵線驅(qū)動方法，由于如果一直為一個薄膜晶體管加壓，則容易在柵絕緣層中形成并積累電子，從而導(dǎo)致該薄膜晶體管的閾值電壓偏移。通過降低與每行柵線對應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移，能夠使移位寄存器電路正常工作，提高了移位寄存器工作的穩(wěn)定性，延長了移位寄存器的工作壽命。
由上面所述可知，薄膜晶體管上閾值電壓的偏移一般是由于在柵絕緣層上形成和積累的電子造成的，因此上述步驟11，降低與每行柵線對應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移可以包括步驟111，使在柵絕緣層上積累的電子到達薄膜晶體管的源極，以降低與每行柵線對應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移。需要說明的是，除了在柵絕緣層上形成并積累電子能夠造成薄膜晶體管的閾值電壓偏移之外，其它原因也能造成閾值電壓偏移，如鈍化層上的電子積累等。為此，本實施例中降低與每行柵線對應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移不僅可以包括如上步驟111，還可以包括其它的步驟，如使鈍化層上積累的電子達到薄膜晶體管的源極等。上述步驟111，使在柵絕緣層上積累的電子到達薄膜晶體管的源極包括為薄膜晶體管的源極加載高電平、柵極加載低電平、漏極開路，以使在柵絕緣層上積累的電子到達薄膜晶體管的源極。為薄膜晶體管的源極加載高電平、柵極加載低電平、漏極開路后，根據(jù)隧道效應(yīng)和量子力學(xué)原理，能夠使在柵絕緣層中形成并積累的電子穿過勢壘而到達薄膜晶體管的源極，從而減小由于柵絕緣層中電子的積累而造成的薄膜晶體管閾值電壓偏移。下面，利用所述的柵線驅(qū)動方法，設(shè)計制作了一種移位寄存器，該移位寄存器具有較高的工作穩(wěn)定性。舉例而言，如圖2所示，本實施例中的移位寄存器包括三個薄膜晶體管，一個存儲電容，一個復(fù)位模塊、一個反饋接收模塊和相應(yīng)的輸入輸出端。具體包括第一薄膜晶體管M1，其柵極和源極連接在一起與上級觸發(fā)信號端Input(n)連接、漏極與作為上拉節(jié)點的第一節(jié)點PU連接。其作用是當接收到由上級觸發(fā)信號端Input (η)發(fā)送的高電平信號時控制移位寄存器開始工作。其中上級觸發(fā)信號端Input (η)在上級移位寄存器(即第η-i級移位寄存器)的本級輸出端Output (η-i)為高電平輸出時接收到高電平信號。第二薄膜晶體管M2，其柵極與第一節(jié)點PU連接、源極與時鐘信號端連接、漏極與本級輸出端Output (η)連接。其作用是為本級輸出端Output (η)提供高電平輸出，以驅(qū)動與本級移位寄存器(即第η級移位寄存器)對應(yīng)的一行柵線打開。第三薄膜晶體管M3，其柵極與第一節(jié)點PU連接、源極與時鐘信號端連接、漏極與下級觸發(fā)信號端Input (η+1)連接。其作用是為下級移位寄存器(即第η+1級移位寄存器)提供觸發(fā)信號，以控制下級移位寄存器開始工作。電容Cl,連接在第一節(jié)點PU與本級輸出端Output (η)之間。復(fù)位模塊I,連接在作為下拉節(jié)點的第二節(jié)點PU時鐘信號端和低電平信號端Vss之間，用于在本級輸出完成后為第二薄膜晶體管M2的漏極和柵極加載低電平；反饋接收模塊2，連接在第一節(jié)點PU、低電平信號端Vss和本級輸出端Output (η)之間，并與下級反饋信號端Reset (η+1)連接，用于接收下級反饋信號以將第一節(jié)點PU和本級輸出端Output (η)的電平拉低。本發(fā)明實施例提供的移位寄存器，由于如果一直為一個薄膜晶體管加壓，則容易在柵絕緣層中形成并積累電子，從而導(dǎo)致該薄膜晶體管的閾值電壓偏移。通過在薄膜晶體管的源極加載高電平、柵極加載低電平、漏極開路，根據(jù)隧道效應(yīng)和量子力學(xué)的原理，能夠使柵絕緣層中形成并積累的電子穿過勢壘而到達薄膜晶體管的源極，從而降低與每行柵線對應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移，最終能夠使移位寄存器電路正常工作，提高了移位寄存器工作的穩(wěn)定性，延長了移位寄存器的工作壽命。
這里需要說明的是，由于柵絕緣層上電子的形成和積累，使得移位寄存器中各薄膜晶體管的閾值電壓均產(chǎn)生了偏移，因此可以為移位寄存器中的各薄膜晶體管設(shè)置復(fù)位模塊1，以在移位寄存器的本級輸出完成后在薄膜晶體管的源極加載高電平、柵極加載低電平、漏極開路，從而使柵絕緣層中的電子到達薄膜晶體管的源極，以降低薄膜晶體管的閾值電壓偏移。其中由于在移位寄存器中，第二薄膜晶體管M2能夠?qū)〞r鐘信號端和本級輸出端，從而使與該移位寄存器對應(yīng)的一行柵線打開，因此該第二薄膜晶體管M2在移位寄存器中具有非常重要的作用，一旦該第二薄膜晶體管M2由于閾值電壓偏移而無法正常開啟，則將影響顯示效果。此外，該第二薄膜晶體管M2上的工作電流一般較大，容易引起閾值電壓偏移。因此本實施例中以第二薄膜晶體管M2為例說明如何通過復(fù)位模塊I來降低其閾值電壓偏移。應(yīng)當理解，本說明是示例性的，而不是限制性的。
如圖3所示，為本發(fā)明移位寄存器一個具體實施例的示意圖。由圖3可知所述移位寄存器包括十四個薄膜晶體管、一個存儲電容和相應(yīng)的輸入輸出端。其中該十四個薄膜晶體管分別為第一薄膜晶體管Ml、第二薄膜晶體管M2、第三薄膜晶體管M3、第四薄膜晶體管M4、第五薄膜晶體管M5、第六薄膜晶體管M6、第七薄膜晶體管M7、第八薄膜晶體管M8、第九薄膜晶體管M9、第十薄膜晶體管MlO和第一復(fù)位薄膜晶體管Tl、第二復(fù)位薄膜晶體管T2、第三復(fù)位薄膜晶體管T3和第四復(fù)位薄膜晶體管T4。存儲電容為電容Cl。輸入輸出端包括接收上級移位寄存器觸發(fā)信號的上級觸發(fā)信號端Input (η)、為本級移位寄存器輸出電平信號的本級輸出端Output (η)、為下級移位寄存器發(fā)送觸發(fā)信號的下級觸發(fā)信號端Input (η+1)、接收下級移位寄存器反饋信號的下級反饋信號端Reset (η+1)、低電平信號端Vss,以及時鐘信號端，該時鐘信號端包括周期性交替使用的第一時鐘信號端CLK和第二時鐘信號端CLKB。具體地，第一薄膜晶體管Μ1，其柵極和源極連接在一起與上級觸發(fā)信號端Input (η)連接、漏極與作為上拉節(jié)點的第一節(jié)點PU連接；第二薄膜晶體管M2,其柵極與第一節(jié)點PU連接、源極與第一時鐘信號端CLK連接、漏極與本級輸出端Output (η)連接；第三薄膜晶體管M3，其柵極與第一節(jié)點PU連接、源極第一時鐘信號端CLk連接、漏極與下級觸發(fā)信號端Input (η+1)連接；第四薄膜晶體管Μ4，其柵極與下級反饋信號端Reset(n+1)連接、源極與本級輸出端連接Output (η)、漏極與低電平信號端Vss連接；第五薄膜晶體管Μ5，其柵極與下級反饋信號端Reset (η+1)連接、源極與第一節(jié)點連接、漏極與低電平信號端Vss連接；第六薄膜晶體管M6，其柵極與第二時鐘信號端CLKB連接、源極與第二節(jié)點PL連接、漏極與低電平信號端Vss連接；第七薄膜晶體管M7，其柵極與第二時鐘信號端CLKB連接、源極與上級觸發(fā)信號端Input (η)連接、漏極與第一節(jié)點連接；第八薄膜晶體管M8，其柵極與第一時鐘信號端CLK連接、源極與第一節(jié)點連接、漏極與第二節(jié)點PL連接；第九薄膜晶體管M9，其柵極與復(fù)位模塊I中的第四復(fù)位薄膜晶體管T4的漏極連接、源極與第一節(jié)點PU連接、漏極與低電平信號端Vss連接；第十薄膜晶體管M10，其柵極與復(fù)位模塊I中的第四復(fù)位薄膜晶體管T4的漏極連接、源極本級輸出端Output (η)連接、漏極與低電平信號端Vss連接。第一復(fù)位薄膜晶體管Tl，其柵極與第二節(jié)點PL連接、源極與第三復(fù)位薄膜晶體管Τ3的漏極連接、漏極與低電平信號端Vss連接；第二復(fù)位薄膜晶體管Τ2，其柵極與第二節(jié)點PL連接、源極與第四復(fù)位薄膜晶體管Τ4的漏極連接、漏極與低電平信號端Vss連接；第三復(fù)位薄膜晶體管Τ3，其柵極和源極與第一時鐘信號端CLK連接、漏極與第一復(fù)位薄膜晶體管Tl的源極連接；第四復(fù)位薄膜晶體管T4，其柵極與第三復(fù)位薄膜晶體管T3的漏極連接、源極與第一時鐘信號端CLK連接、漏極與第二復(fù)位薄膜晶體管T2的源極連接。儲存電容Cl則連接在第一節(jié)點I3U和本級輸出端Output (η)之間。其中，第一復(fù)位薄膜晶體管Tl、第二復(fù)位薄膜晶體管Τ2、第三復(fù)位薄膜晶體管Τ3和第四復(fù)位薄膜晶體管Τ4的結(jié)構(gòu)與第一薄膜晶體管Ml至第十薄膜晶體管MlO等的結(jié)構(gòu)相同，由于第一復(fù)位薄膜晶體管Tl、第二復(fù)位薄膜晶體管Τ2、第三復(fù)位薄膜晶體管Τ3和第四復(fù)位薄膜晶體管Τ4組成了本實施例中的復(fù)位模塊1，因此將其與第一薄膜晶體管Ml至第十薄膜晶體管MlO在名稱上作以區(qū)分。由上述可知，第一復(fù)位薄膜晶體管Tl、第二復(fù)位薄膜晶體管Τ2、第三復(fù)位薄膜晶體管Τ3和第四復(fù)位薄膜晶體管Τ4組成了本實施例中的復(fù)位模塊I，復(fù)位模塊I用于在本級輸出完成后為第二薄膜晶體管M2的源極加載高電平、柵極加載低電平、漏極開路，這樣根據(jù)隧道效應(yīng)和量子力學(xué)的原理，能夠使柵絕緣層中形成并積累的電子穿過勢壘而到達第二薄膜晶體管M2的源極，從而降低與每行柵線對應(yīng)的移位寄存器內(nèi)第二薄膜晶體管M2的閾 值電壓偏移，最終能夠使移位寄存器電路正常工作，提高了移位寄存器工作的穩(wěn)定性，延長了移位寄存器的工作壽命。第四薄膜晶體管Μ4和第五薄膜晶體管Μ5組成了反饋接收模塊2。該反饋接收模塊2用于在本級移位寄存器不工作時，保持本級輸出端Output (η)和作為上拉節(jié)點的第一節(jié)點PU為低電平，從而避免本級輸出端Output (η)在其他干擾信號的作用下變?yōu)楦唠娖?，并使其所控制的一行柵線在高電平作用下打開，最終造成柵線打開錯誤。其中，第四薄膜晶體管Μ4用于在下級反饋信號端Reset (η+1)的作用下保持本級輸出端Output (η)為低電平，而第五薄膜晶體管Μ5用于在下級反饋信號端Reset (η+1)的作用下保持第一節(jié)點為低電平，以防止第二薄膜晶體管M2被誤打開。由圖3可知，所述移位寄存器還包括第六薄膜晶體管Μ6。第六薄膜晶體管Μ6用于在本級移位寄存器不工作時，通過接收第二時鐘信號端CLKB的高電平信號而將作為下拉節(jié)點的第二節(jié)點PL拉低，從而避免本級輸出端Output (η)在其他干擾信號的作用下變?yōu)楦唠娖?，并使其所控制的一行柵線在高電平作用下打開，最終造成柵線打開錯誤。所述移位寄存器還包括第七薄膜晶體管Μ7。第七薄膜晶體管Μ7用于在上級觸發(fā)信號端Input (η)為高電平，且第二時鐘信號端CLKB變?yōu)楦唠娖綍r，加速為存儲電容Cl充電。所述移位寄存器還包括第八薄膜晶體管Μ8。第八薄膜晶體管Μ8用于本級輸出端Output (η)為高電平的時間內(nèi)(即在本級移位寄存器的工作時間內(nèi))，保證第一節(jié)點PU持續(xù)為高電平狀態(tài)，繼續(xù)為電容Cl充電，進一步提高第二薄膜晶體管M2的開啟能力。此外，所述移位寄存器還包括第九薄膜晶體管Μ9和第十薄膜晶體管Μ10，二者用于防止復(fù)位模塊I在對第二薄膜晶體管M2復(fù)位時使第二薄膜晶體管M2或本級輸出端Output (η)受到影響,從而使第二薄膜晶體管M2誤打開或本級輸出端Output (η)由低電平變?yōu)楦唠娖健Ｆ渲械诰疟∧ぞw管Μ9用于將第一節(jié)點I3U拉低到低電平，以避免第二薄膜晶體管M2誤打開。第十薄膜晶體管MlO用于將本級輸出端Output (η)拉低到低電平，以避免本級輸出端Output (η)變?yōu)楦唠娖?。在實際使用中，本實施例上述技術(shù)方案中的各薄膜晶體管可以為氫化非晶薄膜晶體管，但也可以為其他類型的薄膜晶體管。下面結(jié)合圖3所示的移位寄存器以及圖4所示的控制時序?qū)Ρ緦嵤├莆患拇嫫鞯墓ぷ鬟^程作以描述。如圖4所示，為本實施例中移位寄存器的控制時序圖，可以分為tl、t2、t3和t4四個階段。其中第一時鐘信號端CLK和第二時鐘信號端CLKB周期性交替使用。STV為開關(guān)信號，即上級觸發(fā)信號端Input (η)，用于接收來自上級移位寄存器的高電平信號。其中以I表示高電平信號，O表示低電平信號。并且在以下圖5至圖8中，以箭頭表示薄膜晶體管的導(dǎo)通，以叉號表示薄膜晶體管的關(guān)閉。在tl 階段，Input (η) = I, CLK = O, CLKB = I, Reset (η+1) = O。本級移位寄存器的STV信號由上級移位寄存器通過上級觸發(fā)信號端Input(n)提供。如圖5所示，由于Input (η) = 1，因此第一薄膜晶體管Ml導(dǎo)通并控制本級移位寄存器開始工作，上級觸發(fā)信號端Input (η)通過第一薄膜晶體管Ml為存儲電容Cl充電。由于CLKB = 1，因此第七薄膜M7導(dǎo)通，第二時鐘信號端CLKB通過第七薄膜晶體管M7加速為存儲電容Cl充電。此時，第一節(jié)點被拉高而具有高電平，第二薄膜晶體管M2導(dǎo)通，由于CLK = O,因此第一時鐘信號端CLK的低電平通過第二薄膜晶體管M2而輸出到本級輸出端Output (η)，該輸出的低電平使與本級移位寄存器對應(yīng)的一行柵線處于低電平狀態(tài)。進一步地，由于CLKB = 1，第六薄膜晶體管Μ6導(dǎo)通。第六薄膜晶體管Μ6在本級移位寄存器不工作時將第二節(jié)點PL拉低至Vss，避免本級輸出端Output (η)在其他干擾信號的作用下變?yōu)楦唠娖健４送?，由于第一?jié)點PU被拉高至高電平，因此第三薄膜晶體管M3導(dǎo)通，又由于第一時鐘信號端CLK = O,因此下級觸發(fā)信號端Input (η+1)被拉低至低電平，即本級移位寄存器在tl階段內(nèi)未向下級移位寄存器發(fā)送觸發(fā)信號。綜上所述可知，tl階段為存儲電容Cl的充電階段。在t2 階段，Input (η) = O, CLK = I, CLKB = O, Reset (η+1) = O。如圖6所示，由于在Input (η) = O、CLKB = O,因此第一薄膜晶體管Ml和第七薄膜晶體管M7關(guān)閉，t2階段內(nèi)不再通過上級觸發(fā)信號端Input (η)和第二時鐘信號端CLKB為存儲電容Cl充電。并且由于CLKB = 0，第六薄膜晶體管Μ6關(guān)閉，從而第六薄膜晶體管Μ6不會將第二節(jié)點PL拉低。由于CLK = 1，第二薄膜晶體管M2在存儲電容Cl的作用下導(dǎo)通后將第一時鐘信號端CLK上的高電平輸出到本級輸出端Output (η)，進而由本級輸出端Output (η)將該高電平輸出到與本級移位寄存器對應(yīng)的一行柵線上，使液晶面板的顯示區(qū)域內(nèi)位于該行柵線上的所有薄膜晶體管開啟，數(shù)據(jù)線開始寫入信號。由于CLK= 1，第八薄膜晶體管Μ8導(dǎo)通并將本級輸出端Output (η)上的高電平反饋到第一節(jié)點PU,保證第一節(jié)點I3U持續(xù)為高電平狀態(tài)，繼續(xù)為電容Cl充電，進一步提高第二薄膜晶體管M2的開啟能力。。Output (η) = I后，第二節(jié)點PL被拉高，從而使第一復(fù)位薄膜晶體管Tl和第二復(fù)位薄膜晶體管T2導(dǎo)通，第一復(fù)位薄膜晶體管Tl保持第四復(fù)位薄膜晶體管T4的柵極為低電平，第二 復(fù)位薄膜晶體管T2保持第四復(fù)位薄膜晶體管T4的漏極為低電平。由于第四復(fù)位薄膜晶體管T4關(guān)閉，因此第九薄膜晶體管M9和第十薄膜晶體管MlO關(guān)閉，以保證第一節(jié)點I3U和本級輸出端Output (η)持續(xù)處于高電平狀態(tài)，不會被拉低。而且此時第三薄膜晶體管M3也存儲電容Cl的作用下導(dǎo)通，使下級觸發(fā)信號端Input (η+1)變?yōu)楦唠娖剑韵蛳录壱莆患拇嫫靼l(fā)送觸發(fā)信號。綜上所述，t2階段為本級移位寄存器打開的階段。
在t3 階段，Input (η) = O, CLK = O, CLKB = I, Reset (η+1) = I。本級移位寄存器的Reset信號由下級移位寄存器通過下級反饋信號端Reset (η+1)提供。如圖7所示，由于Reset (η+1) = I,第四薄膜晶體管Μ4和第五薄膜晶體管M5導(dǎo)通，第四薄膜晶體管M4導(dǎo)通后將本級輸出端Output (η)拉低到Vss，第五薄膜晶體管M5導(dǎo)通后將第一節(jié)點I3U拉低到Nss,從而避免本級輸出端Output (η)在其他干擾信號的作用下變?yōu)楦唠娖?，并使其所控制的一行柵線在高電平作用下打開，最終造成柵線打開錯誤。進一步地，由于CLKB= 1，第六薄膜晶體管Μ6導(dǎo)通，第六薄膜晶體管Μ6在本級移位寄存器不工作時將第二節(jié)點PL拉低至Vss，避免本級輸出端Output (η)在其他干擾信號的作用下變?yōu)楦唠娖?。綜上所述，t3階段為下級移位寄存器打開的階段。在t4 階段，Input (η) = O, CLK = I, CLKB = O, Reset (η+1) = O。如圖8所示，由于CLK = 1，第三復(fù)位薄膜晶體管T3導(dǎo)通，從而使第四復(fù)位薄膜晶體管T4的柵極變?yōu)楦唠娖?，由此使第四?fù)位薄膜晶體管T4導(dǎo)通。此時，對于第二薄膜晶體管M2而言，其源極上加載高電平、柵極加載低電平、漏極開路，因此在柵絕緣層上積累的電子能夠穿越勢壘而到達第二薄膜晶體管M2的源極，從而降低第二薄膜晶體管M2的閾值電壓偏移。此外，第四復(fù)位薄膜晶體管T4的導(dǎo)通又使第九薄膜晶體管M9和第十薄膜晶體管MlO的柵極變?yōu)楦唠娖?，從而使第九薄膜晶體管M9和第十薄膜晶體管MlO導(dǎo)通。第九薄膜晶體管M9將第一節(jié)點PU拉低至Vss,第十薄膜晶體管MlO將本級輸出端Output (η)拉低至Vss,以用于防止復(fù)位模塊I在對第二薄膜晶體管M2復(fù)位時使第二薄膜晶體管M2或本級輸出端Output (η)受到影響,從而使第二薄膜晶體管M2誤打開或本級輸出端Output (η)由低電平變?yōu)楦唠娖?。綜上所述，t4階段為復(fù)位模塊I工作的階段，即本級移位寄存器的復(fù)位階段。由上面的描述可知，本實施例中的移位寄存器能夠降低與每行柵線對應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移，最終能夠使移位寄存器電路正常工作，提高了移位寄存器工作的穩(wěn)定性，延長了移位寄存器的工作壽命。除此之外，本發(fā)明實施例還提供了一種柵線驅(qū)動裝置。如圖9所示，所述柵線驅(qū)動裝置包括串聯(lián)的多個移位寄存器，為方便說明圖9中僅顯示了五個移位寄存器，分別為第N-2級移位寄存器、第N-I級移位寄存器、第N級移位寄存器、第N+1級移位寄存器和第N+2級移位寄存器。其中，第N級移位寄存器的輸出Output (η)，不僅向第N-I級移位寄存器反饋以關(guān)斷第N-I級移位寄存器，同時還向第Ν+1級移位寄存器輸出以作為該第Ν+1級移位寄存器的觸發(fā)信號。結(jié)合圖2所示，每級移位寄存器均包括三個薄膜晶體管，一個存儲電容，一個復(fù)位模塊、一個反饋接收模塊和相應(yīng)的輸入輸出端。具體包括第一薄膜晶體管Μ1，其柵極和源極連接在一起與上級觸發(fā)信號端Input(n)連接、漏極與作為上拉節(jié)點的第一節(jié)點PU連接。其作用是當接收到由上級觸發(fā)信號端Input (η)發(fā)送的高電平信號時控制移位寄存器開始工作。其中上級觸發(fā)信號端Input (η)在上級移位寄存器(即第η-i級移位寄存器)的本級輸出端Output (η-i)為高電平輸出時接收到高電平信號。第二薄膜晶體管M2，其柵極與第一節(jié)點PU連接、源極與時鐘信號端連接、漏極與本級輸出端Output (η)連接。其作用是為本級輸出端Output (η)提供高電平輸出，以驅(qū)動與本級移位寄存器(即第η級移位寄存器)對應(yīng)的一行柵線打開。第三薄膜晶體管M3，其柵、極與第一節(jié)點PU連接、源極與時鐘信號端連接、漏極與下級觸發(fā)信號端Input (η+1)連接。其作用是為下級移位寄存器(即第η+1級移位寄存器)提供觸發(fā)信號，以控制下級移位寄存器開始工作。電容Cl,連接在第一節(jié)點PU與本級輸出端Output (η)之間。復(fù)位模塊I,連接在作為下拉節(jié)點的第二節(jié)點PL、時鐘信號端和低電平信號端Vss之間，用于在本級輸出完成后為第二薄膜晶體管M2的源極加載高電平、柵極加載低電平、漏極開路；反饋接收模塊2,連接在第一節(jié)點PU、低電平信號端Vss和本級輸出端Output (η)之間，并與下級反饋信號端Reset (η+1)連接,用于接收下級反饋信號以將第一節(jié)點PU和本級輸出端Output (η)的電平拉低。本發(fā)明實施例提供的柵線驅(qū)動裝置中，由于如果一直為一個薄膜晶體管加壓，則 容易在柵絕緣層中形成并積累電子，從而導(dǎo)致該薄膜晶體管的閾值電壓偏移。通過在薄膜晶體管的源極加載高電平、柵極加載低電平、漏極開路，根據(jù)隧道效應(yīng)和量子力學(xué)的原理，能夠使柵絕緣層中形成并積累的電子穿過勢壘而到達薄膜晶體管的源極，從而降低與每行柵線對應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移，最終能夠使移位寄存器電路正常工作，提高了移位寄存器工作的穩(wěn)定性，延長了移位寄存器的工作壽命。需要說明的是，本實施例柵線驅(qū)動裝置中所使用的移位寄存器與上述移位寄存器實施例中所使用的移位寄存器在功能和結(jié)構(gòu)上均相同，因此能夠解決同樣的技術(shù)問題，達到相同的預(yù)期效果。以上所述，僅為本發(fā)明的具體實施方式
，但本發(fā)明的保護范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護范圍之內(nèi)。因此，本發(fā)明的保護范圍應(yīng)以所述權(quán)利要求的保護范圍為準。
權(quán)利要求
1.一種柵線驅(qū)動方法，其特征在于，包括 降低與每行柵線對應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移； 為所述移位寄存器內(nèi)的薄膜晶體管的柵極加載電壓以開啟薄膜晶體管，從而為與所述移位寄存器對應(yīng)的各行柵線提供行掃描信號以驅(qū)動該行柵線打開或關(guān)閉。
2.根據(jù)權(quán)利要求I所述的柵線驅(qū)動方法，其特征在于，所述降低與每行柵線對應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移包括 使在柵絕緣層上積累的電子到達薄膜晶體管的源極，以降低與每行柵線對應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移。
3.根據(jù)權(quán)利要求2所述的柵線驅(qū)動方法，其特征在于，所述使在柵絕緣層上積累的電子到達薄膜晶體管的源極包括 為薄膜晶體管的源極加載高電平、柵極加載低電平、漏極開路，以使在柵絕緣層上積累的電子到達薄膜晶體管的源極。
4.一種移位寄存器，其特征在于，包括 第一薄膜晶體管，其柵極和源極連接在一起與上級觸發(fā)信號端連接、漏極與作為上拉節(jié)點的第一節(jié)點連接； 第二薄膜晶體管，其柵極與所述第一節(jié)點連接、源極與時鐘信號端連接、漏極與本級輸出端連接； 第三薄膜晶體管，其柵極與所述第一節(jié)點連接、源極與時鐘信號端連接、漏極與下級觸發(fā)信號端連接； 電容，連接在所述第一節(jié)點與本級輸出端之間； 復(fù)位模塊，連接在作為下拉節(jié)點的第二節(jié)點、時鐘信號端和低電平信號端之間，用于在本級輸出完成后為所述第二薄膜晶體管的漏極和柵極加載低電平； 反饋接收模塊，連接在所述第一節(jié)點、低電平信號端和本級輸出端之間，并與下級反饋信號端連接，用于接收下級反饋信號以將所述第一節(jié)點和本級輸出端的電平拉低。
5.根據(jù)權(quán)利要求4所述的移位寄存器，其特征在于，所述復(fù)位模塊包括 第一復(fù)位薄膜晶體管，其柵極與所述第二節(jié)點連接、源極與第三復(fù)位薄膜晶體管的漏極連接、漏極與低電平信號端連接； 第二復(fù)位薄膜晶體管，其柵極與所述第二節(jié)點連接、源極與第四復(fù)位薄膜晶體管的漏極連接、漏極與低電平信號端連接； 第三復(fù)位薄膜晶體管，其柵極和源極與時鐘信號端連接、漏極與第一復(fù)位薄膜晶體管的源極連接； 第四復(fù)位薄膜晶體管，其柵極與第三復(fù)位薄膜晶體管的漏極連接、源極與時鐘信號端連接、漏極與第二復(fù)位薄膜晶體管的源極連接。
6.根據(jù)權(quán)利要求4或5所述的移位寄存器，其特征在于，所述反饋接收模塊包括 第四薄膜晶體管，其柵極與下級反饋信號端連接、源極與本級輸出端連接、漏極與低電平信號端連接； 第五薄膜晶體管，其柵極與下級反饋信號端連接、源極與所述第一節(jié)點連接、漏極與低電平信號端連接。
7.根據(jù)權(quán)利要求6所述的移位寄存器，其特征在于，所述移位寄存器還包括第六薄膜晶體管，其柵極與時鐘信號端連接、源極與所述第二節(jié)點連接、漏極與低電平信號端連接。
8.根據(jù)權(quán)利要求6所述的移位寄存器，其特征在于，所述移位寄存器還包括 第七薄膜晶體管，其柵極與時鐘信號端連接、源極與上級觸發(fā)信號端連接、漏極與所述第一節(jié)點連接。
9.根據(jù)權(quán)利要求6所述的移位寄存器，其特征在于，所述移位寄存器還包括 第八薄膜晶體管，其柵極與時鐘信號端連接、源極與所述第一節(jié)點連接、漏極與所述第二節(jié)點連接。
10.根據(jù)權(quán)利要求6所述的移位寄存器，其特征在于，所述移位寄存器還包括 第九薄膜晶體管，其柵極與所述復(fù)位模塊連接、源極與所述第一節(jié)點連接、漏極與低電 平信號端連接； 第十薄膜晶體管，其柵極與所述復(fù)位模塊連接、源極本級輸出端連接、漏極與低電平信號端連接。
11.一種柵線驅(qū)動裝置，其特征在于，包括相互串聯(lián)的多個如權(quán)利要求4至10中任一項所述的移位寄存器。
全文摘要
本發(fā)明公開了一種柵線驅(qū)動方法、移位寄存器及柵線驅(qū)動裝置，涉及液晶顯示技術(shù)領(lǐng)域，為提高移位寄存器的工作穩(wěn)定性而發(fā)明。所述柵線驅(qū)動方法包括降低與每行柵線對應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移；為所述移位寄存器內(nèi)的薄膜晶體管的柵極加載電壓以開啟薄膜晶體管，從而為與所述移位寄存器對應(yīng)的各行柵線提供行掃描信號以驅(qū)動該行柵線打開或關(guān)閉。所述移位寄存器包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、電容、復(fù)位模塊和反饋模塊。本發(fā)明可用于對柵線進行驅(qū)動。
文檔編號G09G3/36GK102629459SQ20111033177
公開日2012年8月8日 申請日期2011年10月26日 優(yōu)先權(quán)日2011年10月26日
發(fā)明者曹昆, 胡明 申請人:北京京東方光電科技有限公司