專利名稱：一種非晶硅柵極驅(qū)動(dòng)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及液晶顯示技術(shù)領(lǐng)域，尤其涉及一種非晶硅柵極驅(qū)動(dòng)電路。
背景技術(shù)：
參考圖1和圖2，圖1為現(xiàn)有技術(shù)中非晶硅柵極驅(qū)動(dòng)電路的電路圖，圖2為圖1所示電路圖中CK、CKB、Q、QB以及輸出信號(hào)Out (圖上未示出)五個(gè)電位節(jié)點(diǎn)處的時(shí)序波形圖。其具體工作過程為:當(dāng)上一級(jí)的信號(hào)輸給Gn-1低電平時(shí)，TO截止，而此時(shí)Gn+1的輸入信號(hào)為高電平，故Tl導(dǎo)通，所以低電位信號(hào)輸入單元VGL所輸出的低電位信號(hào)經(jīng)過Tl傳輸給Q點(diǎn)，從而使得Q點(diǎn)為低電位，所以T3和T4截止。
由圖2可知，時(shí)鐘信號(hào)CK和CKB是交替工作的，即CK為低電位時(shí)，CKB為高電位；CK為高電位時(shí)，CKB為低電位。當(dāng)CK為低電位時(shí)，T6截止，而此時(shí)CKB為高電位，故CKB的高電位輸入信號(hào)經(jīng)過電容Cl傳輸給QB，使得QB為高電位，T2和T5導(dǎo)通，從而使得Q點(diǎn)保持低電位，且低電位信號(hào)輸入單元VGL所輸出的低電位信號(hào)，經(jīng)T5傳輸給輸出單元Gn，使得該電路輸出信號(hào)Out輸出低電位信號(hào)。
當(dāng)CK為高電位時(shí)，T6導(dǎo)通，而此時(shí)CKB為低電位，因此T5截止，從而使得低電位信號(hào)輸入單兀VGL所輸出的低電位信號(hào),經(jīng)T6傳輸給輸出單兀Gn,使得該電路輸出低電位信號(hào)。
在該電路的Q點(diǎn)為低電位期間，T4的柵極經(jīng)T2與低電位信號(hào)輸入單元VGL相連，其源極經(jīng)T5或T6也與低電位信號(hào)輸入單元VGL相連，從而使得T4的柵極與源極間電壓差為0，即Vffi = 0，進(jìn)而使得T4的柵極與源極間存在較大的漏感電流，導(dǎo)致電路的輸出單元Gn輸出不穩(wěn)定。發(fā)明內(nèi)容
為解決上述技術(shù)問題，本發(fā)明實(shí)施例提供了一種非晶硅柵極驅(qū)動(dòng)電路，以降低T4的柵極與源極間的漏感電流，提高電 路的輸出單元Gn輸出的穩(wěn)定性。
為解決上述問題，本發(fā)明實(shí)施例提供了如下技術(shù)方案:
一種非晶硅柵極驅(qū)動(dòng)電路，該電路包括:信號(hào)輸入單元、控制電路、時(shí)序電路以及信號(hào)輸出單元；所述控制電路包括:內(nèi)部電源；漏極與所述內(nèi)部電源相連的第一薄膜晶體管，且所述第一薄膜晶體管的柵極與自身的漏極相連；源極與所述第一薄膜晶體管的源極相連的第二薄膜晶體管；與所述第二薄膜晶體管的漏極相連的第一信號(hào)單元；柵極與所述第一薄膜晶體管和第二薄膜晶體管公共端相連的第三薄膜晶體管，所述第三薄膜晶體管的源極與所述第一信號(hào)單元相連，且所述第三薄膜晶體管的漏極與所述第二薄膜晶體管的柵極相連；其中，所述內(nèi)部電源輸出的電壓小于所述信號(hào)輸入單元輸出的高電位電壓；所述第一信號(hào)單兀輸出的電壓小于所述信號(hào)輸入單兀輸出的低電位電壓。
優(yōu)選的，所述內(nèi)部電源輸出的電壓為5V。
優(yōu)選的，所述第一信號(hào)單兀輸出的電壓為-15V。
優(yōu)選的，所述信號(hào)輸入單元包括:高電位信號(hào)輸入單元以及與所述高電位信號(hào)輸入單元相連的第四薄膜晶體管；低電位信號(hào)輸入單元以及與所述低電位信號(hào)輸入單元相連的第五薄膜晶體管；其中，所述第四薄膜晶體管的源極與所述第五薄膜晶體管漏極相連；且所述第四薄膜晶體管與第五薄膜晶體管的公共端與所述第三薄膜晶體管的漏極相連；所述第四薄膜晶體管導(dǎo)通時(shí)，所述信號(hào)輸入單元輸出高電位電壓；所述第五薄膜晶體管導(dǎo)通時(shí)，所述信號(hào)輸入單兀輸出低電位電壓。
優(yōu)選的，所述時(shí)序電路包括:交替?zhèn)鬟f脈沖信號(hào)的第一時(shí)鐘信號(hào)與第二時(shí)鐘信號(hào)；柵極通過第一電容與所述第一時(shí)鐘信號(hào)相連的第六薄膜晶體管；柵極直接與所述第二時(shí)鐘信號(hào)相連的第七薄膜晶體管；其中，所述第六薄膜晶體管的源極與第七薄膜晶體管的源極相連，所述第六薄膜晶體管的漏極與第七薄膜晶體管的漏極相連，且所述第六薄膜晶體管與第七薄膜晶體管的源極公共端與所述低電位信號(hào)輸入單元相連。
優(yōu)選的，所述第一時(shí)鐘信號(hào)與所述第六薄膜晶體管的漏極間通過第八薄膜晶體管相連；所述第八薄膜晶體管的源極與所述第一時(shí)鐘信號(hào)相連，所述第八薄膜晶體管的漏極與所述第六薄膜晶體管和第七薄膜晶體管的漏極公共端相連。
優(yōu)選的，所述第八薄膜晶體管的柵極與所述第八薄膜場(chǎng)效應(yīng)晶體管的漏極間通過第二電容相連。
優(yōu)選的，所述第八薄膜晶體管的柵極與所述第二薄膜晶體管的柵極相連。
優(yōu)選的，所述控制電路通過第九薄膜晶體管與所述時(shí)序電路相連；所述第九薄膜晶體管的柵極與所述第二薄膜晶體管的柵極相連，所述第九薄膜晶體管的漏極與所述第一電容和所述第六薄膜晶體管的公共端相連，所述第九薄膜晶體管的源極與所述低電位信號(hào)輸入單元相連。
優(yōu)選的，所述信號(hào)輸出單元與所述第六薄膜晶體管、所述第七薄膜晶體管以及所述第八薄膜晶體管的公共端相連。
與現(xiàn)有技術(shù)相比，上述技術(shù)方案具有以下優(yōu)點(diǎn):
本發(fā)明所提供的非晶硅柵極驅(qū)動(dòng)電路，通過增加一控制電路，所述控制電路內(nèi)包括一輸出的電壓小于所述信號(hào)輸入單元輸出的低電位電壓的第一信號(hào)單元，使得在Q點(diǎn)為低電位時(shí)，T4的柵極經(jīng)T2與所述第一信號(hào)單元相連，其源極經(jīng)T5或T6仍與所述低電位信號(hào)輸入單元VGL相連，從而使得T4的柵極與源極間電壓小于0，即Vffi < 0，降低T4的柵極與源極間的漏感電流，提高電路的輸出單元Gn輸出的穩(wěn)定性。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
圖1為現(xiàn)有技術(shù)中非晶硅柵極驅(qū)動(dòng)電路的電路圖2為圖1所示電路圖中CK、CKB、Q、QB以及Out五個(gè)電位節(jié)點(diǎn)的時(shí)序波形圖3為本發(fā)明實(shí)施例中所提供的非晶硅柵極驅(qū)動(dòng)電路的電路圖4為現(xiàn)有技術(shù)和本發(fā)明實(shí)施例中所提供的非晶硅柵極驅(qū)動(dòng)電路輸出信號(hào)的仿真結(jié)果示意圖。
具體實(shí)施方式
下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實(shí)施例的限制。
正如背景技術(shù)部分所述，現(xiàn)有技術(shù)中的非晶硅柵極驅(qū)動(dòng)電路，在電路中的Q點(diǎn)為低電位時(shí)，T4的柵極與源極間電壓差為0，即Vffi = 0，從而使得T4的柵極與源極間存在較大的漏感電流，導(dǎo)致電路的輸出單元Gn輸出不穩(wěn)定。
有鑒于此，本發(fā)明實(shí)施例提供了一種非晶硅柵極驅(qū)動(dòng)電路，如圖3所示，圖3為本發(fā)明實(shí)施例中所提供的非晶硅柵極驅(qū)動(dòng)電路的電路圖，該電路包括信號(hào)輸入單元，所述信號(hào)輸入單兀包括:
高電位信號(hào)輸入單元VGH以及與所述高電位信號(hào)輸入單元VGH相連的第四薄膜晶體管TO ；
低電位信號(hào)輸入單元VGL以及與所述低電位信號(hào)輸入單元VGL相連的第五薄膜晶體管Tl ；
其中，所述第四薄膜晶體管TO的源極與所述第五薄膜晶體管Tl的漏極相連；且所述第四薄膜晶體管TO與第五薄膜晶體管Tl的公共端與所述第三薄膜晶體管T2的漏極相連。
當(dāng)上一級(jí)的輸出信號(hào)傳輸給Gn-1高電平時(shí)，所述第四薄膜晶體管TO導(dǎo)通，此時(shí)Gn+1的輸入信號(hào)為低電平,故第五薄膜晶體管Tl截止,所述高電位信號(hào)輸入單兀VGH輸出高電位電壓，使得Q點(diǎn)為高電位；當(dāng)上一級(jí)的輸出信號(hào)傳輸給Gn-1低電平時(shí),所述第四薄膜晶體管TO截止，此時(shí)Gn+1的輸入信號(hào)為高電平，故第五薄膜晶體管Tl導(dǎo)通，所述低電位信號(hào)輸入單兀VGL輸出低電位電壓,使得Q點(diǎn)為低電位。
本發(fā)明實(shí)施例所提供的驅(qū)動(dòng)電路還包括控制電路，所述控制電路包括:
內(nèi)部電源VDD;
漏極與所述內(nèi)部電源VDD相連的第一薄膜晶體管17，且所述第一薄膜晶體管17的柵極與自身的漏極相連；
源極與所述第一薄膜晶體管T7的源極相連的第二薄膜晶體管T8 ；
與所述第二薄膜晶體管T8的漏極相連的第一信號(hào)單元VSS ；
柵極與所述第一薄膜晶體管T7和第二薄膜晶體管T8公共端相連的第三薄膜晶體管T2，所述第三薄膜晶體管T2的源極與所述第一信號(hào)單元VSS相連，且所述第三薄膜晶體管T2的漏極與所述第二薄膜晶體管T8的柵極相連。
當(dāng)由所述信號(hào)輸入單元控制的Q點(diǎn)為高電位時(shí)，所述第二薄膜晶體管T8導(dǎo)通，所述第一信號(hào)單元VSS將低電位信號(hào)傳輸給第三薄膜晶體管T2的柵極，使得第三薄膜晶體管T2截止；當(dāng)由所述信號(hào)輸入單元控制的Q點(diǎn)為低電位時(shí)，所述第二薄膜晶體管T8截止，所述內(nèi)部電源VDD經(jīng)所述第一薄膜晶體管T7將高電位信號(hào)傳輸給第三薄膜晶體管T2的柵極，使得第三薄膜晶體管T2導(dǎo)通，由于所述第一信號(hào)單元VSS輸出的電壓小于所述低電位信號(hào)輸入單兀VGL輸出的低電位電壓,所以,所述第一信號(hào)單兀VSS所輸出的低電位電壓，經(jīng)所述第三薄膜晶體管T2將Q點(diǎn)的電壓繼續(xù)拉低，使其低于所述低電位信號(hào)輸入單元VGL輸出的低電位電壓。
其中，所述內(nèi)部電源VDD輸出的電壓小于所述高電位信號(hào)輸入單兀VGL所輸出的高電位電壓，從而在保證所述第一薄膜晶體管T7始終導(dǎo)通的狀態(tài)下，降低所述控制電路消耗的功率，優(yōu)選的，所述內(nèi)部電源VDD輸出的電壓為5V。
本發(fā)明實(shí)施例所提供的驅(qū)動(dòng)電路還包括時(shí)序電路，所述時(shí)序電路包括:
交替?zhèn)鬟f脈沖信號(hào)的第一時(shí)鐘信號(hào)CKB與第二時(shí)鐘信號(hào)CK ；
柵極通過第一電容Cl與所述第一時(shí)鐘信號(hào)CKB相連的第六薄膜晶體T5 ；
柵極直接與所述第二時(shí)鐘信號(hào)CK相連的第七薄膜晶體管T6 ；
其中，所述第六薄膜晶體管T5的源極與第七薄膜晶體管T6的源極相連，所述第六薄膜晶體管T5的漏極與第七薄膜晶體管T6的漏極相連，且所述第六薄膜晶體管T5與第七薄膜晶體管T6的源極公共端與所述低電位信號(hào)輸入單元VGL相連。
當(dāng)所述第一時(shí)鐘信號(hào)CKB通過第一電容Cl傳輸給所述第六薄膜晶體T5的柵極高電位信號(hào)時(shí)，所述第六薄膜晶體T5導(dǎo)通，此時(shí)所述第二時(shí)鐘信號(hào)CK為低電位輸出信號(hào)，所述第七薄膜晶體管T6截止，所述信號(hào)輸入單元中的低電位信號(hào)輸入信號(hào)VGL所輸出的低電位信號(hào)，經(jīng)所述第六薄膜晶體T5傳輸給所述第六薄膜晶體管T5與第七薄膜晶體管T6的漏極公共端。
當(dāng)所述第一時(shí)鐘信號(hào)CKB通過第一電容Cl傳輸給所述第六薄膜晶體T5的柵極低電位信號(hào)時(shí)，所述第六薄膜晶體T5截止，此時(shí)所述第二時(shí)鐘信號(hào)CK為高電位輸出信號(hào)，所述第七薄膜晶體管T6導(dǎo)通，所述信號(hào)輸入單元中的低電位信號(hào)輸入信號(hào)VGL所輸出的低電位信號(hào)，經(jīng)所述第七薄膜晶體T6傳輸給所述第六薄膜晶體管T5與第七薄膜晶體管T6的漏極公共端。
本發(fā)明實(shí)施例所提供的驅(qū)動(dòng)電路中，所述第一時(shí)鐘信號(hào)CKB與所述第六薄膜晶體管T5的漏極間通過第八薄膜場(chǎng)效應(yīng)晶體管T4相連；所述第八薄膜晶體管T4的漏極與所述第六薄膜晶體管T5和第七薄膜晶體管T6的漏極公共端相連，且所述第八薄膜晶體管T4的柵極與所述第八薄膜場(chǎng)效應(yīng)晶體管T4的漏極間通過第二電容C2相連。所述信號(hào)輸出單元與所述第六薄膜晶體管T5、所述第七薄膜晶體管T6以及所述第八薄膜晶體管T4的公共端相連。
當(dāng)由所述信號(hào)輸入單元控制的Q點(diǎn)為高電位時(shí)，所述第八薄膜晶體管T4導(dǎo)通。所述第一時(shí)鐘信號(hào)CKB為高電位時(shí)，所述第一時(shí)鐘信號(hào)CKB輸出的高電位信號(hào)，通過所述第八薄膜晶體管T4的漏極、源極，并經(jīng)過位于所述第八薄膜晶體管T4的柵極和源極間的第二電容C2，將Q點(diǎn)的電位繼續(xù)抬高，從而使得T4保持導(dǎo)通狀態(tài)，進(jìn)而使得第一時(shí)鐘信號(hào)CKB的高電位信號(hào)可以經(jīng)所述第八薄膜晶體管T4傳輸給所述驅(qū)動(dòng)電路的信號(hào)輸出單元Gn，使得該電路輸出高電位信號(hào)；所述第一時(shí)鐘信號(hào)CKB為低電位時(shí)，所述第二時(shí)鐘信號(hào)CK為高電位，所述第七薄膜晶體管T6導(dǎo)通，從而使得低電位信號(hào)輸入單元VGL所輸出的低電位信號(hào)，經(jīng)所述第七薄膜晶體管T6傳輸給信號(hào)輸出單元Gn，使得該電路輸出低電位信號(hào)。
當(dāng)由所述信號(hào)輸入單元控制的Q點(diǎn)為低電位時(shí)，所述第八薄膜晶體管T4截止:所述第一時(shí)鐘信號(hào)CKB為高電平時(shí)，所述第一時(shí)鐘信號(hào)CKB輸出的高電位通過第一電容Cl傳輸給所述第六薄膜晶體管T5的柵極，所述第六薄膜晶體管T5導(dǎo)通，此時(shí)所述第二時(shí)鐘信號(hào)CK為低電位輸出信號(hào),所述第七薄膜晶體管T6截止,所述低電位輸入單兀VGL所輸出的低電位信號(hào)，經(jīng)所述第六薄膜晶體管T5傳輸給所述信號(hào)輸出單元Gn，使得該電路輸出低電位信號(hào)。
所述第一時(shí)鐘信號(hào)CKB為低電位時(shí),所述第一時(shí)鐘信號(hào)CKB輸出的低電位通過第一電容Cl傳輸給所述第六薄膜晶體管T5的柵極，所述第六薄膜晶體管T5截止，此時(shí)所述第二時(shí)鐘信號(hào)CK為高電位輸出信號(hào)，所述第七薄膜晶體管T6導(dǎo)通，所述低電位輸入單元VGL所輸出的低電位信號(hào)，經(jīng)所述第七薄膜晶體管T6傳輸給所述輸出單元Gn，使得該電路輸出低電位信號(hào)。
本發(fā)明實(shí)施例所提供的驅(qū)動(dòng)電路中，所述第八薄膜晶體管T4與所述控制電路間，通過所述第八薄膜晶體管T4的柵極與所述第二薄膜場(chǎng)效應(yīng)晶體管T8的柵極相連。
當(dāng)Q點(diǎn)為高電位時(shí)，所述第八薄膜晶體管T4和所述第二薄膜場(chǎng)效應(yīng)晶體管T8導(dǎo)通，所述第三薄膜場(chǎng)效應(yīng)晶體管T2截止；當(dāng)Q點(diǎn)為低電位時(shí)，所述第八薄膜晶體管T4和所述第二薄膜晶體管T8截止，所述第三薄膜場(chǎng)效應(yīng)晶體管T2導(dǎo)通，使得所述第八薄膜晶體管T4柵極端的電位為所述第一信號(hào)單元VSS輸出的電壓，所述第八薄膜晶體管T4源極的電位為所述低電位信號(hào)輸入單兀VGL所輸出的電壓，由于所述第一信號(hào)單兀VSS輸出的電壓小于所述低電位信號(hào)輸入單元VGL所輸出的電壓，所以所述第八薄膜晶體管T4的柵極與源極間電壓小于0，即Vffi < 0，從而降低了所述第八薄膜晶體管T4的柵極與源極間的漏感電流，提高了該驅(qū)動(dòng)電路中所述信號(hào)輸出單元Gn輸出信號(hào)的穩(wěn)定性。
參考圖4，圖4為現(xiàn)有技術(shù)和本發(fā)明實(shí)施例中所提供的非晶硅柵極驅(qū)動(dòng)電路輸出信號(hào)的仿真結(jié)果示意圖。其中，橫坐標(biāo)表示時(shí)間，縱坐標(biāo)表示所述非晶硅柵極驅(qū)動(dòng)電路中信號(hào)輸出單元Gn輸出的電壓波形。從圖4可以看出，對(duì)應(yīng)圖2所示的Out端的輸出波形，所述非晶娃柵極驅(qū)動(dòng)電路只有一個(gè)高電平輸出信號(hào)，其余的時(shí)間為低電平輸出信號(hào)，所述低電平信號(hào)穩(wěn)定時(shí)為-10V。但是由于所述第八薄膜晶體管T4的柵極與源極間漏感電流的存在，使得所述信號(hào)輸出單元輸出的電壓并不穩(wěn)定，即所述信號(hào)輸出單元輸出的電壓波形并不是穩(wěn)定在-10V，而是在-1OV上下浮動(dòng)，其中，圖4波形中白色的尖峰部分表示現(xiàn)有技術(shù)所提供的驅(qū)動(dòng)電路中，由于所述第八薄膜晶體管T4的柵極與源極間漏感電流的存在，對(duì)所述信號(hào)輸出單元Gn所輸出的電壓信號(hào)的影響；圖4波形中黑色的尖峰部分表示本發(fā)明實(shí)施例所提供的驅(qū)動(dòng)電路中，由于所述第八薄膜晶體管T4的柵極與源極間漏感電流的存在，對(duì)所述信號(hào)輸出單元所輸出的電壓信號(hào)的影響。由圖4明顯可以看出，在本發(fā)明實(shí)施例中所提供的非晶硅柵極驅(qū)動(dòng)電路中，所述第八薄膜晶體管T4的漏感電流減小了，所述信號(hào)輸出單元Gn所輸出的電壓信號(hào)的穩(wěn)定性提高了。
需要說明的是，所述第一信號(hào)單元VSS輸出的電壓優(yōu)選為-15V，由于所述低電位信號(hào)輸入單元VGL所輸出的電壓通常為-10V，因此所述第八薄膜晶體管T4的柵極與源極間電壓差為-5V，即Vffi = -5V，此時(shí)，所述第八薄膜晶體管T4的柵極與源極間的漏感電流最小，所述驅(qū)動(dòng)電路中信號(hào)輸出單元Gn輸出信號(hào)時(shí)的穩(wěn)定性最高。
所述控制電路與所述時(shí)序電路間通過第九薄膜晶體管T3相連；其中，所述第九薄膜晶體管T3的柵極與所述第二薄膜晶體管T8的柵極相連，所述第九薄膜晶體管T3的漏極與所述第一電容Cl和所述第六薄膜晶體管T5的公共端相連，所述第九薄膜晶體管T3的源極與低電位信號(hào)輸入單兀VGL相連。
當(dāng)Q點(diǎn)為高電位時(shí)，所述第九薄膜晶體管T3導(dǎo)通，所述信號(hào)輸入單元的低電位信號(hào)輸入單元VGL所輸出的低電位信號(hào)，通過T3將QB點(diǎn)的電位拉低，使得所述第六薄膜晶體管T5截止。所述第一時(shí)鐘信號(hào)CKB輸出的高電位經(jīng)所述第八薄膜晶體管T4傳輸給所述信號(hào)輸出單元Gn，使得該電路的信號(hào)輸出單元Gn輸出高電位。當(dāng)Q點(diǎn)為低電位時(shí)，所述第九薄膜晶體管T3截止，所述第一時(shí)鐘信號(hào)CKB輸出的高電位，經(jīng)所述第一電容Cl傳輸給所述第九薄膜晶體管T3的柵極，使得所述第九薄膜晶體管T3導(dǎo)通。
本發(fā)明實(shí)施例中所提供的驅(qū)動(dòng)電路，通過增加控制電路來降低所述第八薄膜晶體管T4的漏感電流，不僅提高了該驅(qū)動(dòng)電路中所述信號(hào)輸出單元Gn輸出時(shí)的穩(wěn)定性，而且相較于現(xiàn)有技術(shù)中通過增大所述第八薄膜晶體管T4、第六薄膜晶體管T5和第七薄膜晶體管T6的尺寸，來降低所述第八薄膜晶體管T4的漏感電流，提高所述信號(hào)輸出單元輸出電壓穩(wěn)定性的方法，降低了該驅(qū)動(dòng)電路的功率損耗。
本說明書中各個(gè)部分采用遞進(jìn)的方式描述，每個(gè)部分重點(diǎn)說明的都是與其他部分的不同之處，各個(gè)部分之間相同相似部分互相參見即可。
需要說明的是，在本文中，諸如第一和第二等之類的關(guān)系術(shù)語(yǔ)僅僅用來將一個(gè)實(shí)體或者操作與另一個(gè)實(shí)體或操作區(qū)分開來，而不一定要求或者暗示這些實(shí)體或操作之間存在任何這種實(shí)際的關(guān)系或者順序。而且，術(shù)語(yǔ)“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設(shè)備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設(shè)備所固有的要素。在沒有更多限制的情況下，由語(yǔ)句“包括一個(gè)......”限定的要素，并不排除在包括所述要素的過程、方法、物品或者設(shè)備中還存在另外的相同要素。
對(duì)所公開的實(shí)施例的上述說明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對(duì)這些實(shí)施例的多種修改對(duì)本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實(shí)施例中實(shí)現(xiàn)。因此，本發(fā)明將不會(huì)被限制于本文所示的實(shí)施例，而是要符合與本文所公開的原理和新穎特點(diǎn)相一致的最寬的范圍。
權(quán)利要求
1.一種非晶硅柵極驅(qū)動(dòng)電路，其特征在于，該電路包括:信號(hào)輸入單元、控制電路、時(shí)序電路以及信號(hào)輸出單元；所述控制電路包括: 內(nèi)部電源； 漏極與所述內(nèi)部電源相連的第一薄膜晶體管，且所述第一薄膜晶體管的柵極與自身的漏極相連； 源極與所述第一薄膜晶體管的源極相連的第二薄膜晶體管； 與所述第二薄膜晶體管的漏極相連的第一信號(hào)單元； 柵極與所述第一薄膜晶體管和第二薄膜晶體管公共端相連的第三薄膜晶體管，所述第三薄膜晶體管的源極與所述第一信號(hào)單元相連，且所述第三薄膜晶體管的漏極與所述第二薄膜晶體管的柵極相連； 其中，所述內(nèi)部電源輸出的電壓小于所述信號(hào)輸入單兀輸出的高電位電壓；所述第一信號(hào)單元輸出的電壓小于所述信號(hào)輸入單元輸出的低電位電壓。
2.根據(jù)權(quán)利要求1所述的電路，其特征在于，所 述內(nèi)部電源輸出的電壓為5V。
3.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述第一信號(hào)單元輸出的電壓為-15V。
4.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述信號(hào)輸入單元包括: 高電位信號(hào)輸入單元以及與所述高電位信號(hào)輸入單元相連的第四薄膜晶體管； 低電位信號(hào)輸入單元以及與所述低電位信號(hào)輸入單元相連的第五薄膜晶體管； 其中，所述第四薄膜晶體管的源極與所述第五薄膜晶體管漏極相連；且所述第四薄膜晶體管與第五薄膜晶體管的公共端與所述第三薄膜晶體管的漏極相連；所述第四薄膜晶體管導(dǎo)通時(shí)，所述信號(hào)輸入單元輸出高電位電壓；所述第五薄膜晶體管導(dǎo)通時(shí)，所述信號(hào)輸入單兀輸出低電位電壓。
5.根據(jù)權(quán)利要求4所述的電路，其特征在于，所述時(shí)序電路包括: 交替?zhèn)鬟f脈沖信號(hào)的第一時(shí)鐘信號(hào)與第二時(shí)鐘信號(hào)； 柵極通過第一電容與所述第一時(shí)鐘信號(hào)相連的第六薄膜晶體管； 柵極直接與所述第二時(shí)鐘信號(hào)相連的第七薄膜晶體管； 其中，所述第六薄膜晶體管的源極與第七薄膜晶體管的源極相連，所述第六薄膜晶體管的漏極與第七薄膜晶體管的漏極相連，且所述第六薄膜晶體管與第七薄膜晶體管的源極公共端與所述低電位信號(hào)輸入單元相連。
6.根據(jù)權(quán)利要求5所述的電路，其特征在于，所述第一時(shí)鐘信號(hào)與所述第六薄膜晶體管的漏極間通過第八薄膜晶體管相連； 所述第八薄膜晶體管的源極與所述第一時(shí)鐘信號(hào)相連，所述第八薄膜晶體管的漏極與所述第六薄膜晶體管和第七薄膜晶體管的漏極公共端相連。
7.根據(jù)權(quán)利要求6所述的電路，其特征在于，所述第八薄膜晶體管的柵極與所述第八薄膜場(chǎng)效應(yīng)晶體管的漏極間通過第二電容相連。
8.根據(jù)權(quán)利要求7所述的電路，其特征在于，所述第八薄膜晶體管的柵極與所述第二薄膜晶體管的柵極相連。
9.根據(jù)權(quán)利要求5所述的電路，其特征在于，所述控制電路通過第九薄膜晶體管與所述時(shí)序電路相連； 所述第九薄膜晶體管的柵極與所述第二薄膜晶體管的柵極相連，所述第九薄膜晶體管的漏極與所述第一電容和所述第六薄膜晶體管的公共端相連，所述第九薄膜晶體管的源極與所述低電位信號(hào)輸入單兀相連。
10.根據(jù)權(quán)利要求9所述的電路，其特征在于，所述信號(hào)輸出單元與所述第六薄膜晶體管、所述第七薄膜晶體管以 及所述第八薄膜晶體管的公共端相連。
全文摘要
本發(fā)明公開一種非晶硅柵極驅(qū)動(dòng)電路，包括信號(hào)輸入單元、控制電路、時(shí)序電路以及信號(hào)輸出單元；所述控制電路包括內(nèi)部電源；漏極與所述內(nèi)部電源相連的第一薄膜晶體管，第一薄膜晶體管的柵極與自身漏極相連；源極與第一薄膜晶體管源極相連的第二薄膜晶體管；與第二薄膜晶體管漏極相連的第一信號(hào)單元；柵極與第一薄膜晶體管和第二薄膜晶體管公共端相連的第三薄膜晶體管，第三薄膜晶體管源極與第一信號(hào)單元相連，且第三薄膜晶體管漏極與第二薄膜晶體管的柵極相連；其中，內(nèi)部電源輸出的電壓小于信號(hào)輸入單元輸出的高電位電壓；第一信號(hào)單元輸出的電壓小于信號(hào)輸入單元輸出的低電位電壓，從而降低了電路中的漏感電流，提高了電路輸出信號(hào)的穩(wěn)定性。
文檔編號(hào)G09G3/20GK103187037SQ20111045419
公開日2013年7月3日 申請(qǐng)日期2011年12月29日 優(yōu)先權(quán)日2011年12月29日
發(fā)明者周星耀, 楊康, 李嘉靈, 吳天一 申請(qǐng)人:上海天馬微電子有限公司