專利名稱：移位寄存器單元、柵極驅(qū)動電路及顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及移位寄存技術(shù)，特別是一種移位寄存器單元、柵極驅(qū)動電路及顯示裝置。
背景技術(shù)：
集成柵極移位寄存器將柵極脈沖輸出寄存器集成在面板上，從而節(jié)省了 1C，降低了成本。集成柵極移位寄存器的實現(xiàn)方法有很多種，可以包含不同多個晶體管和電容，常用的有 12T1C，9T1C，13T1C 等結(jié)構(gòu)。
一般而言，一個移位寄存器由多級移位寄存器單元組成，而每一級移位寄存器單兀只是在極短的時間內(nèi)輸出一個高電平信號，而在其他時間都會輸出低電平信號，通常為VSS信號。
現(xiàn)有技術(shù)的移位寄存器至少存在產(chǎn)品壽命較低的缺點，對此說明如下。
前面已經(jīng)提到，每一級移位寄存器單元只是在極短的時間內(nèi)輸出一個高電平信號，而在其他時間都會輸出低電平信號，為了保證移位寄存器單元輸出低電平信號，則需要向上拉節(jié)點和輸出節(jié)點輸出低電平信號，通常為VSS。也就是說，向上拉節(jié)點和輸出節(jié)點輸出低電平信號的時間非常長，這個時間通常占到99%以上。
而同時，該VSS信號都是通過下拉晶體管輸出，這就需要下拉晶體管處于高電平導通的狀態(tài)，以輸出VSS信號到上拉節(jié)點和輸出節(jié)點。
從以上描述可以發(fā)現(xiàn)，下拉晶體管的柵極上長期處于高電平狀態(tài)，這就會導致使得下拉晶體管比移位寄存器單元中的其他晶體管老化更快，縮短了產(chǎn)品的使用壽命。發(fā)明內(nèi)容
本發(fā)明實施例的目的在于提供一種移位寄存器單元、柵極驅(qū)動電路及顯示裝置，提聞移位寄存器的壽命。
為了實現(xiàn)上述目的，本發(fā)明實施例提供了一種移位寄存器單元，所述移位寄存器單元具有一電容單元，所述電容單元的一端與本級輸出節(jié)點連接，另一端與上拉節(jié)點連接，所述移位寄存器單元還包括用于下拉所述本級輸出節(jié)點的電位的第一下拉單元以及用于下拉所述上拉節(jié)點的電位的第二下拉單元，所述第一下拉單元包括至少兩個第一晶體管，所述第二下拉單元包括至少兩個第二晶體管，在所述本級輸出節(jié)點處于下拉階段時，所述至少兩個第一晶體管在各自對應的控制信號的控制下輪流處于導通狀態(tài)，輪流輸出低電平信號到所述本級輸出節(jié)點；在所述上拉節(jié)點處于下拉階段時，所述至少兩個第二晶體管在各自對應的控制信號的控制下輪流處于導通狀態(tài)，輪流輸出低電平信號到所述上拉節(jié)點。
上述的移位寄存器單元，其中，還包括:
晶體管Tl，源極與輸出第二控制信號的信號輸出端子連接，漏極與所述本級輸出節(jié)點連接，柵極與上拉節(jié)點連接；本級輸出節(jié)點需要輸出高電平信號時，所述第二控制信號處于高電平；
晶體管T3，源極與上一級輸出節(jié)點連接，漏極與所述上拉節(jié)點連接，柵極與一輸出的信號在上一級輸出節(jié)點輸出高電平時處于高電平的信號輸出端子連接；
所述至少兩個第二晶體管包括所述晶體管Τ3，所述上拉節(jié)點接收到的低電平信號中包括由所述晶體管Τ3輸出的所述上一級輸出節(jié)點輸出的低電平信號。
上述的移位寄存器單元，其中，所述至少兩個第二晶體管還包括晶體管Τ4，源極與下一級輸出節(jié)點連接，漏極與本級輸出節(jié)點連接，柵極與輸出第四控制信號的信號輸出端子連接；所述上拉節(jié)點接收到的低電平信號中包括由所述晶體管Τ4輸出的所述下一級輸出節(jié)點輸出的低電平信號。
上述的移位寄存器單元，其中，還包括:
晶體管Τ2，源極接收關(guān)斷信號，漏極與本級輸出節(jié)點連接，柵極與一輸出的信號在上一級輸出節(jié)點輸出高電平時處于高電平的信號輸出端子連接；
所述至少兩個第一晶體管包括所述晶體管Τ2，所述本級輸出節(jié)點接收到的低電平信號中包括由所述晶體管(Τ2)輸出的關(guān)斷信號。
上述的移位寄存器單元，其中，
所述至少兩個第一晶體管包括:
晶體管Τ2，源極接收關(guān)斷信號，漏極與本級輸出節(jié)點連接，柵極與輸出第一控制信號的信號輸出端子連接；
晶體管Τ6，源極接收關(guān)斷信號，漏極與本級輸出節(jié)點連接，柵極與輸出第三控制信號的信號輸出端子連接；
晶體管Τ7，源極接收關(guān)斷信號，漏極與本級輸出節(jié)點連接，柵極與輸出第四控制信號的信號輸出端子連接；
所述至少兩個第二晶體管包括:
晶體管Τ3，源極與上一級輸出節(jié)點連接，漏極與上拉節(jié)點連接，柵極與輸出第一控制信號的信號輸出端子連接；
晶體管Τ4，源極與下一級輸出節(jié)點連接，漏極與本級輸出節(jié)點連接，柵極與輸出第四控制信號的信號輸出端子連接；
晶體管Τ5，源極與輸出關(guān)斷信號的信號輸出端子連接，漏極與本級輸出節(jié)點連接，柵極與輸出第三控制信號的信號輸出端子連接；
其中:
所述第一控制信號、第二控制信號、第三控制信號、第四控制信號的信號占空比為1/4，且處于高電平的時間段互不重疊；
上一級輸出節(jié)點輸出高電平時，所述第一控制信號處于高電平；
本級輸出節(jié)點需要輸出高電平信號時，所述第二控制信號處于高電平；
下一級輸出節(jié)點輸出高電平時，所述第三控制信號處于高電平。
為了更好的實現(xiàn)上述目的，本發(fā)明實施例還提供了一種柵極驅(qū)動電路，包括多級如權(quán)利要求所述的移位寄存器單元。
為了更好的實現(xiàn)上述目的，本發(fā)明實施例還提供了一種顯示裝置，包括上述的柵極驅(qū)動電路。
本發(fā)明實施例具有以下有益效果中的至少一個:
本發(fā)明實施例中，下拉單元中的多個TFT輪流導通(也就是柵極輪流處于高電平控制)，因此，在下拉階段，下拉晶體管的柵極僅有部分時間處于高電平狀態(tài)，降低了下拉晶體管的棚極占空比電壓，提聞了下拉晶體管的壽命，從而提聞了整個移位寄存器單兀的壽命O
本發(fā)明實施例中，下拉單元中的多個TFT輪流導通輸出低電平信號到待下拉節(jié)點，對待下拉節(jié)點進行多次下拉，減少了下拉階段移位寄存器單元輸出信號的毛刺；
本發(fā)明實施例中，下拉單元中的多個TFT中的部分是復用移位寄存器單元中的已有TFT，減少了器件數(shù)量，降低了成本，也使得本發(fā)明實施例的移位寄存器單元有利于實現(xiàn)更窄的面板邊框。


圖1表示本發(fā)明實施例的移位寄存器單元的結(jié)構(gòu)示意圖2表不圖1所不的移位寄存器單兀的/[目號時序圖3表不本發(fā)明實施例的移位寄存器的結(jié)構(gòu)不意圖。
具體實施方式
本發(fā)明實施例的移位寄存器單元、柵極驅(qū)動電路及顯示裝置中，每個待下拉節(jié)點(本級輸出節(jié)點以及上拉節(jié)點)對應的下拉單元均包括至少兩個TFT，使得在待下拉節(jié)點需要被低電平信號控制時，下拉單元包括的至少兩個TFT可以輪流處于導通狀態(tài)，輸出低電平信號到待下拉節(jié)點，降低下拉單元中的TFT柵極在高電平狀態(tài)下工作的時間，減緩下拉單元中的TFT的老化速度，提高整個移位寄存器單元的使用壽命。
在對本發(fā)明實施例進行進一步詳細說明之前，先對本發(fā)明實施例涉及到的概念說明如下。
以第η級移位寄存器單元為例，其工作過程如下，其一般分為如下4個階段:
階段Α，第η-1級輸出節(jié)點η_1輸出高電平，此時利用上一級輸出節(jié)點輸出的高電平信號初步拉高PU節(jié)點的電平；
階段B，繼續(xù)拉高的I3U節(jié)點打開一個TFT，將高電平信號輸出到本級輸出節(jié)點，使得第η級移位寄存器單元的輸出節(jié)點輸出高電平信號；
階段C，第η+1級輸出節(jié)點輸出高電平信號，第η級移位寄存器單元的節(jié)點和本級輸出節(jié)點受低電平信號拉低；
階段D，直至下一次第η-1級輸出節(jié)點η_1輸出高電平之前，第η級移位寄存器單元的PU節(jié)點和本級輸出節(jié)點受低電平信號拉低。
在本發(fā)明的具體實施例中，該下拉階段指的是階段C和階段D，即除本級輸出節(jié)點和上一級輸出節(jié)點輸出高電平信號的階段之外的時間。
本發(fā)明實施例的移位寄存器單元中具有一電容單元，所述電容單元的一端與本級輸出節(jié)點連接，另一端與上拉節(jié)點連接，所述移位寄存器單元還包括用于下拉所述本級輸出節(jié)點的電位的第一下拉單元以及用于下拉所述上拉節(jié)點的電位的第二下拉單元，其中，所述第一下拉單元包括至少兩個第一晶體管，所述第二下拉單元包括至少兩個第二晶體管，在所述本級輸出節(jié)點處于需要受低電平信號控制的下拉階段時，所述至少兩個第一晶體管在各自對應的控制信號的控制下輪流處于導通狀態(tài)，輪流輸出低電平信號到所述本級輸出節(jié)點；在所述上拉節(jié)點處于需要受低電平信號控制的下拉階段時，所述至少兩個第二晶體管在各自對應的控制信號的控制下輪流處于導通狀態(tài)，輪流輸出低電平信號到所述上拉節(jié)點。
在此，首先應該說明的是，在下拉階段輪流處于導通狀態(tài)包括如下的各種情況:
1、輪流處于導通狀態(tài)，且在時間上連續(xù)分布；這種分布在獨立設(shè)計下拉單元時容易實現(xiàn)。
2、輪流處于導通狀態(tài)，但在時間上不連續(xù)分布。這種分布在需要復用現(xiàn)有移位寄存器單元中的TFT時會出現(xiàn)，如將在后面提到的7T1C的移位寄存器。
本發(fā)明實施例的移位寄存器單元中，由于每個下拉單元中設(shè)置有多個TFT，這些TFT輪流導通(也就是柵極輪流處于高電平控制)，以輪流輸出低電平信號到對應的節(jié)點。相對于現(xiàn)有技術(shù)的在待下拉節(jié)點需要受低電平信號控制時，下拉晶體管的柵極要一直處于高電平狀態(tài)而言，本發(fā)明實施例的下拉單元中的TFT僅有部分時間處于高電平狀態(tài)，降低了下拉晶體管的棚極占空比電壓，提聞了下拉晶體管的壽命，從而提聞了整個移位寄存器單元的壽命。
以本級輸出節(jié)點對應的下拉單元舉例說明如下。
假定柵極驅(qū)動電路包括1024級移位寄存器單元，則按照現(xiàn)有技術(shù)的方法，則下拉晶體管在工作時間內(nèi)，99.9% (1023/1024)以上的時間柵極都處于高電平信號的控制下。
而假定本發(fā)明實施例的方法中，2個TFT并聯(lián)，其源極接VSS信號，而漏極與本級輸出節(jié)點連接，則當本級輸出節(jié)點需要處于低電平信號控制時，則通過控制輸出到2個TFT的柵極的信號輪流以時間間隔T處于高電平，則能夠保證VSS信號持續(xù)不斷輸出到本級輸出節(jié)點，同時，當本級輸出節(jié)點需要處于低電平信號控制時，每個TFT的柵極僅有部分時間處于高電平信號的控制下，因此降低了晶體管的老化速度，從而提高了整個移位寄存器單元的壽命。
同時，在本發(fā)明的具體實施例中，在整個下拉階段，會對I3U節(jié)點和本級輸出節(jié)點進行多次下拉，能夠減小移位寄存器單元輸出信號的毛刺。
在本發(fā)明的具體實施例中，第一下拉單元和第二下拉單元具體可以通過多種方式實現(xiàn)，說明如下。
< 方式一 >
第一下拉單元和第二下拉單元各自獨立工作，具有各自獨立的控制信號。
如第一下拉單元和第二下拉單元的TFT數(shù)量可以相同，也可以不同。
如第一下拉單元具有3個TFT，源極接收VSS信號，而漏極與本級輸出節(jié)點連接，而第二下拉單元具有2個TFT，源極均接收VSS信號，而漏極與上拉節(jié)點連接。
一種比較好的方式是:
第一下拉單元的3個TFT各自對應的3個控制信號的高電平信號互不重疊，但在本級輸出節(jié)點的整個下拉階段內(nèi)連續(xù)分布。
第二下拉單元的2個TFT各自對應的2個控制信號的高電平信號互不重疊，但在上拉節(jié)點的整個下拉階段內(nèi)連續(xù)分布。
而這些控制信號可以占空比相同，也可以占空比不同，如第二下拉單元的2個TFT各自對應的2個控制信號Xl和X2的高電平信號互不重疊，且在本級輸出節(jié)點需要輸出低電平信號的時間段內(nèi)連續(xù)分布，但Xl的高電平持續(xù)時間比Xl的高電平持續(xù)時間長。
< 方式二 >
對于方式一而言,每個下拉單兀各自獨立工作,不利于控制信號的統(tǒng)籌安排，同時也需要更多的控制信號，會導致結(jié)構(gòu)復雜。
在方式二中，下拉單元中TFT數(shù)量相同，因此可以將不同下拉單元中的TFT兩兩分組，每一組TFT使用相同的控制信號，所有這些控制信號的高電平分布區(qū)間互不重疊，但在本級輸出節(jié)點和上拉節(jié)點需要同時受低電平信號控制的時間段內(nèi)連續(xù)分布即可。
當然，本發(fā)明實施例中的下拉單元的實現(xiàn)并不限于以上的實現(xiàn)方式，本領(lǐng)域技術(shù)人員可以根據(jù)本發(fā)明實施例的記載通過其它方式來實現(xiàn)上述的下拉單元，在此不一一詳細描述。
在本發(fā)明的具體實施例中，上述的移位寄存器單元還包括其它的TFT器件，如在上一級輸出節(jié)點輸出高電平信號時處于導通并將該高電平信號輸出到PU節(jié)點以進行預充電的TFT，又如在預充電階段，將一低電平信號輸出到本級輸出節(jié)點的TFT。
在本發(fā)明的具體實施例中，上述的下拉單元可以在上述已有元件的基礎(chǔ)上增加新的TFT來實現(xiàn)，但這必將增加TFT的數(shù)量，增加實現(xiàn)的復雜度。
因此，在本發(fā)明的具體實施例中，進一步考慮復用已有的TFT來作為下拉單元中的TFT，以減少TFT的數(shù)量。
在本發(fā)明具體實施例中，可以復用已有TFT中的一個或多個來降低移位寄存器單元使用TFT的數(shù)量，在此就其中幾種方式說明如下。
現(xiàn)有的移位寄存器單兀中，包括一用于在上一級輸出節(jié)點輸出高電平信號時將上一級輸出節(jié)點輸出的高電平信號輸出到上拉節(jié)點進行預充電的晶體管T3，其源極與上一級輸出節(jié)點連接，漏極與所述上拉節(jié)點連接，柵極與一輸出的信號在上一級輸出節(jié)點輸出高電平時處于高電平的信號輸出端子連接；
考慮到本級移位寄存器單元處于下拉階段時，上一級移位寄存器單元必然輸出低電平信號，基于以上考慮，在本發(fā)明具體實施例中，復用上述的晶體管T3作為第二下拉單元的一部分，即:所述至少兩個第二晶體管包括所述晶體管T3，所述上拉節(jié)點接收到的低電平信號中包括由所述晶體管T3輸出的所述上一級輸出節(jié)點輸出的低電平信號。
現(xiàn)有的移位寄存器中，還包括一用于在本級移位寄存器處于預充電階段時，輸出一低電平信號(關(guān)斷信號)到本級輸出節(jié)點的晶體管T4，其柵極與一輸出的信號在上一級輸出節(jié)點輸出高電平時處于高電平的信號輸出端子連接；因此，上一級輸出節(jié)點輸出高電平，晶體管T4受到高電平信號的控制處于導通狀態(tài)，輸出一關(guān)斷信號到本級輸出節(jié)點。
在現(xiàn)有技術(shù)中，該晶體管T4僅需要在預充電階段起作用，而在下拉階段處于截止狀態(tài)，因此，在本發(fā)明具體實施例中，還可以復用上述的晶體管T4，作為第一下拉單元的一部分，即:
所述至少兩個第一晶體管包括所述晶體管T2，所述本級輸出節(jié)點接收到的低電平信號中包括由所述晶體管T2輸出的關(guān)斷信號。
在現(xiàn)有技術(shù)的移位寄存器單元，下一級輸出節(jié)點輸出的高電平信號是作為本級移位寄存器單元的復位信號來使用，考慮到下一級輸出節(jié)點輸出的信號在本級移位寄存器單元的拉低階段，絕大部分時間處于低電平狀態(tài)，因此在本發(fā)明的具體實施例中，還可以復用現(xiàn)有技術(shù)中用于復位的TFT，但需要修改TFT的連接關(guān)系后用于第二下拉單元，修改后的TFT中，使用下一級輸出節(jié)點輸出的信號作為拉低信號使用，這種方式下，所述至少兩個第二晶體管還包括晶體管T4，源極與下一級輸出節(jié)點連接，漏極與本級輸出節(jié)點連接，柵極與輸出第四控制信號的信號輸出端子連接；所述上拉節(jié)點接收到的低電平信號中包括由所述晶體管(T4)輸出的所述下一級輸出節(jié)點輸出的低電平信號。
上述的各種方式下，復用了已有的至少一個晶體管T2、T3或T4，在保證每個下拉單元中的輪流工作的TFT數(shù)量足夠的情況下，減小了整個移位寄存器單元的器件使用數(shù)量，降低了成本和實現(xiàn)復雜度。
下面以4個控制信號實現(xiàn)的7T1C移位寄存器單元來詳細說明本發(fā)明實施例的移位寄存器單元的工作過程與結(jié)構(gòu)。
如圖1所示，本發(fā)明實施例的7T1C移位寄存器單元包括:
一本級輸出節(jié)點OUTPUT ；
電容單元C，所述電容單元C的一端與本級輸出節(jié)點OUTPUT連接，另一端與上拉節(jié)點PU連接；
晶體管Tl，源極與輸出第二控制信號C2的信號輸出端子連接，漏極與所述本級輸出節(jié)點OUTPUT連接，柵極與上拉節(jié)點I3U連接；當本級輸出節(jié)點OUTPUT需要輸出高電平信號時，由于晶體管Tl的柵極受PU節(jié)點輸出的高電平信號的控制，晶體管Tl導通，輸出當前處于高電平狀態(tài)的第二控制信號C2 ；
晶體管T2，源極接收關(guān)斷信號VSS，漏極與本級輸出節(jié)點OUTPUT連接，柵極與輸出第一控制信號Cl的信號輸出端子連接；當上一級輸出節(jié)點N-10UT輸出高電平信號時，晶體管T2的柵極受處于高電平狀態(tài)的信號Cl控制，晶體管T2導通，輸出關(guān)斷信號VSS到本級輸出節(jié)點OUTPUT ；
晶體管T3，源極與上一級輸出節(jié)點N-10UT連接，漏極與上拉節(jié)點I3U連接，柵極與輸出第一控制信號Cl的信號輸出端子連接；當上一級輸出節(jié)點N-10UT輸出高電平信號時，晶體管T3的柵極受處于高電平狀態(tài)的信號Cl控制，晶體管T3導通，輸出N-10UT輸出的高電平信號到PU節(jié)點進行預充電。
在本發(fā)明的具體實施例中，用于下拉所述本級輸出節(jié)點OUTPUT的電位的第一下拉單元復用了晶體管T2，并使用VSS信號對本級輸出節(jié)點OUTPUT的電位進行下拉，而用于下拉所述上拉節(jié)點PU的電位的第二下拉單元復用了晶體管T3，并使用VSS信號、上一級輸出節(jié)點N-10UT輸出的低電平信號以及下一級輸出節(jié)點N+10UT輸出的低電平信號對上拉節(jié)點PU的電位進行下拉，如圖1所示，所述第一下拉單元包括的至少兩個第一晶體管為:
晶體管T2 ；
晶體管T6，源極接收關(guān)斷信號，漏極與本級輸出節(jié)點連接，柵極與輸出第三控制信號的信號輸出端子連接；
晶體管T7，源極接收關(guān)斷信號，漏極與本級輸出節(jié)點連接，柵極與輸出第四控制信號的信號輸出端子連接；
所述第二下拉單元包括的至少兩個第二晶體管包括:
晶體管T3 ；
晶體管T4，源極與下一級輸出節(jié)點連接，漏極與本級輸出節(jié)點連接，柵極與輸出第四控制信號的信號輸出端子連接；
晶體管Τ5，源極與輸出關(guān)斷信號的信號輸出端子連接，漏極與本級輸出節(jié)點連接，柵極與輸出第三控制信號的信號輸出端子連接；
其中:
所述第一控制信號Cl、第二控制信號C2、第三控制信號C3、第四控制信號C4的信號占空比為1/4，且處于高電平的時間段互不重疊；
上一級輸出節(jié)點輸出高電平時，所述第一控制信號處于高電平；
本級輸出節(jié)點需要輸出高電平信號時，所述第二控制信號處于高電平；
下一級輸出節(jié)點輸出高電平時，所述第三控制信號處于高電平。
下面結(jié)合圖2所示的信號時序圖對上述的7T1C移位寄存器單元的工作過程詳細說明如下。
首先，可以發(fā)現(xiàn)，C1、C2、C3和C4的信號占空比均為1/4，且處于高電平的時間段互不重疊，而上一級輸出節(jié)點N-10UT輸出高電平時，Cl處于高電平，而本級輸出節(jié)點OUTPUT輸出高電平信號時，C2處于高電平，下一級輸出節(jié)點N+10UT輸出高電平時，C3處于高電平，其余時間C4處于高電平。
在預充電階段①，Cl為高電平，C2、C3、C4為低電平，N-10UT為高電平，N+1OUT為低電平。此時，！1、了4、了5、了6、了7截止，了2、了3導通。則N-10UT輸出的高電平信號通過T3輸出到I3U節(jié)點，對Tl柵極進行預充電，I3U點電壓上升，而T2導通，輸出VSS信號到OUTPUT，保持OUTPUT處于低電平。
在上拉階段②，C2為高電平、Cl、C3、C4為低電平，N-10UT為低電平，N+1OUT為低電平。T2、T3、T4、T5、T6、T7截止，而PU點電位繼續(xù)升高，Tl導通，處于高電平的C2通過Tl輸出到OUTPUT。
下拉子階段③，C3為高電平、Cl、C2、C4為低電平，N-10UT為低電平，N+1OUT為高電平。Tl、T2、T3、T4、T7截止，處于高電平的C3控制T5、T6導通，分別輸出低電平信號到PU節(jié)點和OUTPUT節(jié)點，保持PU節(jié)點和OUTPUT節(jié)點處于低電平。
下拉子階段④，C4為高電平，C1、C2、C3為低電平，N-10UT為低電平，N+1OUT為低電平。T1、T2、T3、T5、T6截止，處于高電平的C4控制Τ4、Τ7導通，導通的Τ4輸出N+10UT的低電平到PU節(jié)點，保持I3U節(jié)點處于低電平。而導通的Τ7輸出VSS低電平信號到OUTPUT節(jié)點，保持OUTPUT節(jié)點處于低電平。
下拉子階段⑤，Cl為高電平，C2、C3、C4為低電平，N-10UT為低電平，Tl、T4、T5、T6、T7截止，處于高電平的Cl控制Τ2、Τ3導通，導通的Τ3輸出N-10UT的低電平到I3U節(jié)點，保持I3U節(jié)點處于低電平。而導通的Τ2輸出VSS低電平信號到OUTPUT節(jié)點，保持OUTPUT節(jié)點處于低電平。
上述過程③-④-⑤循環(huán)往復(可以發(fā)現(xiàn)，上述過程就是本發(fā)明實施例之前提到的在時間上不連續(xù)分布的情況，但這并不影響PU節(jié)點和OUTPUT節(jié)點在整個下拉階段處于低電平)，直至下一次上一級輸出節(jié)點N-10UT輸出高電平。
下面結(jié)合上述的例子說明本發(fā)明實施例的有益效果如下。
在上述的例子中，在下拉階段，下拉子單元中的TFT的柵極僅有1/3的時間處于高電平狀態(tài)，因此相對于現(xiàn)有技術(shù)的在整個下拉階段處于高電平狀態(tài)而言，降低了 TFT的柵極處于高電平狀態(tài)的時間，減緩了 TFT老化的速度；
在上述的例子中，在下拉階段，對階段和OUTPUT節(jié)點進行了多次下拉，減少了下拉階段本級輸出節(jié)點輸出信號的毛刺。
在上述的例子中，每個下拉子單元均包括3個TFT，但由于這些TFT復用了現(xiàn)有移位寄存器中的TFT，因此，整體器件數(shù)量增加并不是很多，降低成本；
本發(fā)明實施例還提供了一種柵極驅(qū)動電路，包括多級如上所述的移位寄存器單J Li ο
如圖3所示，為利用本發(fā)明具體實施例的移位寄存器單元的柵極驅(qū)動電路的結(jié)構(gòu)示意圖，其包括多級移位寄存器單元，其中上一級的輸出作為下一級的輸入，同時下一級的輸出又反饋回上一級進行重置。
本發(fā)明實施例還提供了一種顯示裝置，包括上述的柵極驅(qū)動電路。
以上說明對本發(fā)明而言只是說明性的，而非限制性的，本領(lǐng)域普通技術(shù)人員理解，在不脫離所附權(quán)利要求所限定的精神和范圍的情況下，可做出許多修改、變化或等效，但都將落入本發(fā)明的保護范圍內(nèi)。
權(quán)利要求
1.一種移位寄存器單元，所述移位寄存器單元具有一電容單元，所述電容單元的一端與本級輸出節(jié)點連接，另一端與上拉節(jié)點連接，所述移位寄存器單元還包括用于下拉所述本級輸出節(jié)點的電位的第一下拉單元以及用于下拉所述上拉節(jié)點的電位的第二下拉單元，其特征在于，所述第一下拉單元包括至少兩個第一晶體管，所述第二下拉單元包括至少兩個第二晶體管，在所述本級輸出節(jié)點處于下拉階段時，所述至少兩個第一晶體管在各自對應的控制信號的控制下輪流處于導通狀態(tài)，輪流輸出低電平信號到所述本級輸出節(jié)點；在所述上拉節(jié)點處于下拉階段時，所述至少兩個第二晶體管在各自對應的控制信號的控制下輪流處于導通狀態(tài)，輪流輸出低電平信號到所述上拉節(jié)點。
2.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，還包括: 晶體管(T3)，源極與上一級輸出節(jié)點連接，漏極與所述上拉節(jié)點連接，柵極與一輸出的信號在上一級輸出節(jié)點輸出高電平時處于高電平的信號輸出端子連接； 所述至少兩個第二晶體管包括所述晶體管(T3)，所述上拉節(jié)點接收到的低電平信號中包括由所述晶體管(T3)輸出的所述上一級輸出節(jié)點輸出的低電平信號。
3.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，還包括: 晶體管(T2)，源極接收關(guān)斷信號，漏極與本級輸出節(jié)點連接，柵極與一輸出的信號在上一級輸出節(jié)點輸出高電平時處于高電平的信號輸出端子連接； 所述至少兩個第一晶體管包括所述晶體管(T2)，所述本級輸出節(jié)點接收到的低電平信號中包括由所述晶體管(T2)輸出的關(guān)斷信號。
4.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述至少兩個第二晶體管還包括晶體管(T4)，源極與下一級輸出節(jié)點連接，漏極與本級輸出節(jié)點連接，柵極與輸出第四控制信號的信號輸出端子連接；所述上拉節(jié)點接收到的低電平信號中包括由所述晶體管(T4)輸出的所述下一級輸出節(jié)點輸出的低電平信號。
5.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，還包括: 晶體管(Tl)，源極與輸出第二控制信號的信號輸出端子連接，漏極與所述本級輸出節(jié)點連接，柵極與上拉節(jié)點連接；本級輸出節(jié)點需要輸出高電平信號時，所述第二控制信號處于高電平； 所述至少兩個第一晶體管包括: 晶體管(T2)，源極接收關(guān)斷信號，漏極與本級輸出節(jié)點連接，柵極與輸出第一控制信號的信號輸出端子連接； 晶體管(T6)，源極接 收關(guān)斷信號，漏極與本級輸出節(jié)點連接，柵極與輸出第三控制信號的信號輸出端子連接； 晶體管(T7)，源極接收關(guān)斷信號，漏極與本級輸出節(jié)點連接，柵極與輸出第四控制信號的信號輸出端子連接； 所述至少兩個第二晶體管包括: 晶體管(T3)，源極與上一級輸出節(jié)點連接，漏極與上拉節(jié)點連接，柵極與輸出第一控制信號的信號輸出端子連接； 晶體管(T4)，源極與下一級輸出節(jié)點連接，漏極與本級輸出節(jié)點連接，柵極與輸出第四控制信號的信號輸出端子連接； 晶體管(T5)，源極與輸出關(guān)斷信號的信號輸出端子連接，漏極與本級輸出節(jié)點連接，柵極與輸出第三控制信號的信號輸出端子連接； 其中: 所述第一控制信號、第二控制信號、第三控制信號、第四控制信號的信號占空比為1/4，且處于高電平的時間段互不重疊； 上一級輸出節(jié)點輸出高電平時，所述第一控制信號處于高電平； 下一級輸出節(jié)點輸出高電平時，所述第三控制信號處于高電平。
6.一種柵極驅(qū)動電路，其特征在于，包括多級如權(quán)利要求1-5中任意一項所述的移位寄存器單元。
7.—種 顯示裝置，其特征在于，包括如權(quán)利要求6所述的柵極驅(qū)動電路。
全文摘要
本發(fā)明公開了一種移位寄存器單元、柵極驅(qū)動電路及顯示裝置，該移位寄存器單元具有一電容單元，所述電容單元的一端與本級輸出節(jié)點連接，另一端與上拉節(jié)點連接，所述移位寄存器單元還包括第一下拉單元以及第二下拉單元，所述第一下拉單元包括至少兩個第一晶體管，所述第二下拉單元包括至少兩個第二晶體管，在所述本級輸出節(jié)點處于下拉階段時，所述至少兩個第一晶體管在各自對應的控制信號的控制下輪流處于導通狀態(tài)，輪流輸出低電平信號到所述本級輸出節(jié)點；在所述上拉節(jié)點處于下拉階段時，所述至少兩個第二晶體管在各自對應的控制信號的控制下輪流處于導通狀態(tài)，輪流輸出低電平信號到所述上拉節(jié)點。
文檔編號G09G3/20GK103137061SQ20131005289
公開日2013年6月5日 申請日期2013年2月18日 優(yōu)先權(quán)日2013年2月18日
發(fā)明者吳博, 祁小敬, 聶磊森 申請人:京東方科技集團股份有限公司, 成都京東方光電科技有限公司