一種移位寄存器單元、移位寄存器、顯示面板以及顯示器的制造方法
【專利摘要】本發(fā)明公開了一種移位寄存器單元，包括：薄膜晶體管、電容、信號輸入端、信號輸出端、時鐘、復(fù)位端以及電源端。本發(fā)明還提供了一種移位寄存器、顯示面板以及顯示器，采用本發(fā)明能在充電階段使PU節(jié)點(diǎn)的電平迅速拉升，也能在噪聲消除階段保證PD節(jié)點(diǎn)處于更高電位，有效消除PU節(jié)點(diǎn)和OUTPUT的噪聲，提高畫面品質(zhì)。
【專利說明】一種移位寄存器單元、移位寄存器、顯示面板以及顯示器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示器驅(qū)動技術(shù)，尤其涉及一種移位寄存器單元、移位寄存器、顯示面板以及顯示器。

【背景技術(shù)】
[0002]陣列基板行驅(qū)動(Gate Drive on Array, GOA)技術(shù)是一種將液晶顯示器柵極驅(qū)動電路(Gate Driver IC)集成在陣列(Array)基板上的技術(shù)。相比傳統(tǒng)的覆晶薄膜(Chip OnFlex, or, Chip On Film, COF)技術(shù)和芯片被直接綁定在玻璃上(Chip on Glass,COG)技術(shù)，GOA技術(shù)有以下優(yōu)點(diǎn):(1)將柵極驅(qū)動電路集成在陣列基板上，能有效降低生產(chǎn)成本；(2)省去綁定(bonding)良率工藝，能使產(chǎn)品良率和產(chǎn)能得到提升；(3)省去柵極驅(qū)動電路綁定(gate IC bonding)區(qū)域,使顯示面板(panel)具有對稱結(jié)構(gòu),能實現(xiàn)顯示面板的窄邊框化。
[0003]GOA技術(shù)存在諸多優(yōu)點(diǎn)，但GOA技術(shù)也存在柵極高電平驅(qū)動范圍Vgh Margin不足、高溫橫線不良H-1ine及異常顯示(Abnormal Display)等問題；而造成這些問題的主要原因是充電階段中I3U (Pull Up)節(jié)點(diǎn)電壓拉升不高、以及消除噪聲階段中H) (Pull Down)節(jié)點(diǎn)電壓不高。


【發(fā)明內(nèi)容】

[0004]有鑒于此，本發(fā)明的主要目的在于提供一種移位寄存器單元、移位寄存器、顯示面板以及顯示器，能在充電階段使PU節(jié)點(diǎn)的電平迅速拉升，也能在噪聲消除階段保證ro節(jié)點(diǎn)處于更高電位，有效消除I3U節(jié)點(diǎn)和output的噪聲，提高畫面品質(zhì)。
[0005]為達(dá)到上述目的，本發(fā)明的技術(shù)方案是這樣實現(xiàn)的:
[0006]本發(fā)明提供了一種移位寄存器單元，包括:依次連接的信號輸入端、緩沖模塊、復(fù)位模塊，所述復(fù)位模塊連接復(fù)位端、電源端和下拉模塊，所述下拉模塊連接復(fù)位端、電源端和信號生成模塊，所述信號生成模塊連接時鐘、信號輸出端和緩沖模塊；其中，所述緩沖模塊包括第一薄膜晶體管，所述復(fù)位模塊包括第二薄膜晶體管，所述信號生成模塊包括第三薄膜晶體管、以及與第三薄膜晶體管連接的電容，所述電容的一端與所述第三薄膜晶體管的柵極連接，電容的另一端分別與第三薄膜晶體管的源極、信號輸出端連接，所述下拉單元包括第四薄膜晶體管；
[0007]這里，所述移位寄存器單元還包括保持模塊，所述保持模塊包括第五薄膜晶體管和第六薄膜晶體管；所述第五薄膜晶體管的柵極與第一薄膜晶體管的源極連接；具體為:
[0008]所述第五薄膜晶體管的柵極分別與第一薄膜晶體管的源極、第二薄膜晶體管的漏極、第三薄膜晶體管的柵極連接；所述第五薄膜晶體管的源極分別與第二薄膜晶體管的源極、第四薄膜晶體管的源極、電源端連接；所述第五薄膜晶體管的漏極與時鐘連接；所述第六薄膜晶體管的柵極與第五薄膜晶體管的柵極連接，所述第六薄膜晶體管的源極分別與第五薄膜晶體管的源極、第二薄膜晶體管的源極、第四薄膜晶體管的源極、電源端連接；所述第六薄膜晶體管的漏極與時鐘連接。
[0009]進(jìn)一步的，所述移位寄存器單元還包括第七薄膜晶體管，所述第七薄膜晶體管的柵極分別與第一薄膜晶體管的柵極、信號輸入端連接；所述第七薄膜晶體管的源極分別與第二薄膜晶體管的源極、第五薄膜晶體管的源極、第六薄膜晶體管的源極、第四薄膜晶體管的源極、電源端連接；所述第七薄膜晶體管的漏極與第六薄膜晶體管的漏極連接。
[0010]進(jìn)一步的，所述第六薄膜晶體管采用雙柵結(jié)構(gòu)的薄膜晶體管。
[0011]進(jìn)一步的，所述保持模塊還包括第八薄膜晶體管和第九薄膜晶體管；其中，
[0012]所述第五薄膜晶體管的漏極與時鐘連接為:所述第五薄膜晶體管的漏極分別與第八薄膜晶體管的源極、第九薄膜晶體管的柵極連接，所述第八薄膜晶體管的漏極與時鐘連接，所述第九薄膜晶體管的漏極與時鐘連接；
[0013]所述第六薄膜晶體管的漏極與時鐘連接為:所述第六薄膜晶體管的漏極與第九薄膜晶體管的源極連接，所述第九薄膜晶體管的漏極與時鐘連接。
[0014]進(jìn)一步的，所述第八薄膜晶體管的柵極分別與第九薄膜晶體管的漏極、時鐘連接；所述第八薄膜晶體管的源極還與第九薄膜晶體管的柵極連接。
[0015]進(jìn)一步的，所述移位寄存器單元還包括第十薄膜晶體管和第十一薄膜晶體管；其中，
[0016]所述第十薄膜晶體管的柵極分別與第九薄膜晶體管的源極、第六薄膜晶體管的漏極、第七薄膜晶體管的漏極、第十一薄膜晶體管的柵極連接；所述第十薄膜晶體管的源極分別與第四薄膜晶體管的源極、第六薄膜晶體管的源極、第五薄膜晶體管的源極、第七薄膜晶體管的源極、第二薄膜晶體管的源極、第十一薄膜晶體管的源極、電源端連接；所述第十薄膜晶體管的漏極分別與第四薄膜晶體管的漏極、第三薄膜晶體管的源極、信號輸出端連接;
[0017]所述第十一薄膜晶體的柵極分別與第七薄膜晶體管的漏極、第六薄膜晶體管的漏極、第九薄膜晶體管的源極連接；所述第十一薄膜晶體的源極分別與第二薄膜晶體管的源極、第七薄膜晶體管的源極、第五薄膜晶體管的源極、第六薄膜晶體管的源極、第四薄膜晶體管的源極、電源端連接；所述第十一薄膜晶體的漏極分別與第二薄膜晶體管的漏極、第一薄膜晶體管的源極、第五薄膜晶體管的柵極、第三薄膜晶體管的柵極連接。
[0018]進(jìn)一步的，所述移位寄存器單元還包括第十二薄膜晶體管，所述第五薄膜晶體管的柵極通過所述第十二薄膜晶體管與所述第一薄膜晶體管的源極、第二薄膜晶體管的漏極、第十一薄膜晶體管的漏極、第三薄膜晶體管的柵極連接；具體為:
[0019]所述第五薄膜晶體管的柵極與第十二薄膜晶體管的源極連接，所述第十二薄膜晶體管的柵極分別與第一薄膜晶體管的源極、第二薄膜晶體管的漏極、第十一薄膜晶體管的漏極、第三薄膜晶體管的柵極連接；所述第十二薄膜晶體管的漏極與第八薄膜晶體管的漏極、第九薄膜晶體管的漏極連接。
[0020]本發(fā)明還提供了一種移位寄存器，包括一個以上以上任一所述的移位寄存器單元；其中，所述移位寄存器單元為多個時，所述多個移位寄存器單元級聯(lián)。
[0021]本發(fā)明又提供了一種顯示面板，其中，所述顯示面板包括以上所述的移位寄存器，所述移位寄存器作為所述顯示面板的柵極驅(qū)動器。
[0022]本發(fā)明又提供了一種顯示器，其中，所述顯示器包括以上所述的顯示面板
[0023]本發(fā)明所提供的移位寄存器單元、移位寄存器、顯示面板以及顯示器，具有以下的優(yōu)點(diǎn)和特點(diǎn):
[0024]本發(fā)明將第五薄膜晶體管的柵極與PU節(jié)點(diǎn)連接，且第六薄膜晶體管的柵極通過第五薄膜晶體管的柵極與PU節(jié)點(diǎn)連接；或者，將第五薄膜晶體管的柵極通過第十二薄膜晶體管與PU節(jié)點(diǎn)連接，第六薄膜晶體管的柵極通過第五薄膜晶體管的柵極、第十二薄膜晶體管與PU節(jié)點(diǎn)連接；當(dāng)I3U節(jié)點(diǎn)處于高電平時，具有上述電路結(jié)構(gòu)的移位寄存器單元均能有效消除I3U節(jié)點(diǎn)和OUTPUT的噪聲；
[0025]本發(fā)明移位寄存器單元的電路中，第七薄膜晶體管所在的位置能將ro節(jié)點(diǎn)的電壓迅速拉低，因此有利于PU節(jié)點(diǎn)充電、PU節(jié)點(diǎn)的電壓保持；
[0026]本發(fā)明第六薄膜晶體管采用雙柵結(jié)構(gòu)的薄膜晶體管，能有效減小源極和漏極間的電流，以保證ro節(jié)點(diǎn)處于更高電位，進(jìn)而能有效消除I3U節(jié)點(diǎn)和output的噪聲。

【專利附圖】

【附圖說明】
[0027]圖1為實施例1移位寄存器單元的電路圖一；
[0028]圖2為實施例1的工作時序圖；
[0029]圖3為實施例1移位寄存器單元的電路圖二；
[0030]圖4為實施例2移位寄存器單元的電路圖。

【具體實施方式】
[0031]下面將結(jié)合具體實施例及附圖對本發(fā)明的實施方式進(jìn)行詳細(xì)描述。
[0032]一種移位寄存器單元，包括:依次連接的信號輸入端、緩沖模塊、復(fù)位模塊，所述復(fù)位模塊連接復(fù)位端、電源端和下拉模塊，所述下拉模塊連接復(fù)位端、電源端和信號生成模塊，所述信號生成模塊連接時鐘、信號輸出端和緩沖模塊；其中，所述緩沖模塊包括第一薄膜晶體管，所述復(fù)位模塊包括第二薄膜晶體管，所述信號生成模塊包括第三薄膜晶體管、以及與第三薄膜晶體管連接的電容，所述電容的一端與所述第三薄膜晶體管的柵極連接，電容的另一端分別與第三薄膜晶體管的源極、信號輸出端連接，所述下拉單元包括第四薄膜晶體管；
[0033]更具體的，所述第一薄膜晶體管的柵極與信號輸入端連接，所述第一薄膜晶體管的源極分別與第二薄膜晶體管的漏極、第三薄膜晶體管的柵極連接，所述第一薄膜晶體管的漏極與信號輸入端連接；
[0034]所述第二薄膜晶體管的柵極分別與復(fù)位端、第四薄膜晶體管的柵極連接，所述第二薄膜晶體管的源極分別與第四薄膜晶體管的源極、電源端連接，所述第二薄膜晶體管的漏極與第三薄膜晶體管的柵極連接；
[0035]所述第三薄膜晶體管的源極分別與第四薄膜晶體管的漏極、信號輸出端連接；所述第三薄膜晶體管的漏極與時鐘連接；
[0036]所述第四薄膜晶體管的柵極與復(fù)位端連接，所述第四薄膜晶體管的漏極與信號輸出端連接。
[0037]進(jìn)一步的，所述移位寄存器單元還包括保持模塊，所述保持模塊包括第五薄膜晶體管和第六薄膜晶體管；所述第五薄膜晶體管的柵極與第一薄膜晶體管的源極連接；具體為:
[0038]所述第五薄膜晶體管的柵極分別與第一薄膜晶體管的源極、第二薄膜晶體管的漏極、第三薄膜晶體管的柵極連接；所述第五薄膜晶體管的源極分別與第二薄膜晶體管的源極、第四薄膜晶體管的源極、電源端連接；所述第五薄膜晶體管的漏極與時鐘連接；所述第六薄膜晶體管的柵極與第五薄膜晶體管的柵極連接，所述第六薄膜晶體管的源極分別與第五薄膜晶體管的源極、第二薄膜晶體管的源極、第四薄膜晶體管的源極、電源端連接；所述第六薄膜晶體管的漏極與時鐘連接。
[0039]進(jìn)一步的，所述移位寄存器單元還包括第七薄膜晶體管，所述第七薄膜晶體管的柵極分別與第一薄膜晶體管的柵極、信號輸入端連接；所述第七薄膜晶體管的源極分別與第二薄膜晶體管的源極、第五薄膜晶體管的源極、第六薄膜晶體管的源極、第四薄膜晶體管的源極、電源端連接；所述第七薄膜晶體管的漏極與第六薄膜晶體管的漏極連接。
[0040]進(jìn)一步的，所述第六薄膜晶體管采用雙柵結(jié)構(gòu)的薄膜晶體管。
[0041]進(jìn)一步的，所述保持模塊還包括第八薄膜晶體管和第九薄膜晶體管；其中，
[0042]所述第五薄膜晶體管的漏極與時鐘連接為:所述第五薄膜晶體管的漏極分別與第八薄膜晶體管的源極、第九薄膜晶體管的柵極連接，所述第八薄膜晶體管的漏極與時鐘連接，所述第九薄膜晶體管的漏極與時鐘連接；
[0043]所述第六薄膜晶體管的漏極與時鐘連接為:所述第六薄膜晶體管的漏極與第九薄膜晶體管的源極連接，所述第九薄膜晶體管的漏極與時鐘連接。
[0044]進(jìn)一步的，所述第八薄膜晶體管的柵極分別與第九薄膜晶體管的漏極、時鐘連接；所述第八薄膜晶體管的源極還與第九薄膜晶體管的柵極連接。
[0045]進(jìn)一步的，所述移位寄存器單元還包括第十薄膜晶體管和第十一薄膜晶體管；其中，
[0046]所述第十薄膜晶體管的柵極分別與第九薄膜晶體管的源極、第六薄膜晶體管的漏極、第七薄膜晶體管的漏極、第十一薄膜晶體管的柵極連接；所述第十薄膜晶體管的源極分別與第四薄膜晶體管的源極、第六薄膜晶體管的源極、第五薄膜晶體管的源極、第七薄膜晶體管的源極、第二薄膜晶體管的源極、第十一薄膜晶體管的源極、電源端連接；所述第十薄膜晶體管的漏極分別與第四薄膜晶體管的漏極、第三薄膜晶體管的源極、信號輸出端連接;
[0047]所述第十一薄膜晶體的柵極分別與第七薄膜晶體管的漏極、第六薄膜晶體管的漏極、第九薄膜晶體管的源極連接；所述第十一薄膜晶體的源極分別與第二薄膜晶體管的源極、第七薄膜晶體管的源極、第五薄膜晶體管的源極、第六薄膜晶體管的源極、第四薄膜晶體管的源極、電源端連接；所述第十一薄膜晶體的漏極分別與第二薄膜晶體管的漏極、第一薄膜晶體管的源極、第五薄膜晶體管的柵極、第三薄膜晶體管的柵極連接。
[0048]進(jìn)一步的，所述移位寄存器單元還包括第十二薄膜晶體管，所述第五薄膜晶體管的柵極通過所述第十二薄膜晶體管與所述第一薄膜晶體管的源極、第二薄膜晶體管的漏極、第十一薄膜晶體管的漏極、第三薄膜晶體管的柵極連接；具體為:
[0049]所述第五薄膜晶體管的柵極與第十二薄膜晶體管的源極連接，所述第十二薄膜晶體管的柵極分別與第一薄膜晶體管的源極、第二薄膜晶體管的漏極、第十一薄膜晶體管的漏極、第三薄膜晶體管的柵極連接；所述第十二薄膜晶體管的漏極與第八薄膜晶體管的漏極、第九薄膜晶體管的漏極連接。
[0050]實施例1
[0051]圖1為實施例1移位寄存器單元的電路圖，如圖1所示，一種移位寄存器單元，包括:第一薄膜晶體管Ml至第十一薄膜晶體管Mll ;信號輸入端INPUT、信號輸出端OUTPUT、時鐘CLK、復(fù)位端RESET、電源端VSS以及一個電容Cl ;其中，
[0052]所述第一薄膜晶體管Ml的柵極分別與信號輸入端INPUT、第七薄膜晶體管M7的柵極連接，所述第一薄膜晶體管Ml的源極分別與第三薄膜晶體管M3的柵極、第五薄膜晶體管M5的柵極、第二薄膜晶體管M2的漏極、第十一薄膜晶體管Mll的漏極連接，所述第一薄膜晶體管Ml的漏極與信號輸入端INPUT連接；
[0053]所述第二薄膜晶體管M2的柵極與第四薄膜晶體管M4的柵極連接，第二薄膜晶體管M2的源極分別與第十一薄膜晶體管Mll的源極、第七薄膜晶體管M7的源極、第五薄膜晶體管M5的源極、第六薄膜晶體管M6的源極、第四薄膜晶體管M4的源極、第十薄膜晶體管MlO的源極連接，第二薄膜晶體管M2的漏極分別與第三薄膜晶體管M3的柵極、第十一薄膜晶體管Mll的漏極、第五薄膜晶體管M5的柵極連接；
[0054]所述第三薄膜晶體管M3的柵極與第五薄膜晶體管M5的柵極、第十一薄膜晶體管Mll的漏極連接，第三薄膜晶體管M3的源極分別與第四薄膜晶體管M4的漏極、第十薄膜晶體管MlO的漏極連接；
[0055]所述第四薄膜晶體管M4的源極分別與第十薄膜晶體管MlO的源極、第六薄膜晶體管M6的源極、第五薄膜晶體管M5的源極、第七薄膜晶體管M7的源極、第十一薄膜晶體管Mll的源極連接；
[0056]所述第五薄膜晶體管M5的柵極與第六薄膜晶體管M6的柵極、第十一薄膜晶體管Mll的漏極連接，第五薄膜晶體管M5的源極分別與第七薄膜晶體管M7的源極、第十一薄膜晶體管Mll的源極、第六薄膜晶體管M6的源極、第十薄膜晶體管MlO的源極連接，第五薄膜晶體管M5的漏極分別與第九薄膜晶體管M9的柵極、第八薄膜晶體管M8的源極連接；
[0057]所述第六薄膜晶體管M6的源極分別與第七薄膜晶體管M7的源極、第十一薄膜晶體管Mll的源極、第十薄膜晶體管MlO的源極連接，第六薄膜晶體管M6的漏極分別與第十薄膜晶體管MlO的柵極、第九薄膜晶體管M9的源極、第七薄膜晶體管M7的漏極、第十一薄膜晶體管Mll的柵極連接；
[0058]所述第七薄膜晶體管M7的柵極與信號輸入端INPUT連接，第七薄膜晶體管M7的源極第十一薄膜晶體管Mll的源極、第十薄膜晶體管MlO的源極連接，第七薄膜晶體管M7的漏極第十一薄膜晶體管Mll的柵極、第九薄膜晶體管M9的源極、第十薄膜晶體管MlO的柵極連接；
[0059]所述第八薄膜晶體管M8的柵極與第九薄膜晶體管M9的漏極連接，第八薄膜晶體管M8的源極與第九薄膜晶體管M9的柵極；
[0060]所述第九薄膜晶體管M9的源極與第十薄膜晶體管MlO的柵極、第十一薄膜晶體管Mll的柵極連接；
[0061]所述第十薄膜晶體管MlO的柵極與第十一薄膜晶體管Mll的柵極連接，第十薄膜晶體管MlO的源極與第十一薄膜晶體管Mll的源極連接；
[0062] 所述電容Cl的一端與所述第三薄膜晶體管M3的柵極連接，電容Cl的另一端分別與第三薄膜晶體管M3的源極、信號輸出端OUTPUT連接；
[0063]所述第三薄膜晶體管M3的源極、第四薄膜晶體管M4的漏極、第十薄膜晶體管MlO的漏極均與信號輸出端OUTPUT連接；
[0064]所述第三薄膜晶體管M3的漏極、第八薄膜晶體管M8的漏極和柵極、第九薄膜晶體管M9的漏極均與時鐘CLK連接；
[0065]所述第二薄膜晶體管M2的源極、第十一薄膜晶體管Mll的源極、第七薄膜晶體管M7的源極、第五薄膜晶體管M5的源極、第六薄膜晶體管M6的源極、第四薄膜晶體管M4的源極、第十薄膜晶體管MlO的源極均與電源端VSS連接；
[0066]所述第二薄膜晶體管M2的柵極、第四薄膜晶體管M4的柵極均與復(fù)位端RESET連接。
[0067]這里，所述第六薄膜晶體管采用的結(jié)構(gòu)可以為圖1中M6所示的雙柵結(jié)構(gòu)，也可以為如圖3中M6所示的單柵結(jié)構(gòu)；當(dāng)?shù)诹w管采用雙柵結(jié)構(gòu)的晶體管時，由于雙柵結(jié)構(gòu)的晶體管能有效減小源極和漏極間的電流，因此能保證H)節(jié)點(diǎn)處于更高電位，進(jìn)而能有效消除PU節(jié)點(diǎn)和OUTPUT的噪聲。
[0068]圖2為實施例1的工作時序圖，根據(jù)圖2所示的工作時序圖，實施例1所提供的移位寄存器單元的工作原理可以分為如下五個階段描述:
[0069]第一階段=INPUT為高電平時，Ml導(dǎo)通，則PU節(jié)點(diǎn)為高電平，且PU節(jié)點(diǎn)充電；RESET為低電平，M2和M4關(guān)閉，由于M2和M4關(guān)閉，因此能保證PU節(jié)點(diǎn)充電完全；INPUT為高電平，M7導(dǎo)通，且M7的源極與VSS連接，因此H)節(jié)點(diǎn)被迅速下拉至低電平JU節(jié)點(diǎn)為高電平，M5導(dǎo)通，但M5的源極與VSS連接，因此PD_CN節(jié)點(diǎn)為低電平；H)節(jié)點(diǎn)和PD_CN節(jié)點(diǎn)同時為低電平，有利于I3U節(jié)點(diǎn)的電壓保持；此時，又由于I3U節(jié)點(diǎn)為高電平，M3導(dǎo)通，CLK為低電平，OUTPUT輸出低電平；
[0070]此階段，利用第七薄膜晶體管M7將ro節(jié)點(diǎn)的電壓迅速拉低，因此有利于PU節(jié)點(diǎn)充電、PU節(jié)點(diǎn)的電壓保持。
[0071]第二階段=INPUT變?yōu)榈碗娖?，Ml關(guān)閉，RESET仍為低電平，M2和M4仍關(guān)閉，由于Cl的自舉作用，PU節(jié)點(diǎn)電壓進(jìn)一步提升，PU節(jié)點(diǎn)仍為高電平，此時，M3導(dǎo)通；由于M3導(dǎo)通，CLK為高電平，因此OUTPUT輸出高電平；由于I3U節(jié)點(diǎn)保持高電平狀態(tài)，M6和M5導(dǎo)通；又由于M6的源極、M5的源極分別與VSS連接，因此，H)節(jié)點(diǎn)和PD_CN節(jié)點(diǎn)繼續(xù)保持低電平狀態(tài)；
[0072]在此階段中，由于M5的柵極與I3U節(jié)點(diǎn)連接，而M6的柵極通過M5的柵極與I3U節(jié)點(diǎn)連接，且此階段中，PU節(jié)點(diǎn)為高電壓，又由于Cl的自舉作用使I3U節(jié)點(diǎn)的電壓高于OUTPUT的電壓，因此，有利用消除I3U節(jié)點(diǎn)和OUTPUT噪聲。
[0073]第三階段:INPUT仍為低電平，RESET變?yōu)楦唠娖?，則M2和M4導(dǎo)通，由于M2的源極與VSS連接，所述PU節(jié)點(diǎn)在此時被下拉至低電平；M4導(dǎo)通，且M4的源極與VSS連接，所以O(shè)UTPUT輸出低電平；PU節(jié)點(diǎn)為低電平，M6和M5關(guān)閉，CLK為低電平，M8和M9關(guān)閉，因此，PD節(jié)點(diǎn)和PD_CN節(jié)點(diǎn)繼續(xù)保持低電平狀態(tài)；
[0074]第四階段=INPUT仍為低電平，PU節(jié)點(diǎn)為低電平，M3關(guān)閉，OUTPUT繼續(xù)輸出低電平；由于I3U節(jié)點(diǎn)為低電平，所以M6和M5繼續(xù)保持關(guān)閉狀態(tài)；CLK為高電平，M8導(dǎo)通，則PD_CN節(jié)點(diǎn)為高電平，M9導(dǎo)通，H)節(jié)點(diǎn)為高電平；由于H)節(jié)點(diǎn)為高電平，Mll和MlO導(dǎo)通，因此，Mll能消除PU節(jié)點(diǎn)噪聲，MlO能消除OUTPUT噪聲；
[0075]在此階段中，M6的柵極和源極同時為低電平，當(dāng)M6采用雙柵結(jié)構(gòu)的薄膜晶體管時，由于所述雙柵結(jié)構(gòu)可有效減小源極和漏極間的電流，因此能保證ro節(jié)點(diǎn)處于更高電位，進(jìn)而能有效消除I3U節(jié)點(diǎn)和output的噪聲。
[0076]第五階段=INPUT仍為低電平，RESET仍為低電平，I3U節(jié)點(diǎn)仍為低電平，M3關(guān)閉，OUTPUT繼續(xù)輸出低電平；PU節(jié)點(diǎn)為低電平，M6和M5關(guān)閉，PD_CN節(jié)點(diǎn)保持高電平，M9導(dǎo)通；由于M9導(dǎo)通，且CKL為低電平，因此H)節(jié)點(diǎn)變?yōu)榈碗娖健?br> [0077]在此階段中，H)節(jié)點(diǎn)占空比(duty cycle)略低于50%，有利于延長Mil、MlO的使用壽命；這里，所述占空比為在一段連續(xù)工作時間內(nèi)ro節(jié)點(diǎn)為高電平的時間與總時間的比值。
[0078]此后，移位寄存器單元重復(fù)第四階段、第五階段的狀態(tài)，直至再次出現(xiàn)如圖2所示第一階段、第二階段、第三階段的狀態(tài)，則一幀畫面刷新完成。
[0079]實施例2
[0080]圖4為實施例2移位寄存器單元的電路圖，如圖4所示，一種移位寄存器單元，包括:第一薄膜晶體管Ml至第十二薄膜晶體管M12 ;信號輸入端INPUT、信號輸出端OUTPUT、時鐘CLK、復(fù)位端RESET、電源端VSS以及一個電容Cl ;其中，
[0081]所述第一薄膜晶體管Ml的柵極分別與信號輸入端INPUT、第七薄膜晶體管M7的柵極連接，所述第一薄膜晶體管Ml的源極分別第二薄膜晶體管的漏極、第十一薄膜晶體管的漏極、第十二薄膜晶體管的柵極、第三薄膜晶體管的柵極連接，所述第一薄膜晶體管Ml的漏極與信號輸入端INPUT連接；
[0082]所述第二薄膜晶體管M2的柵極與第四薄膜晶體管M4的柵極連接，第二薄膜晶體管M2的源極分別與第十一薄膜晶體管Mll的源極、第七薄膜晶體管M7的源極、第五薄膜晶體管M5的源極、第六薄膜晶體管M6的源極、第四薄膜晶體管M4的源極、第十薄膜晶體管MlO的源極連接，第二薄膜晶體管M2的漏極分別與第三薄膜晶體管M3的柵極、第十二薄膜晶體管M12的柵極連接；
[0083]所述第三薄膜晶體管M3的柵極與第十二薄膜晶體管M12的柵極、第十一薄膜晶體管Mll的漏極連接，第三薄膜晶體管M3的源極分別與第四薄膜晶體管M4的漏極、第十薄膜晶體管MlO的漏極連接；
[0084]所述第四薄膜晶體管M4的源極分別與第十薄膜晶體管MlO的源極、第六薄膜晶體管M6的源極、第五薄膜晶體管M5的源極、第七薄膜晶體管M7的源極、第十一薄膜晶體管Mll的源極連接；
[0085]所述第五薄膜晶體管M5的柵極分別與第十二薄膜晶體管M12的源極、第六薄膜晶體管M6的柵極連接，第五薄膜晶體管M5的源極分別與第七薄膜晶體管M7的源極、第十一薄膜晶體管Mll的源極、第六薄膜晶體管M6的源極、第十薄膜晶體管MlO的源極連接，第五薄膜晶體管M5的漏極分別與第九薄膜晶體管M9的柵極、第八薄膜晶體管M8的源極連接；
[0086]所述第六薄膜晶體管M6的源極分別與第七薄膜晶體管M7的源極、第十一薄膜晶體管Mll的源極、第十薄膜晶體管MlO的源極連接，第六薄膜晶體管M6的漏極分別與第十薄膜晶體管MlO的柵極、第九薄膜晶體管M9的源極、第七薄膜晶體管M7的漏極、第十一薄膜晶體管Mll的柵極連接；
[0087]所述第七薄膜晶體管M7的柵極與信號輸入端INPUT連接，第七薄膜晶體管M7的源極第十一薄膜晶體管Mll的源極、第十薄膜晶體管MlO的源極連接，第七薄膜晶體管M7的漏極分別與第十一薄膜晶體管Mll的柵極、第九薄膜晶體管M9的源極、第十薄膜晶體管MlO的柵極連接；
[0088]所述第八薄膜晶體管M8的柵極與第九薄膜晶體管M9的漏極連接，第八薄膜晶體管M8的源極分別與第九薄膜晶體管M9的柵極連接，所述第八薄膜晶體管M8的漏極與第十二薄膜晶體管M12的漏極連接；
[0089]所述第九薄膜晶體管M9的源極與第十薄膜晶體管MlO的柵極、第十一薄膜晶體管Mll的柵極連接，所述第九薄膜晶體管M9的漏極與第十二薄膜晶體管M12的漏極連接；
[0090]所述第十薄膜晶體管MlO的柵極與第十一薄膜晶體管Mll的柵極連接，第十薄膜晶體管MlO的源極與第十一薄膜晶體管Mll的源極連接；
[0091]所述第十一薄膜晶體管Mll的漏極與第十二薄膜晶體管M12的柵極連接；
[0092]所述電容Cl的一端與所述第三薄膜晶體管M3的柵極連接，電容Cl的另一端分別與第三薄膜晶體管M3的源極、信號輸出端OUTPUT連接；
[0093]所述第三薄膜晶體管M3的源極、第四薄膜晶體管M4的漏極、第十薄膜晶體管MlO的漏極均與信號輸出端OUTPUT連接；
[0094]所述第三薄膜晶體管M3的漏極、第八薄膜晶體管M8的漏極和柵極、第九薄膜晶體管M9的漏極、第十二薄膜晶體管M12的漏極均與時鐘CLK連接；
[0095]所述第二薄膜晶體管M2的源極、第十一薄膜晶體管Mll的源極、第七薄膜晶體管M7的源極、第五薄膜晶體管M5的源極、第六薄膜晶體管M6的源極、第四薄膜晶體管M4的源極、第十薄膜晶體管MlO的源極均與電源端VSS連接；
[0096]所述第二薄膜晶體管M2的柵極、第四薄膜晶體管M4的柵極均與復(fù)位端RESET連接。
[0097]這里，所述第六薄膜晶體管可以為圖4中M6所示的雙柵結(jié)構(gòu)，也可以為單柵結(jié)構(gòu)。
[0098]值得注意的是，VSS為電源端，該電源端VSS —直為低電壓狀態(tài)；且本實施例將薄膜晶體管的開關(guān)端定義為柵極，箭頭所指向的方向定義為源極，另一端定義為漏極。另外，本發(fā)明所述的薄膜晶體管均為N型晶體管。
[0099]本發(fā)明將第五薄膜晶體管M5的柵極與節(jié)點(diǎn)連接，且第六薄膜晶體管M6的柵極通過第五薄膜晶體管M5的柵極與節(jié)點(diǎn)連接(如實施例1提供的移位寄存器單元所示)；或者，將第五薄膜晶體管M5的柵極通過第十二薄膜晶體管M12與PU節(jié)點(diǎn)連接，第六薄膜晶體管M6的柵極通過第五薄膜晶體管M5的柵極、第十二薄膜晶體管M12與PU節(jié)點(diǎn)連接(如實施例2提供的移位寄存器單元所示);當(dāng)PU節(jié)點(diǎn)處于高電平時，具有上述電路結(jié)構(gòu)的移位寄存器單元均能有效消除PU節(jié)點(diǎn)和OUTPUT的噪聲。
[0100]以上所述，僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.一種移位寄存器單元，包括:依次連接的信號輸入端、緩沖模塊、復(fù)位模塊，所述復(fù)位模塊連接復(fù)位端、電源端和下拉模塊,所述下拉模塊連接復(fù)位端、電源端和信號生成模塊，所述信號生成模塊連接時鐘、信號輸出端和緩沖模塊；其中，所述緩沖模塊包括第一薄膜晶體管，所述復(fù)位模塊包括第二薄膜晶體管，所述信號生成模塊包括第三薄膜晶體管、以及與第三薄膜晶體管連接的電容，所述電容的一端與所述第三薄膜晶體管的柵極連接，電容的另一端分別與第三薄膜晶體管的源極、信號輸出端連接，所述下拉單元包括第四薄膜晶體管； 其特征在于，所述移位寄存器單元還包括保持模塊，所述保持模塊包括第五薄膜晶體管和第六薄膜晶體管；所述第五薄膜晶體管的柵極與第一薄膜晶體管的源極連接；具體為: 所述第五薄膜晶體管的柵極分別與第一薄膜晶體管的源極、第二薄膜晶體管的漏極、第三薄膜晶體管的柵極連接；所述第五薄膜晶體管的源極分別與第二薄膜晶體管的源極、第四薄膜晶體管的源極、電源端連接；所述第五薄膜晶體管的漏極與時鐘連接；所述第六薄膜晶體管的柵極與第五薄膜晶體管的柵極連接，所述第六薄膜晶體管的源極分別與第五薄膜晶體管的源極、第二薄膜晶體管的源極、第四薄膜晶體管的源極、電源端連接；所述第六薄膜晶體管的漏極與時鐘連接。
2.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述移位寄存器單元還包括第七薄膜晶體管，所述第七薄膜晶體管的柵極分別與第一薄膜晶體管的柵極、信號輸入端連接；所述第七薄膜晶體管的源極分別與第二薄膜晶體管的源極、第五薄膜晶體管的源極、第六薄膜晶體管的源極、第四薄膜晶體管的源極、電源端連接；所述第七薄膜晶體管的漏極與第六薄膜晶體管的漏極連接。
3.根據(jù)權(quán)利要求1 所述的移位寄存器單元，其特征在于，所述第六薄膜晶體管采用雙柵結(jié)構(gòu)的薄膜晶體管。
4.根據(jù)權(quán)利要求1、2或3所述的移位寄存器單元，其特征在于，所述保持模塊還包括第八薄膜晶體管和第九薄膜晶體管；其中， 所述第五薄膜晶體管的漏極與時鐘連接為:所述第五薄膜晶體管的漏極分別與第八薄膜晶體管的源極、第九薄膜晶體管的柵極連接，所述第八薄膜晶體管的漏極與時鐘連接，所述第九薄膜晶體管的漏極與時鐘連接； 所述第六薄膜晶體管的漏極與時鐘連接為:所述第六薄膜晶體管的漏極與第九薄膜晶體管的源極連接，所述第九薄膜晶體管的漏極與時鐘連接。
5.根據(jù)權(quán)利要求4所述的移位寄存器單元，其特征在于， 所述第八薄膜晶體管的柵極分別與第九薄膜晶體管的漏極、時鐘連接；所述第八薄膜晶體管的源極還與第九薄膜晶體管的柵極連接。
6.根據(jù)權(quán)利要求5所述的移位寄存器單元，其特征在于，所述移位寄存器單元還包括第十薄膜晶體管和第十一薄膜晶體管；其中， 所述第十薄膜晶體管的柵極分別與第九薄膜晶體管的源極、第六薄膜晶體管的漏極、第七薄膜晶體管的漏極、第十一薄膜晶體管的柵極連接；所述第十薄膜晶體管的源極分別與第四薄膜晶體管的源極、第六薄膜晶體管的源極、第五薄膜晶體管的源極、第七薄膜晶體管的源極、第二薄膜晶體管的源極、第十一薄膜晶體管的源極、電源端連接；所述第十薄膜晶體管的漏極分別與第四薄膜晶體管的漏極、第三薄膜晶體管的源極、信號輸出端連接； 所述第十一薄膜晶體的柵極分別與第七薄膜晶體管的漏極、第六薄膜晶體管的漏極、第九薄膜晶體管的源極連接；所述第十一薄膜晶體的源極分別與第二薄膜晶體管的源極、第七薄膜晶體管的源極、第五薄膜晶體管的源極、第六薄膜晶體管的源極、第四薄膜晶體管的源極、電源端連接；所述第十一薄膜晶體的漏極分別與第二薄膜晶體管的漏極、第一薄膜晶體管的源極、第五薄膜晶體管的柵極、第三薄膜晶體管的柵極連接。
7.根據(jù)權(quán)利要求6所述的移位寄存器單元，其特征在于，所述移位寄存器單元還包括第十二薄膜晶體管，所述第五薄膜晶體管的柵極通過所述第十二薄膜晶體管與所述第一薄膜晶體管的源極、第二薄膜晶體管的漏極、第十一薄膜晶體管的漏極、第三薄膜晶體管的柵極連接；具體為: 所述第五薄膜晶體管的柵極與第十二薄膜晶體管的源極連接，所述第十二薄膜晶體管的柵極分別與第一薄膜晶體管的源極、第二薄膜晶體管的漏極、第十一薄膜晶體管的漏極、第三薄膜晶體管的柵極連接；所述第十二薄膜晶體管的漏極分別與第八薄膜晶體管的漏極、第九薄膜晶體管的漏極連接。
8.—種移位寄存器，其特征在于，所述移位寄存器包括一個以上權(quán)利要求1至7任一項所述的移位寄存器單元； 所述移位寄存器單元為多個時，所述多個移位寄存器單元級聯(lián)。
9.一種顯示面板，其特征在于，所述顯示面板包括權(quán)利要求8所述的移位寄存器，所述移位寄存器作為所述顯示面板的柵極驅(qū)動器。
10.一種顯示器，其特征在于，所述顯示器包括權(quán)利要求9所述的顯示面板。
【文檔編號】G09G3/20GK104077992SQ201310110049
【公開日】2014年10月1日 申請日期:2013年3月29日 優(yōu)先權(quán)日:2013年3月29日
【發(fā)明者】楊明, 陳希 申請人:北京京東方光電科技有限公司