專利名稱：靜態(tài)時(shí)鐘脈沖發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種靜態(tài)時(shí)鐘脈沖發(fā)生器。這樣的發(fā)生器可用于高速低功耗的控制器電路，例如用于包括數(shù)字信號(hào)處理(DSP)的復(fù)雜的超大規(guī)模集成(VLSI)設(shè)計(jì)中。時(shí)鐘脈沖發(fā)生器可很好地用于空間光線調(diào)制器和顯示器的驅(qū)動(dòng)器電路的尋址，例如象素(pixelated)矩陣型，其中一系列明確的脈沖必須提供給采樣高速視頻數(shù)據(jù)的電路。
一種公知類型的時(shí)鐘脈沖發(fā)生器是以移位寄存器為基礎(chǔ)形成的。這種移位寄存器包括響應(yīng)于時(shí)鐘脈沖以將單個(gè)存儲(chǔ)的邏輯狀態(tài)從一個(gè)觸發(fā)器傳遞給鏈接中下一個(gè)的級(jí)鏈D型觸發(fā)器，例如正如在Horowitz和Hill劍橋大學(xué)出版社1989年第2版的“電子技術(shù)”中所公開的一樣。對(duì)于典型時(shí)鐘脈沖發(fā)生的應(yīng)用，除了其中一個(gè)觸發(fā)器狀態(tài)外，其余所有觸發(fā)器狀態(tài)都被預(yù)置為邏輯低(0)狀態(tài)，而該剩余的觸發(fā)器就被預(yù)置為邏輯高(1)狀態(tài)。移位寄存器被鎖定在公知的頻率處，移位寄存器中循環(huán)的(circulating)1狀態(tài)用于在觸發(fā)器的輸出端產(chǎn)生順序脈沖。這種公知技術(shù)的申請(qǐng)和實(shí)施例，公開在例如US 4,542,302和US 4,612,659中。一種對(duì)該技術(shù)的改進(jìn)公開在US 4,785,297中。在此情況下，邊緣觸發(fā)型觸發(fā)器的“主”和“從”輸出端用于與復(fù)合邏輯門，如AND或NAND門結(jié)合，以降低給定輸出脈沖數(shù)的移位寄存器的計(jì)時(shí)速度。
附

圖1表示包括D型鎖存器1和2的典型CMOS電路的一部分。這種結(jié)構(gòu)的組成和工作原理是眾所周知的，在此就不作詳細(xì)地描述。依次相連的鎖存器如1和2在用CK和1CK表示的兩相時(shí)鐘的相反時(shí)鐘相位上是顯而易見的。每個(gè)鎖存器的輸入端和輸出端被一起“與非”而能產(chǎn)生時(shí)鐘脈沖Nn和Np。
為了提高最大工作頻率和降低時(shí)鐘功耗，已公開了降低時(shí)鐘線路路容性負(fù)載的各種技術(shù)。例如，狀態(tài)控制計(jì)時(shí)技術(shù)已被提出用于時(shí)鐘脈沖發(fā)生電路中。這樣的例子公開在US 4,746,915中，其中移位寄存器被分為觸發(fā)器或鎖存器的數(shù)個(gè)子寄存器，另一個(gè)以較低頻率工作的移位寄存器被有選擇地使用以將時(shí)鐘信號(hào)用于每個(gè)子寄存器上。
對(duì)于需要單個(gè)循環(huán)1狀態(tài)的應(yīng)用來(lái)說，僅僅是那些在它們的輸入端包含一1狀態(tài)或具有一1狀態(tài)的觸發(fā)器或鎖存器需要計(jì)時(shí)。如圖2所示，對(duì)于這樣的應(yīng)用，通過“或操作”每個(gè)觸發(fā)器的輸入端和輸出端產(chǎn)生的信號(hào)能夠用于控制開啟提供給觸發(fā)器時(shí)鐘輸入端的時(shí)鐘信號(hào)。這樣的結(jié)構(gòu)已公開在US 5,128,974中。然而，這樣的結(jié)構(gòu)在每級(jí)就需要更多的晶體管。而且，觸發(fā)器輸出端就必須驅(qū)動(dòng)相對(duì)較大的負(fù)載，這就限制了運(yùn)行的最大速度。
這里所使用的術(shù)語(yǔ)“D型鎖存器”是指一種具有時(shí)鐘輸入端、數(shù)據(jù)輸入端和正相的或反相輸出端的電路，該電路是以這樣的方式工作的即提供給時(shí)鐘輸入端的時(shí)鐘信號(hào)被激活時(shí)，該輸出端在輸入端(鎖存器是“顯而易見的”)提供一正相或反相型的信號(hào)，而在時(shí)鐘信號(hào)不被激活時(shí)，該輸出端就被保持或“鎖定”在它的當(dāng)前值上，而不管輸入端信號(hào)的狀態(tài)如何。這里所使用的術(shù)語(yǔ)“D型觸發(fā)器”是指一種通常由兩個(gè)級(jí)鏈的D型鎖存器組成的，還可能包括附加電路的邊緣觸發(fā)設(shè)備。D型鎖存器和D型觸發(fā)器這里統(tǒng)稱為“D型電路”，這樣D型電路可以是一D型鎖存器或一D型觸發(fā)器。
根據(jù)本發(fā)明的第一個(gè)方案，提供一種包括一主時(shí)鐘輸入端和N個(gè)級(jí)的時(shí)鐘脈沖發(fā)生器，每個(gè)第i級(jí)包括一D型電路，它具有一用于從第(i＋a)級(jí)接收復(fù)位信號(hào)的復(fù)位輸入端，這里a大于或等于1，和一數(shù)據(jù)輸入端；一選通電路，它具有一響應(yīng)于第(i－1)級(jí)的D型電路輸出信號(hào)和主時(shí)鐘輸入端的時(shí)鐘脈沖而將一脈沖提供給數(shù)據(jù)輸入端的輸出端，這里1＜i≤(N－a)。
每個(gè)D型電路可以是一D型鎖存器。
至少其中的一級(jí)中的每一個(gè)可具有一能夠提供D型電路輸出信號(hào)和組成發(fā)生器輸出端的輸出端。
每個(gè)第i級(jí)的D型電路的復(fù)位輸入端可設(shè)置成能夠接收第(i＋a)級(jí)選通電路輸出端的復(fù)位信號(hào)。
每個(gè)第i級(jí)的D型電路的復(fù)位輸入端可設(shè)置成能夠接收作為復(fù)位信號(hào)的第(i＋a)級(jí)的D型電路的輸出端信號(hào)。
每級(jí)可包括一位于每級(jí)的選通電路輸出端和D型電路數(shù)據(jù)輸入端之間的延遲電路。每個(gè)延遲電路可包括數(shù)個(gè)級(jí)鏈連接的反相器。
每級(jí)可包括一開關(guān)裝置，它用于有選擇地連接D型電路復(fù)位輸入端以接收第(i－a)級(jí)的復(fù)位信號(hào)，和響應(yīng)于第(i＋1)級(jí)的D型電路輸出信號(hào)和主時(shí)鐘輸入端的時(shí)鐘脈沖來(lái)使選通電路將脈沖提供給數(shù)據(jù)輸入端，其中，(1＋a)≤i＜N。每個(gè)開關(guān)裝置可包括數(shù)個(gè)傳輸門。
每個(gè)第i級(jí)的D型電路可包括一時(shí)鐘輸入端，它用于接收第(i－1)級(jí)的D型電路輸出信號(hào)。
該開關(guān)裝置可設(shè)置成有選擇地連接每個(gè)第i級(jí)的D型電路時(shí)鐘輸入端，以接收第(i＋1)級(jí)的D型電路輸出信號(hào)。
第一級(jí)可包括一D型電路，它具有一復(fù)位輸入端，用于接收第(1＋a)級(jí)的復(fù)位信號(hào)，和一數(shù)據(jù)輸入端；一選通電路，它用于響應(yīng)于起始脈沖和主時(shí)鐘輸入端的時(shí)鐘脈沖以將一脈沖提供給D型電路數(shù)據(jù)輸入端。
該開關(guān)裝置可設(shè)置成有選擇地將第一級(jí)的復(fù)位信號(hào)與第一級(jí)的D型電路的復(fù)位輸入端相連接。
第N級(jí)包括一D型電路，它具有一數(shù)據(jù)輸入端，一輸出端和一用于接收D型電路輸出的復(fù)位信號(hào)的復(fù)位輸入端；和一選通電路，它具有一用于響應(yīng)于第(N－1)級(jí)的D型電路輸出信號(hào)和主時(shí)鐘輸入端的時(shí)鐘脈沖的輸出端以將一脈沖提供給數(shù)據(jù)輸入端。
主時(shí)鐘輸入端可包括一互補(bǔ)時(shí)鐘輸入端，依次相連的數(shù)對(duì)級(jí)的選通電路可設(shè)置成響應(yīng)于互補(bǔ)輸入端的互補(bǔ)時(shí)鐘脈沖。每個(gè)選通電路可包括一第一晶體管，其公共電極與主時(shí)鐘輸入端相連接，其輸出電極形成D型電路的一個(gè)啟動(dòng)數(shù)據(jù)輸入端，其控制電極響應(yīng)于上一級(jí)的D型電路的輸出信號(hào)。每個(gè)選通電路可包括一第二晶體管，其公共電極與一第一電源線路相連接，其輸出電極與第一晶體管的輸出電極相連接。第二晶體管的控制電極可設(shè)置成接收上一級(jí)的D型電路輸出信號(hào)。
第一晶體管的控制電極可與一偏置電壓源相連接，該偏置電壓源可設(shè)置成由上一級(jí)的D型電路輸出信號(hào)控制。該偏置電壓源可包括一第三晶體管，其公共電極與一反相的主時(shí)鐘輸入端相連接，其控制和輸出電極與第一晶體管的控制電極相連接。第一晶體管的控制電極可與第四晶體管的輸出電極相連接，第四晶體管的公共電極與第一電源線路相連接。第四晶體管的控制電極可設(shè)置成接收上一級(jí)的D型電路輸出信號(hào)。
第一晶體管的控制電極可與第五晶體管的輸出電極相連接，第五晶體管的公共電極與一第二電源線路相連接，其控制電極設(shè)置成能夠接收上一級(jí)的D型電路輸出信號(hào)。
每個(gè)D型鎖存器可包括一第一反相器和一第二反饋反相器。第二反相器可以是一選通反相器，它具有一設(shè)置成用上一級(jí)的D型鎖存器輸出信號(hào)控制的門輸入端。
第一反相器可與一”高”導(dǎo)通或”低”導(dǎo)通管相連接，該導(dǎo)通管的控制端包括復(fù)位輸入端。
該發(fā)生器可形成一CMOS集成電路。
該發(fā)生器可由多晶硅晶體管制成。
根據(jù)本發(fā)明的第二個(gè)方案，提供一種包括根據(jù)本發(fā)明第一個(gè)方案的發(fā)生器的空間光線調(diào)制器。
該調(diào)制器可包括一液晶設(shè)備。
該液晶設(shè)備可以是無(wú)源矩陣型的。
該液晶設(shè)備可以是有源矩陣型的。該發(fā)生器和有源矩陣可由相同類型的薄膜晶體管制成。
根據(jù)本發(fā)明的第三個(gè)方案，提供一種包括根據(jù)本發(fā)明第二個(gè)方案的調(diào)制器的顯示器。
根據(jù)本發(fā)明的第四個(gè)方案，提供一種包括根據(jù)本發(fā)明第一個(gè)方案的發(fā)生器的發(fā)光顯示器。
該顯示器可以是無(wú)源或有源矩陣型的。
因此，本發(fā)明能夠提供一種可高速運(yùn)行和低功耗的時(shí)鐘脈沖發(fā)生器。這樣的發(fā)生器能夠提供沒有瞬時(shí)移動(dòng)電路節(jié)點(diǎn)的靜態(tài)運(yùn)行，和將低負(fù)載加在輸入時(shí)鐘信號(hào)上。該發(fā)生器可很容易地設(shè)置成以雙向模式運(yùn)行，并可由相對(duì)少量的晶體管組成。該發(fā)生器還可以低電壓輸入時(shí)鐘信號(hào)運(yùn)行，能夠提供例如從時(shí)鐘信號(hào)到輸出信號(hào)的電平移動(dòng)，時(shí)鐘信號(hào)具有2v或更小的值，輸出信號(hào)能夠在電源線路之間進(jìn)行切換，該電源線路通常能夠傳輸10v至20v的電壓。這種性能通過使用多晶硅薄膜晶體管技術(shù)而實(shí)現(xiàn)。
本發(fā)明通過參考附圖的舉例作更詳細(xì)地描述，其中圖1是一種公知類型移位寄存器的兩級(jí)電路圖；圖2是一種公知類型時(shí)鐘脈沖發(fā)生器的電路方框圖；圖3是一種構(gòu)成本發(fā)明實(shí)施例的靜態(tài)時(shí)鐘脈沖發(fā)生器的兩級(jí)的電路圖；圖4是級(jí)數(shù)為如圖3所示的時(shí)鐘脈沖發(fā)生器的框圖5是在如圖3和4所示的時(shí)鐘脈沖發(fā)生器中產(chǎn)生的波形的計(jì)時(shí)圖；圖6是組成本發(fā)明一個(gè)實(shí)施例的靜態(tài)時(shí)鐘脈沖發(fā)生器的兩級(jí)電路圖；圖7是級(jí)數(shù)為如圖6所示的時(shí)鐘脈沖發(fā)生器的框圖；圖8是在如圖6和7所示的時(shí)鐘脈沖發(fā)生器中產(chǎn)生的波形的計(jì)時(shí)圖；圖9是組成本發(fā)明一個(gè)實(shí)施例的靜態(tài)時(shí)鐘脈沖發(fā)生器的兩級(jí)電路圖；圖10是級(jí)數(shù)為如圖9所示的時(shí)鐘脈沖發(fā)生器的框圖；圖11是在如圖8和9所示的時(shí)鐘脈沖發(fā)生器中產(chǎn)生的波形的計(jì)時(shí)圖；圖12是組成本發(fā)明一個(gè)實(shí)施例的靜態(tài)時(shí)鐘脈沖發(fā)生器的兩級(jí)電路圖；圖13是級(jí)數(shù)為如圖12所示的時(shí)鐘脈沖發(fā)生器的框圖；圖14是在如圖12和13所示的時(shí)鐘脈沖發(fā)生器中產(chǎn)生的波形的計(jì)時(shí)圖；圖15是組成本發(fā)明一個(gè)實(shí)施例的靜態(tài)時(shí)鐘脈沖發(fā)生器的兩級(jí)電路圖；圖16是在如圖15所示的時(shí)鐘脈沖發(fā)生器中產(chǎn)生的波形的計(jì)時(shí)圖；圖17是組成本發(fā)明一個(gè)實(shí)施例的雙向靜態(tài)時(shí)鐘脈沖發(fā)生器的一級(jí)電路圖并說明其雙向的工作；圖18是組成本發(fā)明一個(gè)實(shí)施例的靜態(tài)時(shí)鐘脈沖發(fā)生器的一級(jí)電路圖；圖19是在如圖18所示的時(shí)鐘脈沖發(fā)生器的模擬試驗(yàn)中產(chǎn)生波形的波形圖；圖20是組成本發(fā)明一個(gè)實(shí)施例的靜態(tài)時(shí)鐘脈沖發(fā)生器的一級(jí)電路圖；圖21是組成本發(fā)明一個(gè)實(shí)施例的靜態(tài)時(shí)鐘脈沖發(fā)生器的一級(jí)電路圖；圖22是組成本發(fā)明一個(gè)實(shí)施例的雙向靜態(tài)時(shí)鐘脈沖發(fā)生器的一級(jí)電路圖；圖23是組成本發(fā)明一個(gè)實(shí)施例的包括液晶空間光線調(diào)制器的顯示器的大致框圖。
全部附圖中同樣的參考標(biāo)號(hào)表示相同的部件。
圖3表示靜態(tài)時(shí)鐘脈沖發(fā)生器的兩級(jí)1和2。級(jí)1包括一D型鎖存器3和一選通電路4。鎖存器3具有與下一級(jí)相連接的正相和反相的輸出端Q和！Q，輸出端Q構(gòu)成該級(jí)的輸出端和時(shí)鐘脈沖發(fā)生器的輸出端。該鎖存器具有一接收下一級(jí)復(fù)位信號(hào)的異步復(fù)位輸入端R。
選通電路4具有經(jīng)過時(shí)鐘線路與主時(shí)鐘輸入端相連接的互補(bǔ)時(shí)鐘輸入端CK和！CK，該時(shí)鐘線路為所有級(jí)共用。級(jí)1選通電路4的時(shí)鐘輸入端CK與時(shí)鐘線路CK相連接。反相時(shí)鐘輸入端！CK如圖所示通過圖3中的虛線路與相應(yīng)的時(shí)鐘線路相連接，因?yàn)檫@種連接在某些實(shí)施例中可以不需要。
選通電路4具有接收上一級(jí)選通信號(hào)的互補(bǔ)選通輸入端G和！G。在某些實(shí)施例中，只有正相或反相的選通信號(hào)可以逐級(jí)傳輸。選通輸入端G還與鎖存器3的時(shí)鐘輸入端CK相連接。選通電路4具有一輸出端O，它將復(fù)位信號(hào)提供給上一級(jí)，還與鎖存器3的數(shù)據(jù)輸入端D相連接。
級(jí)1用正相時(shí)鐘脈沖CK激活，而級(jí)2用反相時(shí)鐘脈沖！CK激活(為了方便，出現(xiàn)在各種線路路和節(jié)點(diǎn)上的信號(hào)用與該線路路和節(jié)點(diǎn)相同的參考標(biāo)號(hào)表示)。因此，選通電路4的輸入端！CK與反相時(shí)鐘線路相連接，而正相時(shí)鐘輸入CK根據(jù)具體實(shí)施例的需要可與相應(yīng)的正相時(shí)鐘線路相連接或不連接。
圖4表示包括N個(gè)級(jí)鏈連接的級(jí)1，2的部分靜態(tài)時(shí)鐘脈沖發(fā)生器。級(jí)1與級(jí)2交替更換。第一級(jí)1的互補(bǔ)選通輸入端G和！G設(shè)置成能夠接收互補(bǔ)起始脈沖SP和！SP，而時(shí)鐘輸入端接收兩相時(shí)鐘輸入端的互補(bǔ)時(shí)鐘信號(hào)CK和！CK。每個(gè)級(jí)1，2的復(fù)位輸入端R與下一級(jí)(除了最后一級(jí)或第N級(jí))的選通電路輸出端O相連接，其復(fù)位輸入端R與同級(jí)的輸出端Q相連接。
靜態(tài)時(shí)鐘脈沖發(fā)生器的工作過程用圖5的計(jì)時(shí)圖作說明，圖5表示在圖4發(fā)生器的第一個(gè)四級(jí)中產(chǎn)生的各種波形。起初，級(jí)1和2的所有鎖存器3都處于復(fù)位狀態(tài)以便所有輸出端Q都為低電平。所有級(jí)1和2的選通電路4停止工作，選通電路輸出端O都是低電平。
在時(shí)間tn前，一起始脈沖SP提供給第一級(jí)的選通電路輸入端。因此選通電路4就能被啟動(dòng)，選通電路4的輸出端O能夠跟隨時(shí)鐘信號(hào)CK的邏輯狀態(tài)，可能伴有實(shí)際邏輯電平的電平移動(dòng)。
在時(shí)間tn時(shí)，選通電路4的輸出端跟隨時(shí)鐘信號(hào)CK的上升沿升高。因此鎖存器3的正相輸出端Q也上升，并啟動(dòng)下一級(jí)2的選通電路4。
僅在時(shí)間tn后，起始脈沖SP開始下降以便第一級(jí)的選通電路停止工作。鎖存器的時(shí)鐘輸入CK也下降以便鎖存器保持其輸出端Q為高電平狀態(tài)，直至復(fù)位信號(hào)被接收到。
在時(shí)間tn＋1時(shí)，第二級(jí)2的選通電路4的輸出端O跟隨反相時(shí)鐘信號(hào)！CK的上升沿上升。第二級(jí)鎖存器3的輸出端Q也上升，啟動(dòng)第三級(jí)的選通電路4。同時(shí)，第二級(jí)的選通電路4的輸出端O提供一復(fù)位信號(hào)給第一級(jí)的鎖存器的復(fù)位輸入端R，因此，其輸出端Q下降。因此，依次相連級(jí)的輸出端Q的下降和上升沿就會(huì)同時(shí)發(fā)生或同步，如圖5所示。
在時(shí)間tn＋2時(shí)，第三級(jí)的選通電路4的輸出端O跟隨時(shí)鐘信號(hào)CK的上升沿上升。因此第三級(jí)的輸出端Q也上升，啟動(dòng)第四級(jí)的選通電路4。同時(shí)，第二級(jí)的鎖存器3被復(fù)位。然后工作過程如上所述繼續(xù)進(jìn)行，在每個(gè)鎖存器3用選通的時(shí)鐘脈沖輸入置位一次和用發(fā)生器下一級(jí)的反饋信號(hào)復(fù)位一次。
圖6中所示的級(jí)1和2不同于圖3中所示的級(jí)1和2，在于每個(gè)上一級(jí)的復(fù)位信號(hào)是由鎖存器3的輸出端Q而不是選通電路4的輸出端O提供的。圖7所示包括級(jí)1和2的發(fā)生器不同于圖4所示的發(fā)生器，僅僅在于復(fù)位信號(hào)的級(jí)輸出端的標(biāo)記不同。
圖8表示產(chǎn)生的波形圖。因?yàn)槊總€(gè)鎖存器3直到下一級(jí)的鎖存器3被置位后才被復(fù)位，所有級(jí)輸出端Q被保證按如圖8所示那樣重疊。因此這樣的結(jié)構(gòu)適用于要求提供連續(xù)重疊信號(hào)的時(shí)鐘脈沖發(fā)生器。
圖9所示的級(jí)1和2不同于圖3所示的級(jí)1和2，在于每級(jí)鎖存器的復(fù)位信號(hào)是從間隔一個(gè)的下一級(jí)中獲得的，即，對(duì)于每個(gè)第n級(jí)來(lái)說，復(fù)位信號(hào)是由第(n＋2)級(jí)反饋而來(lái)的。此外，每個(gè)級(jí)1，2設(shè)有一通過饋通線路與輸出端F相連接的輸入端F，它用于將復(fù)位信號(hào)從下一級(jí)傳輸給上一級(jí)。級(jí)的相互連接如圖10所示。第N級(jí)的輸出端Q與同級(jí)的反饋輸入端F和復(fù)位輸入端R相連接。
如圖11所示，連續(xù)的輸出端Q在時(shí)鐘信號(hào)CK，！CK的整個(gè)時(shí)鐘周期內(nèi)是激活的或是高電平，以便每隔一個(gè)輸出端Q的下降沿和上升沿是同時(shí)發(fā)生的。連續(xù)數(shù)對(duì)輸出端信號(hào)Q以大致半個(gè)時(shí)鐘周期重疊。
圖12所示的級(jí)1和2不同于圖9所示的級(jí)1和2，與圖6的結(jié)構(gòu)一樣，在于復(fù)位信號(hào)是從每級(jí)鎖存器的輸出端Q中獲得的。發(fā)生器的級(jí)之間的相互連接如圖13所示，與圖10中所示的不同，僅僅在于每級(jí)復(fù)位脈沖反饋輸出端的標(biāo)記不同。如圖14所示，因?yàn)槊總€(gè)鎖存器3直到間隔一個(gè)級(jí)的鎖存器3被置位后才被復(fù)位，所以每隔一級(jí)的輸出Q被保證重疊。
圖15所示的級(jí)1和2不同于圖3所示的級(jí)1和2，在于每級(jí)包括一延時(shí)元件或電路5，該延時(shí)元件或電路5連接在選通電路4的輸出端O和鎖存器3的數(shù)據(jù)輸入端D之間從選通電路4的輸出端O正相獲得的上一級(jí)的復(fù)位信號(hào)。這些級(jí)的相互連接如圖4所示。每個(gè)延遲電路5例如可包括數(shù)個(gè)級(jí)鏈連接的反相器。除非鎖存器3需要一反相信號(hào)，否則應(yīng)該設(shè)有偶數(shù)個(gè)級(jí)鏈連接的反相器。
如圖16所示，由每級(jí)延遲電路5提供的延時(shí)保證上一級(jí)的鎖存器3在當(dāng)前級(jí)的鎖存器3置位前被復(fù)位。這就依次地保證連續(xù)級(jí)的輸出Q不再重疊，正如一些時(shí)鐘脈沖發(fā)生器的應(yīng)用可能所需的那樣。
圖17表示一個(gè)設(shè)置成雙向工作即從左到右或從右到左順序產(chǎn)生脈沖的如圖6中所示類型的級(jí)1。圖17的上部表示從左到右的工作而下部表示從右到左的工作。反相時(shí)鐘激活的級(jí)2可以同樣的方式設(shè)置。
級(jí)1包括第一和第二電子轉(zhuǎn)換開關(guān)6和7。開關(guān)6和7通過合適的單相或互補(bǔ)控制信號(hào)(為了清晰起見未在圖17中顯示)控制。
如圖17的上部所示，該發(fā)生器的組成是從左到右的工作，開關(guān)6將選通電路的選通輸入端G和鎖存器3的時(shí)鐘輸入端CK與接收上一級(jí)輸出信號(hào)Q的端子GR相連接。開關(guān)7將鎖存器3的復(fù)位輸入端R與端子RG相連接，以接收下一級(jí)鎖存器的輸出Q作為復(fù)位信號(hào)。因此，該級(jí)就能如上所述進(jìn)行工作。
該發(fā)生器的組成是從右到左的工作時(shí)，開關(guān)6和7的連接如圖17的下部所示。選通電路4的選通輸入端G和鎖存器3的時(shí)鐘輸入端CK與端子RG相連接，并接收下一級(jí)鎖存器的輸出Q。鎖存器3的復(fù)位輸入端R與端子GR相連接，以接收上一級(jí)鎖存器3的輸出Q作為復(fù)位信號(hào)。因此該級(jí)輸出端Q的脈沖能夠連續(xù)地從右到左產(chǎn)生。對(duì)于這種模式的工作，第一級(jí)和第N級(jí)的終端連接可以互換以便第N級(jí)能夠接收起始脈沖和第一級(jí)能夠自身復(fù)位。
開關(guān)6和7可以兩個(gè)晶體管或單個(gè)晶體管類型的傳輸門來(lái)具體化。下面將描述一種具有互補(bǔ)控制輸入的一個(gè)兩個(gè)晶體管的結(jié)構(gòu)。
圖18詳細(xì)地表示了由CMOS場(chǎng)效應(yīng)管，例如是一種多晶硅薄膜晶體管形式所具體化的級(jí)1的實(shí)例。另一個(gè)級(jí)2也可以同樣的方式被具體化，除了與互補(bǔ)時(shí)鐘線路CK和！CK連接的互換。這種結(jié)構(gòu)能夠用輸入時(shí)鐘電壓進(jìn)行工作，該輸入時(shí)鐘電壓大致低于電源電壓，因?yàn)檫x通電路4對(duì)較高的輸入時(shí)鐘信號(hào)電平提供一種電平移動(dòng)功能。在此結(jié)構(gòu)中，選通電路輸出端！Q和鎖存器復(fù)位輸入端！R是“激活低電平”。
選通電路4包括N型的晶體管M1，M3和M7，P型晶體管M2和M4。晶體管M1和M3的源極分別地與反相和正相時(shí)鐘輸入端！CK和CK相連接。晶體管M1的漏極提供給選通電路4的輸出端！Q，并與晶體管M2的漏極相連接，晶體管M2的源極與第一電源線路Vdd相連接，其柵極與反相的選通輸入端！G相連接。晶體管M3的柵極和漏極互相連接，還連接于晶體管M4和M7的漏極上。晶體管M4的源極和柵極分別地與第一電源線路Vdd和反相選通輸入端！G相連接。晶體管M7的源極和柵極分別地與第二電源線路Vss和反相輸入端！G相連接。
D型鎖存器3包括一N型晶體管M5，P型晶體管M6和M13，一用來(lái)串聯(lián)的單個(gè)柵極晶體管M8，M10和M12的三柵N型晶體管和一用來(lái)串聯(lián)兩個(gè)單個(gè)柵極晶體管M9和M11的雙柵P型晶體管。晶體管M5和M6形成一反相器，該反相器的輸入端與選通電路4的輸出端！O相連接，其輸出端組成級(jí)1的正相輸出端Q。晶體管M8—M12形成一選通反饋反相器，其輸入端和輸出端分別地與反相器M5，M6的輸出端和輸入端相連接。
晶體管M11的柵極與正相選通輸入端G相連接，而晶體管M10的柵極與反相的輸入端！G相連接。因此，選通信號(hào)為激活時(shí)，選通的反相器就停止工作，而在選通輸入端為不激活時(shí)，選通的反相器就能夠啟動(dòng)工作，并鎖定鎖存器的輸出。
晶體管M13包括一”高”導(dǎo)通(pull-up)管，其源極和漏極分別地與第一電源線路Vdd和選通電路4的輸出端！O相連接。晶體管M13和M12的柵極與鎖存器3的激活低復(fù)位輸入端！R相連接。
圖18所示的級(jí)1的工作過程如下所述。選通輸入端不激活以便互補(bǔ)選通信號(hào)G和！G分別是低電平和高電平時(shí)，晶體管M2和M4就被截止，”低”導(dǎo)通(pull-down)晶體管M7保證晶體管M1和M3截止。因此選通電路4的輸出端！O呈高阻狀態(tài)，不受時(shí)鐘信號(hào)CK和！CK的影響。因此輸出端！O通過選通的反相器的輸出保持在邏輯高電平，它能夠鎖定鎖存器3的狀態(tài)。
選通信號(hào)激活以便信號(hào)G和！G分別是高電平和低電平時(shí)，二極連接的晶體管M3用作偏置電壓源，其負(fù)載由晶體管M4提供。該偏置電壓提供給晶體管M1的柵極，它起一個(gè)公共選通放大器的作用，由晶體管M2提供一負(fù)載，在選通電路輸出端！O提供一時(shí)鐘信號(hào)！CK型的電平移動(dòng)型式。時(shí)鐘信號(hào)CK是低電平，反相時(shí)鐘信號(hào)！CK是高電平時(shí)，晶體管M1的柵極一源極電壓就比較低，晶體管M2保持輸出端！O接近于電源線路Vdd上的正電壓。相反，時(shí)鐘信號(hào)CK和！CK分別是高電平和低電平時(shí)，由晶體管M3和M4產(chǎn)生并提供給晶體管M1柵極的偏置電壓就比較高。晶體管M1的柵極一源極電壓就充分地升高以容許晶體管M1使輸出端！O接近于電源線路Vss上的地電位。為此，晶體管M1的驅(qū)動(dòng)能力基本上要大于晶體管M2的驅(qū)動(dòng)能力。
具有異步復(fù)位的D型鎖存器3與圖1所示常用的計(jì)時(shí)D型鎖存器相似，但它具有組成部分選通電路4的第一級(jí)計(jì)時(shí)反相器以便選通電路的輸出端！O與鎖存器3的互補(bǔ)輸出端！Q有相同的節(jié)點(diǎn)。晶體管M3通過使節(jié)點(diǎn)！Q上升為高電平以提供異步復(fù)位，這樣輸出端Q就變?yōu)榈碗娖?，晶體管M2防止發(fā)生復(fù)位時(shí)產(chǎn)生的任何晶體管沖突。
如上所述，選通輸入端G是低電平時(shí)，鎖存器3的鎖定機(jī)構(gòu)被激活以便輸出端Q和！Q在其當(dāng)前的邏輯值下保持鎖定。因此，由于選通電路4沒有激活，鎖存器就確定了選通電路輸出端！O上的電壓。然而，”高”導(dǎo)通管M13仍能夠復(fù)位鎖存器。
相反，選通輸入端G是高電平時(shí)，鎖存器3的鎖定機(jī)構(gòu)就停止工作，選通電路4就被激活。因此，選通電路4就確定了輸出端！O的邏輯狀態(tài)，并因此確定了鎖存器3輸出端Q的邏輯級(jí)。
圖19所示的電壓波形來(lái)自于包括圖18所示類型級(jí)的、具有15v電源電壓的時(shí)鐘脈沖發(fā)生器的瞬時(shí)分析模擬圖。晶體管以典型低溫多晶硅薄膜晶體管的特性，即矩形設(shè)備具有2v的閥電壓和1.25μA/V2的互導(dǎo)被模擬。時(shí)鐘輸入是2v電壓值和5MHz的互補(bǔ)信號(hào)。
圖19下部的波形圖表示時(shí)鐘和起始脈沖，而上部波形圖表示時(shí)鐘脈沖發(fā)生器連續(xù)級(jí)的輸出信號(hào)。因此，在起始脈沖之后，時(shí)鐘脈沖發(fā)生器產(chǎn)生令人滿意的輸出脈沖，其幅值大致與電源電壓相等。這可利用從2v時(shí)鐘脈沖到15v輸出脈沖的電平移動(dòng)來(lái)實(shí)現(xiàn)。
圖20表示一不同于圖18所示的時(shí)鐘脈沖發(fā)生器級(jí)1，它的不同在于反饋反相器是非選通型，即“晶體管”M10，M11和M12被省略了。為了使這種結(jié)構(gòu)得以正確地工作，晶體管M8和M9與晶體管M1和M13相比必須具有較低的驅(qū)動(dòng)能力。然而，這就提供了比較簡(jiǎn)單的電路結(jié)構(gòu)，正相選通電路G就能被省略。同樣地，如果不需要提供級(jí)輸出，正相輸出端Q也可以省略。
圖21表示省略了圖20的級(jí)的晶體管M2的比較簡(jiǎn)單的電路結(jié)構(gòu)。在正常工作過程中，選通電路4的輸出端！O通過晶體管M9保持高電平。然而，選通電路4被激活時(shí)，晶體管M9用作晶體管M1的負(fù)載并保持輸出端！O的高電平，直至正相時(shí)鐘脈沖CK的上升沿。然后晶體管M1使輸出端！O降為低電平，晶體管M13使輸出端！O大致滯后半個(gè)時(shí)鐘周期后上升。
圖22表示具有開關(guān)結(jié)構(gòu)的圖18所示級(jí)的雙向?qū)嵤├?，該開關(guān)結(jié)構(gòu)由包括晶體管M14—M22的傳輸門電路設(shè)置而成。傳輸門電路的控制輸入端與互補(bǔ)左/右控制線路LR和！LR相連接，這樣，在需要進(jìn)行左到右的工作時(shí)，控制信號(hào)LR和！LR就會(huì)分別為高電平和低電平，而在需要進(jìn)行右到左的工作時(shí)，控制信號(hào)LR和！LR就會(huì)分別為低電平和高電平。為了避免對(duì)雙向操作分別轉(zhuǎn)換正相選通信號(hào)G，反相器11從被反相的選通信號(hào)！G產(chǎn)生正相選通信號(hào)G。
圖23表示包括一N行×M列象素顯示矩陣40的顯示器，例如是一種包括液晶顯示器的空間光線調(diào)制器形式。該顯示器還包括一具有時(shí)鐘脈沖發(fā)生電路42和一組數(shù)據(jù)線路驅(qū)動(dòng)器43的地址信號(hào)發(fā)生器41。該時(shí)鐘脈沖發(fā)生電路42包括圖3至22所示和前面所述的任一類型的發(fā)生器。一掃描信號(hào)發(fā)生器44將掃描信號(hào)提供給象素的行，它包括一時(shí)鐘脈沖發(fā)生電路45和一組線路驅(qū)動(dòng)器46。該時(shí)鐘脈沖發(fā)生電路45包括圖3至22所示和前面所述的任一類型的發(fā)生器。該時(shí)鐘脈沖發(fā)生電路以電路42的象素?cái)?shù)據(jù)率和電路45的線路數(shù)據(jù)率來(lái)產(chǎn)生時(shí)鐘脈沖。
權(quán)利要求
1.一種包括一主時(shí)鐘輸入端和N個(gè)級(jí)的靜態(tài)時(shí)鐘脈沖發(fā)生器，每個(gè)第i級(jí)包括一D型電路，它具有一用于接收第(i＋a)級(jí)復(fù)位信號(hào)的復(fù)位輸入端，這里a大于或等于1，和一數(shù)據(jù)輸入端；一選通電路，它具有一響應(yīng)于第(i－1)級(jí)的D型電路輸出信號(hào)和主時(shí)鐘輸入端的時(shí)鐘脈沖而將一脈沖提供給數(shù)據(jù)輸入端的輸出端，這里1＜i≤(N－a)。
2.如權(quán)利要求1所述的發(fā)生器，其特征在于每個(gè)D型電路可以是一D型鎖存器。
3.如權(quán)利要求1所述的發(fā)生器，其特征在于至少每個(gè)其中的一級(jí)可具有一能夠提供D型電路輸出信號(hào)和組成發(fā)生器輸出端的輸出端。
4.如權(quán)利要求1所述的發(fā)生器，其特征在于每個(gè)第i級(jí)的D型電路的復(fù)位輸入端可設(shè)置成能夠接收第(i＋a)級(jí)選通電路輸出端的復(fù)位信號(hào)。
5.如權(quán)利要求1所述的發(fā)生器，其特征在于每個(gè)第i級(jí)的D型電路的復(fù)位輸入端可設(shè)置成能夠接收作為復(fù)位信號(hào)的第(i＋a)級(jí)的D型電路的輸出端信號(hào)。
6.如權(quán)利要求1所述的發(fā)生器，其特征在于每級(jí)可包括一位于每級(jí)選通電路輸出端和D型電路數(shù)據(jù)輸入端之間的延遲電路。
7.如權(quán)利要求6所述的發(fā)生器，其特征在于每個(gè)延遲電路可包括數(shù)個(gè)級(jí)鏈連接的反相器。
8.如權(quán)利要求1所述的發(fā)生器，其特征在于每級(jí)可包括一開關(guān)裝置，它用于有選擇地連接D型電路復(fù)位輸入端以接收第(i－a)級(jí)的復(fù)位信號(hào)，和使選通電路響應(yīng)于第(i＋1)級(jí)的D型電路輸出信號(hào)和主時(shí)鐘輸入端的時(shí)鐘脈沖以將脈沖提供給數(shù)據(jù)輸入端，其中，(1＋a)≤i＜N。
9.如權(quán)利要求8所述的發(fā)生器，其特征在于每個(gè)開關(guān)裝置可包括數(shù)個(gè)傳輸門電路。
10.如權(quán)利要求1所述的發(fā)生器，其特征在于每個(gè)第i級(jí)的D型電路可包括一時(shí)鐘輸入端，它用于接收第(i－1)級(jí)的D型電路的輸出信號(hào)。
11.如權(quán)利要求8所述的發(fā)生器，其特征在于該開關(guān)裝置可設(shè)置成有選擇地連接每個(gè)第i級(jí)的D型電路時(shí)鐘輸入端以接收第(i＋1)級(jí)的D型電路的輸出信號(hào)。
12.如權(quán)利要求1所述的發(fā)生器，其特征在于第一級(jí)可包括一D型電路，它具有一復(fù)位輸入端，用于接收第(1＋a)級(jí)的復(fù)位信號(hào)，和一數(shù)據(jù)輸入端；一選通電路，它用于響應(yīng)于起始脈沖和主時(shí)鐘輸入端的時(shí)鐘脈沖以將一脈沖提供給D型電路數(shù)據(jù)輸入端。
13.如權(quán)利要求8所述的發(fā)生器，其特征在于該開關(guān)裝置可設(shè)置成有選擇地將第一級(jí)的復(fù)位信號(hào)與第一級(jí)的D型電路的復(fù)位輸入端相連接。
14.如權(quán)利要求1所述的發(fā)生器，其特征在于第N級(jí)包括一D型電路，它具有一數(shù)據(jù)輸入端，一輸出端和一用于接收D型電路輸出復(fù)位信號(hào)的復(fù)位輸入端；一選通電路，它具有一響應(yīng)于第(N－1)級(jí)的D型電路輸出信號(hào)和主時(shí)鐘輸入的時(shí)鐘脈沖以將一脈沖提供給數(shù)據(jù)輸入端的輸出端。
15.如權(quán)利要求1所述的發(fā)生器，其特征在于主時(shí)鐘輸入端可包括一互補(bǔ)時(shí)鐘輸入端，依次相連的數(shù)對(duì)級(jí)的選通電路可設(shè)置成響應(yīng)于互補(bǔ)輸入端的互補(bǔ)時(shí)鐘脈沖。
16.如權(quán)利要求1所述的發(fā)生器，其特征在于每個(gè)選通電路可包括一第一晶體管，其公共電極與主時(shí)鐘輸入端相連接，其輸出電極形成D型電路的一個(gè)啟動(dòng)數(shù)據(jù)輸入端，其控制電極對(duì)應(yīng)于上一級(jí)的D型電路的輸出信號(hào)。
17.如權(quán)利要求16所述的發(fā)生器，其特征在于每個(gè)選通電路可包括一第二晶體管，其公共電極與一第一電源線路相連接，其輸出電極與第一晶體管的輸出電極相連接。
18.如權(quán)利要求17所述的發(fā)生器，其特征在于第二晶體管的控制電極可設(shè)置成接收上一級(jí)的D型電路輸出信號(hào)。
19.如權(quán)利要求16所述的發(fā)生器，其特征在于第一晶體管的控制電極可與一偏置電壓源相連接，該偏置電壓源可設(shè)置成由上一級(jí)的D型電路輸出信號(hào)控制。
20.如權(quán)利要求19所述的發(fā)生器，其特征在于該偏置電壓源可包括一第三晶體管，其公共電極與一反相的主時(shí)鐘輸入端相連接，其控制和輸出電極與第一晶體管的控制電極相連接。
21.如權(quán)利要求20所述的發(fā)生器，其特征在于第一晶體管的控制電極可與一第四晶體管的輸出電極相連接，該第四晶體管的公共電極與第一電源線路相連接。
22.如權(quán)利要求21所述的發(fā)生器，其特征在于第四晶體管的控制電極可設(shè)置成接收上一級(jí)D型電路的輸出信號(hào)。
23.如權(quán)利要求16所述的發(fā)生器，其特征在于第一晶體管的控制電極可與第五晶體管的輸出電極相連接，第五晶體管的公共電極與一第二電源線路相連接，其控制電極設(shè)置成能夠接收上一級(jí)D型電路的輸出信號(hào)。
24.如權(quán)利要求2所述的發(fā)生器，其特征在于每個(gè)D型鎖存器可包括一第一反相器和一第二反饋反相器。
25.如權(quán)利要求24所述的發(fā)生器，其特征在于第二反相器可以是一選通反相器，它具有一設(shè)置成用上一級(jí)D型鎖存器輸出信號(hào)控制的門輸入端。
26.如權(quán)利要求24所述的發(fā)生器，其特征在于第一反相器可與一控制端包括復(fù)位輸入端的”高”導(dǎo)通或”低”導(dǎo)通管相連接。
27.如權(quán)利要求1所述的發(fā)生器，其特征在于該發(fā)生器可形成一CMOS集成電路。
28.如權(quán)利要求1所述的發(fā)生器，其特征在于該發(fā)生器可由多晶硅薄膜晶體管制成。
29.一種空間光線調(diào)制器，它包括如權(quán)利要求1所述的發(fā)生器。
30.如權(quán)利要求29所述的調(diào)制器，其特征在于它可包括一液晶設(shè)備。
31.如權(quán)利要求30所述的調(diào)制器，其特征在于該液晶設(shè)備可以是無(wú)源矩陣型的。
32.如權(quán)利要求30所述的調(diào)制器，其特征在于該液晶設(shè)備可以是有源矩陣型的。
33.如權(quán)利要求32所述的調(diào)制器，其特征在于該發(fā)生器和有源矩陣可由相同類型的薄膜晶體管制成。
34.一種顯示器，它包括如權(quán)利要求29所述的調(diào)制器。
35.一種發(fā)光顯示器，它包括如權(quán)利要求1所述的發(fā)生器。
36.如權(quán)利要求35所述的無(wú)源矩陣型的顯示器。
37.如權(quán)利要求35所述的有源矩陣型的顯示器。
全文摘要
一種靜態(tài)時(shí)鐘脈沖發(fā)生器,它包括數(shù)個(gè)級(jí)1和2,每個(gè)級(jí)包括一D型觸發(fā)器3和一選通電路4。該觸發(fā)器3提供該級(jí)的輸出信號(hào)Q,該輸出信號(hào)還用作下一級(jí)的選通電路4的選通信號(hào)。選通電路4的選通輸入端G為激活并且一時(shí)鐘脈沖出現(xiàn)在時(shí)鐘輸入端CK或!CK上時(shí),選通電路4就將一信號(hào)提供給觸發(fā)器3的數(shù)據(jù)輸入端D。一異步復(fù)位信號(hào)R從下一級(jí)提供給觸發(fā)器3。
文檔編號(hào)G02F1/133GK1332520SQ0111789
公開日2002年1月23日 申請(qǐng)日期2001年4月4日 優(yōu)先權(quán)日2000年4月4日
發(fā)明者格雷厄姆, 安德魯, 凱恩, 邁克爾, 詹姆士, 布朗勒伍 申請(qǐng)人:夏普株式會(huì)社