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      避免定位誤差的雙鑲嵌結(jié)構(gòu)制作方法

      文檔序號:2810619閱讀:120來源:國知局
      專利名稱:避免定位誤差的雙鑲嵌結(jié)構(gòu)制作方法
      技術(shù)領(lǐng)域
      本發(fā)明涉及一種雙鑲嵌結(jié)構(gòu)的制作方法,特別是涉及一種避免定位誤差(misalign)的雙鑲嵌結(jié)構(gòu)制作方法。
      背景技術(shù)
      雙鑲嵌制作工藝是一種能同時在介電層中形成一金屬導線以及一金屬插塞(plug)的上下堆疊結(jié)構(gòu)的方法,雙鑲嵌結(jié)構(gòu)主要包括有一上層溝槽(trench)以及一下層接觸洞(via hole),用來連接半導體芯片中各層間的不同元件與導線,并利用其周圍的內(nèi)層介電材料(inter-ayer dielectrics)與其他元件相隔離。隨著集成電路的發(fā)展日趨精密與復雜,如何維持雙鑲嵌結(jié)構(gòu)的良率是半導體制作工藝的重要課題之一。
      請參考圖1至圖3,圖1至圖3為現(xiàn)有的在半導體芯片上制作雙鑲嵌結(jié)構(gòu)的方法示意圖。如圖1所示,一半導體芯片10包括有一基底11及一導電層12形成于基底11之內(nèi)。接著,在基底11及導電層12的表面依序沉積一保護層13、一第一介電層14、一蝕刻終止層15、一第二介電層16及一第一光致抗蝕劑層17。并進行一第一黃光制作工藝,以于第一光致抗蝕劑層17內(nèi)形成多個第一開口17a。
      接著如圖2所示,進行一第一蝕刻制作工藝,以去除未被第一光致抗蝕劑層17所覆蓋的第二介電層16,以于第二層介電層16內(nèi)形成多個溝槽。然后在第二介電層16上涂覆一第二光致抗蝕劑層18并且填滿多個溝槽,并緊接著進行一第二黃光制作工藝,在第二光致抗蝕劑層18內(nèi)形成多個第二開口18a。在理想情況下,第二開口18a會完全的落在第一介電層16內(nèi)的溝槽內(nèi)。然而由于制作工藝技術(shù)的限制或是其他因素,而造成限定第二開口18a時產(chǎn)生定位誤差,使得一部分的第二開口18a會落在第一介電層16內(nèi)的溝槽之外。
      如圖3所示,沿著第二開口18a依序去除蝕刻終止層15、第一介電層14及保護層13,然后去除第二光致抗蝕劑層18,形成一雙鑲嵌結(jié)構(gòu)。最后在制作完成的雙鑲嵌結(jié)構(gòu)內(nèi)填入金屬,并通過化學機械研磨(chemicalmechanical polishing)制作工藝進行一平坦化程序,以完成金屬導線19及金屬插塞19a的制作。
      如前所述,于第二光致抗蝕劑層18內(nèi)制作第二開口18a時,由于制作工藝因素,例如光罩缺陷或光致抗蝕劑厚度不均,而造成限定第二開口18a時產(chǎn)生定位誤差,使得一部分的第二開口18a會落在第一介電層16內(nèi)的溝槽之外。這種情況會縮小金屬插塞19與導電層12的接觸面積,進而提高金屬插塞19的電阻。

      發(fā)明內(nèi)容
      本發(fā)明的目的在于提供一種避免定位誤差的雙鑲嵌結(jié)構(gòu)的制作方法,以解決前述問題。
      本發(fā)明的目的是這樣實現(xiàn)的,即提供一種于一半導體芯片表面制作一雙鑲嵌結(jié)構(gòu)的方法,該半導體芯片包括有一基底,一導電層設(shè)于該基底表層內(nèi),一保護層覆蓋于該基底以及該導電層之上,一介電層設(shè)于該保護層之上,以及一溝槽(trench)形成于該介電層的表層內(nèi),該方法包括有下列步驟在該介電層表面形成一光致抗蝕劑層,且該光致抗蝕劑層填滿該溝槽;在該光致抗蝕劑層內(nèi)形成一與該溝槽開口約略對應位置,且露出該介電層的限定開口;在該光致抗蝕劑層表面形成一套蓋層,且該套蓋層使該限定開口的口徑縮小,并位于該溝槽的開口口徑范圍內(nèi);以該套蓋層為遮罩,對該介電層與該保護層進行蝕刻,直到露出該導電層;去除該套蓋層與該光致抗蝕劑層,而形成一雙嵌結(jié)構(gòu)接觸孔;以及在該雙嵌結(jié)構(gòu)接觸孔中填入金屬材,而形成一雙鑲嵌結(jié)構(gòu)。
      本發(fā)明還提供一種于一半導體芯片表面制作一雙鑲嵌結(jié)構(gòu)的方法,該方法包括有下列步驟提供一基底,且該基底的表面上依序設(shè)有一導電層、一保護層以及一介電層;形成一第一光致抗蝕劑層于該介電層表面;進行一第一光刻制作工藝,在該第一光致抗蝕劑層中形成一第一開口,以限定出一溝槽的位置;進行一第一蝕刻制作工藝,經(jīng)由該第一開口去除一預定深度的該介電層,以于該介電層中形成該溝槽,隨后去除該第一光致抗蝕劑層;涂覆一第二光致抗蝕劑層于該介電層表面,并填滿該溝槽;進行一第二光刻制作工藝,在該第二光致抗蝕劑層中形成一與該溝槽的開口約略對應位置,且露出該介電層的一第二開口;進行一低溫化學氣相沉積制作工藝,在該第二光致抗蝕劑層上與該第二開口內(nèi)壁上沉積一套蓋層,且該套蓋層使該第二開口的口徑縮小,并位于該溝槽的開口口徑范圍內(nèi);進行一第二蝕刻制作工藝,經(jīng)由該第二開口依序蝕刻該介電層與該保護層,直至該導電層表面;去除該套蓋層與該第二光致抗蝕劑層,而形成一雙嵌結(jié)構(gòu)接觸孔;以及在該雙嵌結(jié)構(gòu)接觸孔內(nèi)填入一金屬層,而形成一雙鑲嵌結(jié)構(gòu)。
      在本發(fā)明的較佳實施例中,一半導體芯片包括有一基底,一導電層設(shè)于該基底表層內(nèi),一保護層覆蓋于該基底以及該導電層上,一介電層設(shè)于該保護層上,以及一溝槽(trench)形成于該介電層的表層內(nèi)。首先,在該介電層表面形成一光致抗蝕劑層,且該光致抗蝕劑層填滿該溝槽。接著,在該光致抗蝕劑層內(nèi)形成一與該溝槽開口約略對應位置,且露出該介電層的限定開口。然后,在該光致抗蝕劑層表面形成一套蓋層,且該套蓋層使該限定開口的口徑縮小,并位于該溝槽的開口口徑范圍內(nèi)。之后,以該套蓋層為遮罩,對該介電層與該保護層進行蝕刻,直到露出該導電層。隨后,去除該套蓋層與該光致抗蝕劑層,而形成一雙嵌結(jié)構(gòu)接觸孔。最后,在該雙嵌結(jié)構(gòu)接觸孔中填入金屬材,而形成一雙鑲嵌結(jié)構(gòu)。
      由于本發(fā)明在形成接觸洞前,先在該光致抗蝕劑層上以及該開口內(nèi)壁上沉積一低溫CVD薄膜層,以縮小該開口的開口口徑,從而達到避免限定接觸洞時發(fā)生定位誤差的功效。


      圖1至圖3為現(xiàn)有的在半導體芯片上制作雙鑲嵌結(jié)構(gòu)的方法示意圖;圖4至圖9為本發(fā)明在半導體芯片上制作雙鑲嵌結(jié)構(gòu)的方法示意圖。
      具體實施例方式
      請參閱圖4至圖9,圖4至圖9為本發(fā)明在半導體芯片上制作雙鑲嵌結(jié)構(gòu)的方法示意圖。如圖4所示,一半導體芯片20包括有一導電層基底22、一保護層24形成于導電層基底22上、以及一介電層26形成在保護層24上。首先,在介電層26的表面上涂覆一層光致抗蝕劑層28,并且經(jīng)由一包括曝光、顯影及清洗等程序的光刻制作工藝,在光致抗蝕劑層28內(nèi)形成開口28a,以限定出雙鑲嵌結(jié)構(gòu)內(nèi)的溝槽位置。在本發(fā)明的較佳實施例中,導電層基底22由銅金屬所構(gòu)成,介電層26可由氧化硅、氟硅玻璃(FSG)或介電常數(shù)低于3的介電材料(如SiLKTM)所構(gòu)成,保護層24是由氮化硅構(gòu)成。
      如圖5所示,接著利用光致抗蝕劑層28作為蝕刻遮罩,進行一蝕刻制作工藝,沿光致抗蝕劑層28內(nèi)的開口28a蝕刻介電層26,以于介電層26內(nèi)形成溝槽30,隨后去除光致抗蝕劑層28。然后,如圖6所示,在介電層26的表面上涂覆一層光致抗蝕劑層32,且光致抗蝕劑層32是將溝槽30填滿,隨后進行一包括曝光、顯影及清洗等程序的黃光制作工藝,以在光致抗蝕劑層32內(nèi)形成開口32a,而開口32a是用來限定出雙鑲嵌結(jié)構(gòu)中的接觸洞位置,且此時開口32a的開口口徑將比制作工藝所需的大小稍微大一些。
      緊接著,如圖7所示,進行一低溫化學氣相沉積制作工藝,以沉積一套蓋層34在光致抗蝕劑層32與開口32a的內(nèi)壁,用來將開口32a的開口口徑縮小至制作工藝所需的開口口徑大小。在本發(fā)明的較佳實施例中,套蓋層34為一包括碳與氟的高分子薄膜。
      接著如圖8所示,利用套蓋層34作為蝕刻遮罩,進行一蝕刻制作工藝,沿著開口32a依序去除介電層26及保護層24,于是接觸洞36便可形成于介電層26及保護層24內(nèi)。接著,將套蓋層34與光致抗蝕劑層32去除,一雙鑲嵌結(jié)構(gòu)于是完成。最后,如圖9所示,在雙鑲嵌結(jié)構(gòu)內(nèi)填入一金屬層38,并通過一化學機械研磨制作工藝進行一全面性平坦化程序,以完全去除位于介電層26表面上的金屬層38,使雙鑲嵌結(jié)構(gòu)內(nèi)的金屬層38上端約略與介電層26表面切齊。
      其中,前述的低溫化學氣相沉積制作工藝為一DiRECT(DielectricReso1ution Enhancement Coating Technique)低溫化學氣相沉積方法。并且此低溫化學氣相沉積制作工藝是在一高密度等離子體蝕刻機臺中進行,其制作工藝參數(shù)包括氣體的碳氟比(C/F)大于或等于0.25、制作工藝溫度低于100℃、壓力范圍為1至100毫托耳(m torr)、源功率(source power)范圍為500至2000瓦、以及偏壓功率(bias power)范圍為0至1200瓦。而此低溫化學氣相沉積制作工藝可選用的氣體包括C4F8、CF2H2、C3F8、C4F6或C5F8。此外,其所使用的氣體另包括有氧化碳(CO)及氬氣(argon,Ar)。
      與現(xiàn)有技術(shù)相比,本發(fā)明利用一光刻制作工藝形成開口口徑略大于制作工藝需要的開口32a,來限定雙鑲嵌結(jié)構(gòu)內(nèi)的接觸洞的位置,并且利用一低溫化學氣相沉積制作工藝,以沉積一套蓋層34在光致抗蝕劑層32上與開口32a的內(nèi)壁上,以將開口32a的開口口徑縮小至制作工藝需要的大小。即,通過套蓋層34來微調(diào)開口32a的位置,使開口32a可完全地落在介電層26內(nèi)的溝槽30內(nèi),因此可避免限定接觸洞時發(fā)生定位誤差,以及可增加光刻制作工藝在限定接觸洞時的對準余裕(alignment margin)。再者,光刻制作工藝可以較大的曝光能量來限定接觸洞,以減少產(chǎn)生浮渣(scumming),且不會有定位誤差的情形發(fā)生。此外,由于低溫化學氣相沉積制作工藝的溫度低于100℃,因此可于限定后(patterned)的光致抗蝕劑層32上沉積薄膜,以在半導體芯片上制作更小的圖案(pattern),同時卻不會破壞光致抗蝕劑。
      以上所述僅為本發(fā)明的較佳實施例,凡按本發(fā)明權(quán)利要求所做的均等變化與修飾,都應屬本發(fā)明專利的涵蓋范圍。
      權(quán)利要求
      1.一種于一半導體芯片表面制作一雙鑲嵌結(jié)構(gòu)的方法,該半導體芯片包括有一基底,一導電層設(shè)于該基底表層內(nèi),一保護層覆蓋于該基底以及該導電層之上,一介電層設(shè)于該保護層之上,以及一溝槽(trench)形成于該介電層的表層內(nèi),該方法包括有下列步驟在該介電層表面形成一光致抗蝕劑層,且該光致抗蝕劑層填滿該溝槽;在該光致抗蝕劑層內(nèi)形成一與該溝槽開口約略對應位置,且露出該介電層的限定開口;在該光致抗蝕劑層表面形成一套蓋層,且該套蓋層使該限定開口的口徑縮小,并位于該溝槽的開口口徑范圍內(nèi);以該套蓋層為遮罩,對該介電層與該保護層進行蝕刻,直到露出該導電層;去除該套蓋層與該光致抗蝕劑層,而形成一雙嵌結(jié)構(gòu)接觸孔;以及在該雙嵌結(jié)構(gòu)接觸孔中填入金屬材,而形成一雙鑲嵌結(jié)構(gòu)。
      2.如權(quán)利要求1所述的方法,其中形成該溝槽的方法包括有下列步驟該形成一光致抗蝕劑層于該介電層表面;進行一光刻制作工藝,在該光致抗蝕劑層中形成一開口,以限定出該溝槽的位置;進行一蝕刻制作工藝,經(jīng)由該開口去除一預定深度的該介電層,以在該介電層中形成該溝槽;以及去除該光致抗蝕劑層。
      3.如權(quán)利要求1所述的方法,其中該保護層由氮化硅所構(gòu)成。
      4.如權(quán)利要求1所述的方法,其中該介電層是由氧化硅所構(gòu)成。
      5.如權(quán)利要求1所述的方法,其中該介電層是由氟硅玻璃(FSG)所構(gòu)成。
      6.如權(quán)利要求1所述的方法,其中該介電層是由介電常數(shù)低于3的介電材料所構(gòu)成。
      7.如權(quán)利要求1所述的方法,該套蓋層利用一低溫化學氣相沉積制作工藝所形成,該低溫化學氣相沉積制作工藝在一高密度等離子體蝕刻機臺中進行,其中制作工藝參數(shù)包括(1)氣體的碳氟比(C/F)大于或等于0.25;(2)制作工藝溫度低于100℃;(3)壓力范圍為1至100毫托耳(m torr);(4)源功率(source power)范圍為500至2000瓦;以及(5)偏壓功率(bias power)范圍為0至1200瓦。
      8.如權(quán)利要求7所述的方法,該低溫化學氣相沉積制作工藝可選用的制作工藝氣體包括C4F8、CF2H2、C3F8、C4F6或C5F8。
      9.如權(quán)利要求8所述的方法,該低溫化學氣相沉積制作工藝所使用的制作工藝氣體另包括有氧化碳(CO)及氬氣(argon,Ar)。
      10.一種于一半導體芯片表面制作一雙鑲嵌結(jié)構(gòu)的方法,該方法包括有下列步驟提供一基底,且該基底的表面上依序設(shè)有一導電層、一保護層以及一介電層;形成一第一光致抗蝕劑層于該介電層表面;進行一第一光刻制作工藝,在該第一光致抗蝕劑層中形成一第一開口,以限定出一溝槽的位置;進行一第一蝕刻制作工藝,經(jīng)由該第一開口去除一預定深度的該介電層,以于該介電層中形成該溝槽,隨后去除該第一光致抗蝕劑層;涂覆一第二光致抗蝕劑層于該介電層表面,并填滿該溝槽;進行一第二光刻制作工藝,在該第二光致抗蝕劑層中形成一與該溝槽的開口約略對應位置,且露出該介電層的一第二開口;進行一低溫化學氣相沉積制作工藝,在該第二光致抗蝕劑層上與該第二開口內(nèi)壁上沉積一套蓋層,且該套蓋層使該第二開口的口徑縮小,并位于該溝槽的開口口徑范圍內(nèi);進行一第二蝕刻制作工藝,經(jīng)由該第二開口依序蝕刻該介電層與該保護層,直至該導電層表面;去除該套蓋層與該第二光致抗蝕劑層,而形成一雙嵌結(jié)構(gòu)接觸孔;以及在該雙嵌結(jié)構(gòu)接觸孔內(nèi)填入一金屬層,而形成一雙鑲嵌結(jié)構(gòu)。
      11.如權(quán)利要求10所述的方法,其中該保護層是由氮化硅所構(gòu)成。
      12.如權(quán)利要求10所述的方法,其中該介電層是由氧化硅所構(gòu)成。
      13.如權(quán)利要求10所述的方法,其中該介電層是由氟硅玻璃(FSG)所構(gòu)成。
      14.如權(quán)利要求10所述的方法,其中該介電層是由介電常數(shù)低于3的介電材料所構(gòu)成。
      15.如權(quán)利要求10所述的方法,該低溫化學氣相沉積制作工藝是進行在一高密度等離子體蝕刻機臺中,其中制作工藝參數(shù)包括(1)氣體的碳氟比(C/F)大于或等于0.25;(2)制作工藝溫度低于100℃;(3)壓力范圍為1至100毫托耳(m torrr);(4)源功率(source power)范圍為500至2000瓦;以及(5)偏壓功率(bias power)范圍為0至1200瓦。
      16.如權(quán)利要求15所述的方法,該低溫化學氣相沉積制作工藝可選用的制作工藝氣體包括C4F8、CF2H2、C3F8、C4F6或C5F8。
      17.如權(quán)利要求16所述的方法,該低溫化學氣相沉積制作工藝所使用的制作工藝氣體另包括有氧化碳(CO)及氬氣(argon,Ar)。
      全文摘要
      本發(fā)明提供一種制作一雙鑲嵌結(jié)構(gòu)的方法。本發(fā)明方法采用一種稱為DiRECT的低溫化學氣相沉積技術(shù),可于一限定雙鑲嵌結(jié)構(gòu)的光致抗蝕劑層上沉積一低溫氟碳薄膜。此氟碳薄膜由于是在一低于100℃的沉積條件下形成,因此不會破壞光致抗蝕劑層,并且可以防止光致抗蝕劑定位誤差所造成內(nèi)連線可靠度問題。
      文檔編號G03F7/09GK1464342SQ0212488
      公開日2003年12月31日 申請日期2002年6月21日 優(yōu)先權(quán)日2002年6月21日
      發(fā)明者鐘嘉麒, 薛正誠 申請人:旺宏電子股份有限公司
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