專利名稱：一種適用于光纖陀螺的分頻裝置的制作方法
技術(shù)領域：
本發(fā)明涉及一種適用于光纖陀螺的分頻裝置，該裝置是利用了FPGA(現(xiàn)場可編程邏輯陣列)內(nèi)置的數(shù)字時鐘管理資源。
背景技術(shù)：
干涉型光纖陀螺是一種測量角速度的儀器，其硬件包括光源1、耦合器2、Y波導3、光纖環(huán)4、探測器5和信號處理裝置6組成(請參見圖1所示)。所述的信號處理裝置6包括用于檢測探測器5輸出的光功率信號的檢測電路61、A/D轉(zhuǎn)換器62、中心處理器63、D/A轉(zhuǎn)換器64和放大調(diào)理電路65組成(請參見圖2所示)。其中心處理器63可以由DSP實現(xiàn)、也可以由FPGA實現(xiàn)、也可以由DSP+FPGA實現(xiàn)。干涉型光纖陀螺對角速度的測量是通過在光纖環(huán)4中傳播的兩束相向的光在光纖陀螺自身的轉(zhuǎn)動中，引起的非互易相位差的大小來表征的。陀螺是敏感相對于慣性空間角運動的裝置。它作為一種重要的慣性敏感器，用于測量運載體的姿態(tài)角和角速度，是構(gòu)成慣性系統(tǒng)的核心器件。應用在飛行器導航、艦船導航和陸用導航中。
干涉型光纖陀螺環(huán)形干涉儀中，光波在Y波導3和耦合器2之間的兩路光路的群傳輸時間之差倒數(shù)的二分之一稱為光纖陀螺的本征頻率(eigen frequency)。光纖陀螺最小互易性結(jié)構(gòu)的光功率響應是一個隆起的余弦函數(shù)，為了獲得較高的靈敏度，故給該信號施加一個偏置，使之工作在一個響應斜率不為零的點附近。而Y波導3中的寄生非線性或振幅調(diào)制可能會削弱偏置的質(zhì)量。在Y波導3非線性的情況下，一種簡單的解決方法是使光纖陀螺環(huán)工作在本征頻率(或其奇次諧波)上，因此，光纖陀螺的信號處理裝置6通常都是基于其本征頻率來設計其控制時序的。
由于實際光纖環(huán)4繞制時，受四極對稱繞環(huán)技術(shù)、光纖張力控制技術(shù)以及裝配等因素的制約，不可能使生產(chǎn)出來的光纖環(huán)，具有相同的長度，從而具有相同的本征頻率，而是大致在一定的范圍，這個數(shù)值范圍是由光纖陀螺精度指標來決定的。為方便調(diào)試和批量生產(chǎn)，信號處理裝置6的時序產(chǎn)生模塊必須能在不改動硬件的前提下，跟蹤由光纖環(huán)4上的光纖長度決定的光纖陀螺本征頻率。目前，一般采用分立的鎖相環(huán)(PLL)電路配合邏輯器件來實現(xiàn)特定的晶振頻率到光纖陀螺本征頻率的小數(shù)分頻；也有的采用專用的數(shù)字頻率綜合器件(DFS)來完成同樣的工作。這兩種實現(xiàn)方式增加了光纖陀螺體積，不適用于微小型光纖陀螺的生產(chǎn)和應用，同時也加大了光纖的生產(chǎn)成本。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種適用于光纖陀螺的分頻裝置，該分頻裝置通過采用分頻系數(shù)產(chǎn)生器輸出的不同分頻系數(shù)、晶體振蕩器輸出的晶振頻率與FPGA片內(nèi)時鐘管理資源的適配，獲得不同頻率條件下的光纖陀螺的分頻，有效地改善了光纖陀螺的體積，使光纖陀螺向微小型結(jié)構(gòu)發(fā)展，擴大了光纖陀螺的應用范圍。
本發(fā)明是一種適用于光纖陀螺的分頻裝置，由一個FPGA處理器芯片、分頻系數(shù)產(chǎn)生器和晶體振蕩器構(gòu)成；晶體振蕩器輸出的晶振頻率Clk_in端與FPGA處理器的時鐘輸入CLKIN端聯(lián)接，分頻系數(shù)產(chǎn)生器將產(chǎn)生的分頻系數(shù)Mn、Dn、Zn輸出給FPGA的配置文件，保存在EPROM中。
所述分頻系數(shù)產(chǎn)生器用于實現(xiàn)對讀取的(a)光纖陀螺正常工作時的工作參數(shù)；和(b)FPGA芯片的性能參數(shù)；依據(jù)參數(shù)分頻fp=fo×ΠMnDn×1Z×1S]]>進行分頻處理，獲得分頻系數(shù)M、D、Z；并對所述分頻系數(shù)M、D、Z與光纖陀螺組合模式進行匹配，并將匹配后的分頻系數(shù)Mn、Dn、Zn輸出給FPGA的配置文件，保存在EPROM中；所述FPGA處理器用于接收(a)所述分頻系數(shù)產(chǎn)生器輸出的匹配后的分頻系數(shù)Mn、Dn、Zn；和(b)所述晶體振蕩器輸出的晶振頻率；并利用所述FPGA芯片的片內(nèi)時鐘資源與其接收的信息進行片內(nèi)分級分頻處理、整形后，輸出(c)時鐘AD_CLK給A/D轉(zhuǎn)換器(62)作為A/D轉(zhuǎn)換器(62)采樣時鐘信號；和(d)為中心處理器(63)提供與所述光纖陀螺組合模式匹配的時序控制信號。
所述光纖陀螺的分頻裝置，其光纖陀螺組合模式有單軸光纖陀螺、雙軸光纖陀螺組合和三軸光纖陀螺組合。
本發(fā)明光纖陀螺分頻裝置的優(yōu)點在于(1)在同一片F(xiàn)PGA內(nèi)完成時序產(chǎn)生和數(shù)字信號處理，簡化了硬件設計，減小了檢測電路的制造成本、面積和功耗，而且借助于與數(shù)字時鐘管理器配套的零延時專用時鐘線，可以提高檢測電路的可靠性和速度，有利于檢測電路小型化，尤其對三軸光纖陀螺組合；(2)采用在同一片F(xiàn)PGA內(nèi)完成時序控制減小了高頻時鐘信號對微弱模擬信號的干擾；(3)根據(jù)選取的FPGA芯片內(nèi)時鐘管理器資源數(shù)量和光纖陀螺精度要求，可以通過分頻系數(shù)產(chǎn)生器給出最佳時序結(jié)構(gòu)，同時很方便的進行時鐘運行狀態(tài)的監(jiān)控和時鐘管制；(4)通過一晶體振蕩器輸出的晶振頻率與分頻系數(shù)產(chǎn)生器給出最佳時序結(jié)構(gòu)可以任意構(gòu)造出不同光纖陀螺的分頻，適應性強。


圖1是常規(guī)光纖陀螺的結(jié)構(gòu)框圖。
圖2是常規(guī)信號處理裝置的結(jié)構(gòu)框圖。
圖3是本發(fā)明分頻系數(shù)產(chǎn)生器的結(jié)構(gòu)簡圖。
圖4是本發(fā)明三軸光纖陀螺組合的分頻邏輯圖。
圖5是本發(fā)明單軸光纖陀螺的分頻邏輯結(jié)構(gòu)框圖。
圖6A是本發(fā)明三軸光纖陀螺的小數(shù)分頻部分邏輯結(jié)構(gòu)框圖。
圖6B是本發(fā)明三軸光纖陀螺的整數(shù)分頻部分邏輯結(jié)構(gòu)框圖。
具體實施例方式
下面將結(jié)合附圖和實施例對本發(fā)明作進一步的詳細說明。
本發(fā)明是一種適用于光纖陀螺的分頻裝置，由一個FPGA處理器芯片(在本發(fā)明中主要是利用FPGA芯片的片內(nèi)時鐘資源，該芯片選取Xilinx公司的Viltex II、Viltex II Pro系列芯片)、分頻系數(shù)產(chǎn)生器和晶體振蕩器構(gòu)成；晶體振蕩器輸出的晶振頻率Clk_in端與FPGA處理器的時鐘輸入CLKIN端聯(lián)接(參見圖3所示)，分頻系數(shù)產(chǎn)生器將產(chǎn)生的分頻系數(shù)Mn、Dn、Zn輸出給FPGA的配置文件(實現(xiàn)相關(guān)文件的配置)，保存在EPROM中(無圖，這是一個常用技術(shù)手段)。FPGA處理器芯片具有優(yōu)越的時鐘資源，可以將其片內(nèi)的時鐘資源按照所需分頻技術(shù)要求，細化出多個具有實現(xiàn)相同功能的數(shù)字時鐘管理器、觸發(fā)器。而FPGA處理器芯片是光纖陀螺自身的中心處理器的主控芯片(參見圖2所示)，這樣的分頻裝置利用了光纖陀螺的資源，有效地降低了光纖陀螺的制造成本，同時也使光纖陀螺的體積得到減小創(chuàng)造了條件。
所述分頻系數(shù)產(chǎn)生器用于實現(xiàn)對讀取的(a)光纖陀螺正常工作時的工作參數(shù)(本征頻率、A/D轉(zhuǎn)換器的采樣頻率，其中，A/D轉(zhuǎn)換器的采樣頻率參見所選取器件的說明書得到；本征頻率是通過信號發(fā)生器和示波器測量得到)和(b)FPGA芯片的性能參數(shù)(數(shù)字時鐘管理器的個數(shù)、分頻系數(shù)范圍、輸入輸出頻率范圍，可以參見所選取FPGA芯片的說明書中得到)，依據(jù)參數(shù)分頻fp=fo×ΠMnDn×1X×1S]]>(式中，fp為參數(shù)分頻，f0為晶體振蕩器產(chǎn)生的晶體頻率，M為FPGA片內(nèi)的數(shù)字時鐘管理器的倍頻系數(shù)，D為FPGA片內(nèi)的數(shù)字時鐘管理器的分頻系數(shù)，n為分頻級數(shù)，Z為整數(shù)分頻系數(shù)，S為采樣點數(shù)。)進行分頻處理，獲得分頻系數(shù)M、D、Z；并對所述分頻系數(shù)M、D、Z與光纖陀螺組合模式(光纖陀螺組合模式有單軸光纖陀螺、雙軸光纖陀螺，和三軸光纖陀螺，根據(jù)選用的光纖陀螺不同，其在工作時讀取的參數(shù)也不同)進行匹配，并將匹配后的分頻系數(shù)Mn、Dn、Zn輸出給FPGA的配置文件，保存在EPROM中；EPROM中寄存的分頻系數(shù)Mn、Dn、Zn根據(jù)光纖陀螺正常工作時，F(xiàn)PGA處理器應當執(zhí)行的工作模式進行時序控制。FPGA處理器的數(shù)字時鐘管理器的硬件結(jié)構(gòu)是FPGA處理器生產(chǎn)廠家的技術(shù)，不屬于本發(fā)明專利申請的內(nèi)容，而本發(fā)明是利用FPGA芯片上的片內(nèi)時鐘資源進行分頻系數(shù)的適配。
所述FPGA接收(a)分頻系數(shù)產(chǎn)生器輸出的匹配后的分頻系數(shù)Mn、Dn、Zn和(b)晶體振蕩器輸出的晶振頻率，并對其進行片內(nèi)分級分頻處理、整形。
在本發(fā)明中，當選取的光纖陀螺是單軸光纖陀螺時，其分頻裝置中采用的分頻系數(shù)產(chǎn)生器讀取(a)單軸光纖陀螺正常工作時的工作參數(shù)(本征頻率fp、采樣頻率、本征頻率最大允許誤差)；和(b)FPGA處理器芯片的性能參數(shù)(數(shù)字時鐘管理器的個數(shù)、分頻系數(shù)范圍、輸入輸出頻率范圍)；并依據(jù)參數(shù)分頻fp=fo×ΠMnDn×1Z×1S]]>進行分頻處理，獲得分頻系數(shù)M、D、Z；并對所述分頻系數(shù)M、D、Z與單軸光纖陀螺進行匹配，并將匹配后的分頻系數(shù)M1、D1、M2、D2、Z輸出給FPGA；FPGA將接收(a)分頻系數(shù)產(chǎn)生器輸出的匹配后的分頻系數(shù)M1、D1、M2、D2、Z和(b)晶體振蕩器輸出的晶振頻率Clk-in，并對其進行片內(nèi)分級分頻處理、整形。其片內(nèi)分級分頻處理、匹配過程為請參見圖5所示，第一級小數(shù)分頻單元由數(shù)字時鐘管理器A U1構(gòu)成。第二級小數(shù)分頻單元由數(shù)字時鐘管理器B U2、移位寄存器A N1和反相器A A1構(gòu)成。整數(shù)分頻單元由反相器B A2、反相器C A3、反相器D A4、觸發(fā)器A B1、觸發(fā)器B B2、觸發(fā)器C B3、觸發(fā)器D B4構(gòu)成，其光纖環(huán)4的光纖長度約350m和A/D轉(zhuǎn)換器62的采樣頻率AD_CLK輸出約為9M。整數(shù)分頻單元所需的反相器、觸發(fā)器的個數(shù)是根據(jù)光纖環(huán)4的長度和A/D轉(zhuǎn)換器62的采樣頻率AD_CLK決定的，對中低精度光纖陀螺如光纖長度在100m～300m采用1個反相器、2個觸發(fā)器；300m～500m采用2～3個反相器、3～4個觸發(fā)器。
單軸光纖陀螺系統(tǒng)上電后，數(shù)字時鐘管理器A U1的時鐘輸入端CLKIN與晶體振蕩器產(chǎn)生的晶振頻率Clk-in導通，復位端RST與單軸光纖陀螺系統(tǒng)的全局復位信號RESET導通，數(shù)字時鐘管理器A U1對接收的晶振頻率clk-in依據(jù)第一級小數(shù)分頻CLKFXU1=fo×M1D1]]>進行分頻處理后輸出給移位寄存器A N1、數(shù)字時鐘管理器BU2；數(shù)字時鐘管理器A U1的輸出頻率端CLKFX穩(wěn)定時，鎖定信號端LOCKED置高。移位寄存器A N1對接收的鎖定信號端LOCKED進行延時(此處延時為第一級小數(shù)分頻CLKFXU1=fo×M1D1]]>輸出周期的16倍)處理后經(jīng)反相器A A1輸出給數(shù)字時鐘管理器B U2(作為數(shù)字時鐘管理器B U2的復位信號)；數(shù)字時鐘管理器B U2的時鐘輸入端CLKIN與數(shù)字時鐘管理器A U1的輸出頻率端CLKFX導通，復位端RST與反相器A A1的輸出端導通，數(shù)字時鐘管理器B U2對接收的第一級小數(shù)分頻CLKFXU1進行第二級小數(shù)分頻CLKFXU2=CLKFXU1×M2D2]]>進行分頻處理后輸出給整數(shù)分頻單元的觸發(fā)器A B1和觸發(fā)器D B4；整數(shù)分頻單元中的多個反相器、多個觸發(fā)器分別接收由FPGA片內(nèi)輸出的時鐘選通端SWTCH，用于決定整數(shù)分頻單元是否向中心處理器63輸出時序控制信號；所述觸發(fā)器D B4用于對接收的第二級小數(shù)分頻CLKFXU2進行時鐘整形處理后輸出給A/D轉(zhuǎn)換器62的時鐘輸入端AD_CLK。觸發(fā)器A B1對接收的第二級小數(shù)分頻CLKFXU2進行第一次二分頻處理后輸出第一次二分頻信息B1給觸發(fā)器B B2，觸發(fā)器B B2對接收的第一次二分頻信息B1進行第二次二分頻處理后輸出第二次二分頻信息B2給觸發(fā)器C B3，觸發(fā)器C B3對接收的第二次二分頻信息B2進行第三次二分頻處理后輸出第三次二分頻信息B3給觸發(fā)器D B4，觸發(fā)器D B4對接收的第三次二分頻信息B3進行整形處理后輸出給A/D轉(zhuǎn)換器62的時鐘輸入端AD_CLK，同時為中心處理器63(在本發(fā)明中采用一個FPGA處理器芯片作為中心處理器)提供時序控制信號。
對于單軸光纖陀螺的分頻工作流程為光纖陀螺光路裝配好后，通過信號發(fā)生器和示波器測量得到本征頻率，并將測得本征頻率輸入到分頻系數(shù)產(chǎn)生器(實際為一公知計算機上安裝一軟件實現(xiàn))中依據(jù)fp=fo×ΠMnDn×1Z×1S]]>進行兩級小數(shù)分頻和多級整數(shù)分頻處理后，輸出分頻系數(shù)給FPGA的EPROM中存儲。然后，單軸光纖陀螺上電工作時，利用存儲在EPROM中的分頻系數(shù)進行觸發(fā)不同的片內(nèi)單元(第一級小數(shù)分頻單元、第二級小數(shù)分頻單元和整數(shù)分頻單元)產(chǎn)生控制FPGA的時序，從而實現(xiàn)單軸光纖陀螺的分頻。
本發(fā)明中的單軸光纖陀螺的分頻，其中，U1、U2、A1、A2、A3、A4、B1、B2、B3、B4和N1都是FPGA芯片內(nèi)的基本邏輯單元。U1和U2為數(shù)字時鐘管理器，負責完成從“Clk_in”到“CLK_NET”的小數(shù)分頻，分頻系數(shù)由配套的分頻系數(shù)產(chǎn)生器根據(jù)測量的光纖陀螺特征頻率及本發(fā)明采用的硬件結(jié)構(gòu)(FPGA芯片、晶體振蕩器)計算得到；N1為移位寄存器，用來完成在U1輸出頻率穩(wěn)定后可靠地對U2進行復位；B為觸發(fā)器，用來完成對“CLK_NET”的2的整數(shù)倍分頻，輸出即為所需要的A/D采樣時鐘頻率，等于光纖陀螺特征頻率乘以周期采樣點數(shù)。
請參見圖4所示，這是一個三軸光纖陀螺組合的分頻邏輯圖。對于第一級小數(shù)分頻采用三軸共用一個分頻單元形式，第二級小數(shù)分頻與整數(shù)分頻采用各軸獨立分頻方法完成。
請參見圖6A、圖6B所示，這是一個三軸光纖陀螺組合的分頻邏輯結(jié)構(gòu)框圖。第一級小數(shù)分頻單元由數(shù)字時鐘管理器C U11構(gòu)成。第二級小數(shù)分頻單元由數(shù)字時鐘管理器D U12、數(shù)字時鐘管理器E U13、數(shù)字時鐘管理器F U14、移位寄存器BN11和反相器E A11構(gòu)成。整數(shù)分頻單元包括X軸分頻單元、Y軸分頻單元、Z軸分頻單元，其中，X軸分頻單元由反相器F A12、反相器G A13、反相器H A14、觸發(fā)器E B11、觸發(fā)器F B12、觸發(fā)器G B13、觸發(fā)器H B14構(gòu)成；Y軸分頻單元反相器I A22、反相器J A23、反相器K A24、觸發(fā)器I B21、觸發(fā)器J B22、觸發(fā)器K B23、觸發(fā)器L B24構(gòu)成；Z軸分頻單元由反相器L A32、反相器M A33、反相器N A34、觸發(fā)器M B31、觸發(fā)器N B32、觸發(fā)器O B33、觸發(fā)器P B34、構(gòu)成，其每個軸上的光纖環(huán)4的光纖長度約350m和A/D轉(zhuǎn)換器62的采樣頻率AD_CLK輸出約為9M。整數(shù)分頻單元所需的反相器、觸發(fā)器的個數(shù)是根據(jù)光纖環(huán)4的長度和A/D轉(zhuǎn)換器62的采樣頻率AD_CLK決定的，對中低精度光纖陀螺如光纖長度在100m～300m采用1個反相器、2個觸發(fā)器；300m～500m采用2～3個反相器、3～4個觸發(fā)器。
三軸光纖陀螺組合系統(tǒng)上電后，數(shù)字時鐘管理器C U11的時鐘輸入端CLKIN與晶體振蕩器產(chǎn)生的晶振頻率Clk-in導通，復位端RST與三軸光纖陀螺組合系統(tǒng)的全局復位信號RESET導通，數(shù)字時鐘管理器C U11對接收的晶振頻率Clk-in依據(jù)第一級小數(shù)分頻CLKFXU1=fo×M1D1]]>進行分頻處理后分別輸出給移位寄存器B N11、數(shù)字時鐘管理器D U12(X軸)、數(shù)字時鐘管理器E U13(Y軸)、數(shù)字時鐘管理器F U14(Z軸)；數(shù)字時鐘管理器C U11的輸出頻率端CLKFX穩(wěn)定時，鎖定信號端LOCKED置高。移位寄存器B N11對接收的鎖定信號端LOCKED進行延時(此處延時為第一級小數(shù)分頻CLKFXU1=fo×M1D1]]>輸出周期的16倍)處理后經(jīng)反相器E A11分別輸出給數(shù)字時鐘管理器D U12、數(shù)字時鐘管理器E U13、數(shù)字時鐘管理器F U14(作為數(shù)字時鐘管理器D U12、數(shù)字時鐘管理器E U13、數(shù)字時鐘管理器F U14的復位信號)；數(shù)字時鐘管理器D U12對接收的第一級小數(shù)分頻CLKFXU1進行第二級小數(shù)分頻CLKFXU2X=CLKFXU1×M2XD2X]]>進行分頻處理后，輸出給整數(shù)分頻單元的觸發(fā)器E B11和觸發(fā)器H B14；整數(shù)分頻單元中的多個反相器、多個觸發(fā)器分別接收由FPGA片內(nèi)輸出的時鐘選通端SWTCH，用于決定整數(shù)分頻單元是否向中心處理器63輸出時序控制信號；觸發(fā)器E B11對接收的第二級小數(shù)分頻CLKFXU2X進行第一次二分頻處理后輸出第一次二分頻信息B11給觸發(fā)器F B12，觸發(fā)器F B12對接收的第一次二分頻信息B11進行第二次二分頻處理后輸出第二次二分頻信息B12給觸發(fā)器G B13，觸發(fā)器G B13對接收的第二次二分頻信息B12進行第三次二分頻處理后輸出第三次二分頻信息B13給觸發(fā)器H B14；觸發(fā)器H B14利用接收的第二級小數(shù)分頻CLKFXU2X對接收的第三次二分頻信息B13進行整形處理后，輸出給A/D轉(zhuǎn)換器62的時鐘輸入端AD_CLK，作為A/D轉(zhuǎn)換器62的采樣時鐘信號，同時為中心處理器63提供X軸的時序控制信號。這是三軸光纖陀螺組合系統(tǒng)中的X軸的整數(shù)分頻過程，其它的Y軸和Z軸的整數(shù)分頻是相同的。
數(shù)字時鐘管理器E U13對接收的第一級小數(shù)分頻CLKFXU1進行第二級小數(shù)分頻CLKFXU2Y=CLKFXU1×M2YD2Y]]>進行分頻處理后輸出給整數(shù)分頻單元的觸發(fā)器I B21和觸發(fā)器L B24；數(shù)字時鐘管理器F U14對接收的第一級小數(shù)分頻CLKFXU1進行第二級小數(shù)分頻CLKFXU2Z=CLKFXU1×M2ZD2Z]]>進行分頻處理后輸出給整數(shù)分頻單元的觸發(fā)器M B31和觸發(fā)器P B34；(參見圖6B所示)即(Y軸整數(shù)分頻)觸發(fā)器I B21對接收的第二級小數(shù)分頻CLKFXU2Y進行第一次二分頻處理后輸出第一次二分頻信息B21給觸發(fā)器J B22，觸發(fā)器J B22對接收的第一次二分頻信息B21進行第二次二分頻處理后輸出第二次二分頻信息B22給觸發(fā)器K B23，觸發(fā)器K B23對接收的第二次二分頻信息B22進行第三次二分頻處理后輸出第三次二分頻信息B23給觸發(fā)器L B24，觸發(fā)器L B24利用接收的第二級小數(shù)分頻CLKFXU2對接收的第三次二分頻信息B23進行整形處理后，輸出給A/D轉(zhuǎn)換器62的時鐘輸入端AD_CLK，同時為中心處理器63提供Y軸時序控制信號。(Z軸整數(shù)分頻)觸發(fā)器M B31對接收的第二級小數(shù)分頻CLKFXU2Z進行第一次二分頻處理后輸出第一次二分頻信息B31給觸發(fā)器N B32，觸發(fā)器NF B32對接收的第一次二分頻信息B31進行第二次二分頻處理后輸出第二次二分頻信息B32給觸發(fā)器O B33，觸發(fā)器O B33對接收的第二次二分頻信息B32進行第三次二分頻處理后輸出第三次二分頻信息B32給觸發(fā)器P B34，觸發(fā)器P B34利用接收的第二級小數(shù)分頻CLKFXU2Z對接收的第三次二分頻信息B33進行整形處理后，輸出給A/D轉(zhuǎn)換器62的時鐘輸入端AD_CLK，同時為中心處理器63提供Z軸時序控制信號。
對于三軸光纖陀螺組合的分頻工作流程為光纖陀螺光路裝配好后，通過信號發(fā)生器和示波器測量得到三軸的本征頻率，并將測得本征頻率輸入到分頻系數(shù)產(chǎn)生器(實際為一公知計算機上安裝一軟件實現(xiàn))中依據(jù)fp=fo×ΠMnDn×1Z×1S]]>進行兩級小數(shù)分頻和多級整數(shù)分頻處理后，輸出分頻系數(shù)給FPGA的EPROM中存儲。然后，三軸光纖陀螺組合上電工作時，利用存儲在EPROM中的分頻系數(shù)進行觸發(fā)不同的片內(nèi)單元(第一級小數(shù)分頻單元、第二級小數(shù)分頻單元和整數(shù)分頻單元)產(chǎn)生控制FPGA的時序，從而實現(xiàn)三軸光纖陀螺組合的分頻。
對于三軸光纖陀螺組合實際上是將第一級小數(shù)分頻單元為共同，而第二級小數(shù)分頻單元和整數(shù)分頻單元則根據(jù)陀螺的各軸進行分頻，從而實現(xiàn)三軸光纖陀螺組合的分頻。
本發(fā)明適用于光纖陀螺的分頻裝置，是利用一現(xiàn)場可編程邏輯陣列(FPGA)配合片外一晶振電路，完成單軸、雙軸以至三軸陀螺的分頻工作。它的優(yōu)點之一，也是它區(qū)別于通訊系統(tǒng)的分頻，在于事先不知道與它連接的光路特征頻率情況下，在裝配完成后以一定的精度逼近特征頻率，從而保證光纖陀螺的性能。對時鐘設計而言，早期的光纖陀螺是使用分立的鎖相環(huán)(PLL)來實現(xiàn)特定的晶振頻率到光纖環(huán)特征頻率的小數(shù)分頻。使用FPGA芯片內(nèi)置的數(shù)字時鐘管理器(DCM)不僅可以減小檢測電路的成本、面積和功耗，而且借助于與DCM配套的零延時專用時鐘線，可以提高檢測電路的可靠性和速度。
權(quán)利要求
1.一種適用于光纖陀螺的分頻裝置，包括FPGA處理器，其特征在于還包括分頻系數(shù)產(chǎn)生器、晶體振蕩器；所述分頻系數(shù)產(chǎn)生器用于實現(xiàn)對讀取的(a)光纖陀螺正常工作時的工作參數(shù)；和(b)FPGA芯片的性能參數(shù)；依據(jù)參數(shù)分頻fp=fo×ΠMnDn×1Z×1S]]>進行分頻處理，獲得分頻系數(shù)M、D、Z；并對所述分頻系數(shù)M、D、Z與光纖陀螺組合模式進行匹配，并將匹配后的分頻系數(shù)Mn、Dn、Zn輸出給FPGA的配置文件，保存在EPROM中；式中，fp為參數(shù)分頻，fo為晶體振蕩器產(chǎn)生的頻率，M為FPGA片內(nèi)的數(shù)字時鐘管理器的倍頻系數(shù)，D為FPGA片內(nèi)的數(shù)字時鐘管理器的分頻系數(shù)，n為分頻級數(shù)，Z為整數(shù)分頻系數(shù)，S為采樣點數(shù)；所述FPGA處理器用于接收(a)所述分頻系數(shù)產(chǎn)生器輸出的匹配后的分頻系數(shù)Mn、Dn、Zn；和(b)所述晶體振蕩器輸出的晶振頻率；并利用所述FPGA芯片的片內(nèi)時鐘資源與其接收的信息進行片內(nèi)分級分頻處理、整形后，輸出(c)時鐘AD_CLK給A/D轉(zhuǎn)換器(62)作為A/D轉(zhuǎn)換器(62)采樣時鐘信號；和(d)為中心處理器(63)提供與所述光纖陀螺組合模式匹配的時序控制信號。
2.根據(jù)權(quán)利要求1所述的光纖陀螺的分頻裝置，其特征在于所述FPGA處理器的片內(nèi)時鐘資源與其接收信息的片內(nèi)分級分頻為，數(shù)字時鐘管理器C U11的時鐘輸入端CLKIN與晶體振蕩器產(chǎn)生的晶振頻率Clk-in導通，復位端RST與三軸光纖陀螺組合的全局復位信號RESET導通，數(shù)字時鐘管理器C U11對接收的晶振頻率clk-in依據(jù)第一級小數(shù)分頻CLKFXU1=fo×M1D1]]>進行分頻處理后分別輸出給移位寄存器B N11、數(shù)字時鐘管理器D U12、數(shù)字時鐘管理器E U13、數(shù)字時鐘管理器F U14；數(shù)字時鐘管理器C U11的輸出頻率端CLKFX穩(wěn)定時，鎖定信號端LOCKED置高；移位寄存器B N11對接收的鎖定信號端LOCKED進行延時處理后經(jīng)反相器EA11分別輸出給數(shù)字時鐘管理器D U12、數(shù)字時鐘管理器E U13、數(shù)字時鐘管理器F U14；數(shù)字時鐘管理器D U12對接收的第一級小數(shù)分頻CLKFXU1進行第二級小數(shù)分頻CLKFXU2X=CLKFXU1×M2XD2X]]>進行分頻處理后輸出給整數(shù)分頻單元的觸發(fā)器E B11和觸發(fā)器H B14；觸發(fā)器E B11對接收的第二級小數(shù)分頻CLKFXU2X進行第一次二分頻處理后輸出第一次二分頻信息B11給觸發(fā)器F B12，觸發(fā)器F B12對接收的第一次二分頻信息B11進行第二次二分頻處理后輸出第二次二分頻信息B12給觸發(fā)器G B13，觸發(fā)器G B13對接收的第二次二分頻信息B12進行第三次二分頻處理后輸出第三次二分頻信息B13給觸發(fā)器H B14；觸發(fā)器H B14利用接收的第二級小數(shù)分頻CLKFXU2X對接收的第三次二分頻信息B13進行整形處理后，輸出給A/D轉(zhuǎn)換器(62)的時鐘輸入端AD_CLK作為A/D轉(zhuǎn)換器(62)的采樣時鐘信號，同時為中心處理器(63)提供時序控制信號；數(shù)字時鐘管理器E U13對接收的第一級小數(shù)分頻CLKFXU1進行第二級小數(shù)分頻CLKFXU2Y=CLKFXU1×M2YD2Y]]>進行分頻處理后輸出給整數(shù)分頻單元的觸發(fā)器I B21和觸發(fā)器L B24；觸發(fā)器I B21對接收的第二級小數(shù)分頻CLKFXU2Y進行第一次二分頻處理后輸出第一次二分頻信息B21給觸發(fā)器J B22，觸發(fā)器J B22對接收的第一次二分頻信息B21進行第二次二分頻處理后輸出第二次二分頻信息B22給觸發(fā)器K B23，觸發(fā)器K B23對接收的第二次二分頻信息B22進行第三次二分頻處理后輸出第三次二分頻信息B23給觸發(fā)器L B24；觸發(fā)器L B24利用接收的第二級小數(shù)分頻CLKFXU2對接收的第三次二分頻信息B23進行整形處理后，輸出給A/D轉(zhuǎn)換器(62)的時鐘輸入端AD_CLK作為A/D轉(zhuǎn)換器(62)的采樣時鐘信號，同時為中心處理器(63)提供時序控制信號；數(shù)字時鐘管理器F U14對接收的第一級小數(shù)分頻CLKFXU1進行第二級小數(shù)分頻CLKFXU2Z=CLKFXU1×M2ZD2Z]]>進行分頻處理后輸出給整數(shù)分頻單元的觸發(fā)器M B31和觸發(fā)器P B34；觸發(fā)器M B31對接收的第二級小數(shù)分頻CLKFXU2Z進行第一次二分頻處理后輸出第一次二分頻信息B31給觸發(fā)器N B32，觸發(fā)器NF B32對接收的第一次二分頻信息B31進行第二次二分頻處理后輸出第二次二分頻信息B32給觸發(fā)器O B33，觸發(fā)器OB33對接收的第二次二分頻信息B32進行第三次二分頻處理后輸出第三次二分頻信息B33給觸發(fā)器P B34；觸發(fā)器P B34利用接收的第二級小數(shù)分頻CLKFXU2Z對接收的第三次二分頻信息B33進行整形處理后，輸出給A/D轉(zhuǎn)換器(62)的時鐘輸入端AD_CLK作為A/D轉(zhuǎn)換器(62)的采樣時鐘信號，同時為中心處理器(63)提供時序控制信號。
3.根據(jù)權(quán)利要求1所述的光纖陀螺的分頻裝置，其特征在于光纖陀螺組合模式有單軸光纖陀螺。
4.根據(jù)權(quán)利要求1所述的光纖陀螺的分頻裝置，其特征在于光纖陀螺組合模式有雙軸光纖陀螺組合。
5.根據(jù)權(quán)利要求1所述的光纖陀螺的分頻裝置，其特征在于光纖陀螺組合模式有三軸光纖陀螺組合。
全文摘要
本發(fā)明公開了一種適用于光纖陀螺的分頻裝置，由一個FPGA處理器芯片、分頻系數(shù)產(chǎn)生器和晶體振蕩器構(gòu)成；晶體振蕩器輸出的晶振頻率Clk_in端與FPGA處理器的時鐘輸入CLKIN端聯(lián)接，分頻系數(shù)產(chǎn)生器將產(chǎn)生的分頻系數(shù)輸出給FPGA處理器芯片的配置文件，保存在EPROM中。本發(fā)明是利用一現(xiàn)場可編程邏輯陣列(FPGA)配合片外一晶振電路，完成單軸、雙軸以至三軸陀螺的分頻工作。它區(qū)別于通訊系統(tǒng)的分頻，在于事先不知道與它連接的光路特征頻率情況下，在裝配完成后以一定的精度逼近特征頻率，從而保證光纖陀螺的性能。
文檔編號G01P9/00GK1932442SQ20061011362
公開日2007年3月21日 申請日期2006年10月10日 優(yōu)先權(quán)日2006年10月10日
發(fā)明者張春熹, 潘雄, 宋凝芳, 金靖, 李立京 申請人:北京航空航天大學