專利名稱：定時發(fā)生器及半導(dǎo)體試驗裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及給予數(shù)據(jù)信號規(guī)定的延遲量并輸出的定時發(fā)生器及具備 該定時發(fā)生器的半導(dǎo)體試驗裝置，特別是涉及在進(jìn)行時鐘或數(shù)據(jù)的分配時，動作依賴的電力消耗(AC成分)小、自分配電路自身產(chǎn)生的噪聲小、 進(jìn)而可降低由時鐘分配引起的定時發(fā)生部間的SKEW的定時發(fā)生器及具 備該定時發(fā)生器的半導(dǎo)體試驗裝置。
背景技術(shù)：
在說明本發(fā)明之前，為便于理解本發(fā)明，參照圖4說明現(xiàn)有的半導(dǎo)體 試驗裝置。如圖4所示，半導(dǎo)體試驗裝置100通常具備周期發(fā)生器200、圖案 發(fā)生器300、定時發(fā)生器400、波形整形器500、邏輯比較電路600。周期發(fā)生器200基于輸入的基準(zhǔn)時鐘輸出周期數(shù)據(jù)。該周期數(shù)據(jù)被送 向圖案發(fā)生器300，并且作為Rate信號(參照圖6)送向定時發(fā)生器400。 另外，周期發(fā)生器200生成用于將數(shù)據(jù)保存于后述的存儲器211—2、 211 —3 (參照圖5、圖8)的地址。圖案發(fā)生器300，基于周期數(shù)據(jù)輸出試驗圖案信號及期待值圖案信號。 其中的試驗圖案信號被送向定時發(fā)生器400，期待值圖案信號被送向邏輯 比較電路600。定時發(fā)生器400，被分別輸入基準(zhǔn)時鐘信號、試驗圖案信號、周期數(shù) 據(jù)信號(Rate信號)，并輸出整形時鐘信號和比較時鐘信號。其中的整形 時鐘信號被送向波形整形器500，比較時鐘信號被送向邏輯比較電路600。波形整形器500，將整形時鐘信號整形成試驗所需的波形，并將整形 圖案信號送向作為試驗對象的半導(dǎo)體器件(下面也簡稱為"DUT" (Device Under Test)) 700。邏輯比較電路600，基于比較時鐘信號將DUT700的應(yīng)答輸出和期待值圖案信號進(jìn)行比較。然后，根據(jù)它們的一致與否來判定DUT700的良否。其次，參照圖5說明定時發(fā)生器的基本構(gòu)成。該圖是表示目前通常使用的定時發(fā)生器的構(gòu)成例的構(gòu)成概略圖。如該圖所示，定時發(fā)生器200a具備輸出追加了規(guī)定的延遲量的信號 (TG OUT)的多個定時發(fā)生部210— 1 210—n、和對這些定時發(fā)生部210 一1 210—n分配時鐘的時鐘分配電路220a。定時發(fā)生部210 — l 210—n，如該圖所示，具備以Refclk為基準(zhǔn)信 號而生成并輸出顯示延遲時間的信號的邏輯可變延遲電路(Logical Variable Delay) 211、和基于來自該邏輯可變延遲電路211的信號給予數(shù) 據(jù)信號延遲量的模擬可變延遲電路(Analog Variable Delay) 212。邏輯可變延遲電路211 ，具備計數(shù)器211 — 1 、第一存儲單元(Memory (U)) 211—2、第二存儲裝置(Memouy (L)) 2U—3、校準(zhǔn)數(shù)據(jù)存儲單 元(CAL Data) 211—4、 一致檢測電路211—5、加法器211 — 6、時鐘周 期延遲單元211—7。模擬可變延遲電路212，如圖5所示，具備邏輯與電路212—1、第一 可變延遲電路212—2、第二可變延遲電路212 — 3。其次，參照圖6說明定時發(fā)生器的動作。該圖是表示定時發(fā)生器的各構(gòu)成部分的各信號的經(jīng)時變化的時間圖。 如該圖所示，在定時發(fā)生器200a中，例如輸入周期10ns的Refclk信 號(該圖(a))。而且，從定時發(fā)生器200a輸出的信號(TGOut、半導(dǎo)體試驗裝置100 中為延遲時鐘)的輸出定時(試驗循環(huán)TC)為，從第一次啟動到5ns的 時刻(TC1)、和從第二次啟動(從第一次啟動經(jīng)過1周期的Refclk信號 后)到12ns的時刻(TC2)(該圖(b))。向定時發(fā)生器200a中輸入表示啟動時刻的Rate信號(該圖(c))。當(dāng) 輸入了該Rate信號時，將計數(shù)器211 — 1清零(該圖(d))。然后，當(dāng)未輸 入Rate信號時，在Refclk信號的每一周期，計數(shù)器211 — 1每次加1 (該 圖(d))。第一存儲單元211—2中存儲輸出信號(TGOut)的試驗循環(huán)(TC) 除以Refclk信號的周期后的商。另夕卜，第二存儲裝置211-3存儲輸出信號(TG Out)的試驗循環(huán)(TC) 除以Refdk信號的周期后的余數(shù)。例如，用下式對第一個輸出信號的試驗循環(huán)即5ns計算商及余數(shù)。 5 + 10 = 0."5 (式l)根據(jù)該式l，算出商為0，余數(shù)為5nm。其中，商"0"被存儲于第一 存儲單元211—2中，余數(shù)"5ns"被存儲于第二存儲裝置211—3中(該圖 (e)、 (f))。另外，例如，用下式對第二個輸出信號的試驗循環(huán)即12ns計算商及 余數(shù)。12+10=1'"2 (式2)根據(jù)該式2，算出商為1，余數(shù)為2nm。其中，商"1"被存儲于第一 存儲單元211—2中，余數(shù)"2ns"被存儲于第二存儲裝置211 — 3中(該圖 (e)、 (f))。然后， 一致檢測電路211 — 5進(jìn)行計數(shù)器211 — 1的計數(shù)值和第一存儲 單元211—2中的存儲數(shù)據(jù)的一致性檢測，而且，在一致時輸出檢測信號， 在不一致時不輸出檢測信號。例如在Refclk信號的第一循環(huán)，由于計數(shù)器為"0"，存儲器為"0"， 故是一致的。此時輸出檢測信號(該圖(g))。另外，例如在Refdk信號的第二循環(huán)，由于計數(shù)器為"0"，存儲器為 "1"，故是不一致的。此時不輸出檢測信號(該圖(g))。進(jìn)而例如在Refdk信號的第三循環(huán)，由于計數(shù)器為"1 "，存儲器為"1 "， 故是一致的。此時輸出檢測信號(該圖(g))。加法器211—6，將存儲于第二存儲裝置211 — 3中的余數(shù)和存儲于校 準(zhǔn)數(shù)據(jù)存儲單元211—4中的CAL Data相加，并送向時鐘周期延遲單元211 一7。時鐘周期延遲單元211 — 7，接收來自一致檢測電路211 — 5的檢測信 號和來自加法器211—6的加法結(jié)果(Carry),將以Refclk的一周期作為 分辨率的延遲量信號(粗分辨率延遲量信號)送向模擬可變延遲電路212。該時鐘周期延遲單元211 — 7，具體而言是移位寄存器和選擇器的組 合，為由Refclk的周期的分辨率生成延遲，而使切出Refclk的位置錯位。模擬可變延遲電路212的邏輯與電路212—1，當(dāng)被輸入來自邏輯可變 延遲電路211的時鐘周期研制裝置211—7的延遲量信號、和來自時鐘分 配電路220a的時鐘時，輸出延遲量信號。第一可變延遲電路(Coarse Delay) 212—2，利用粗的分辨率使數(shù)據(jù) 信號延遲。第二可變延遲電路(Fine Delay) 212—3，利用細(xì)的分辨率使數(shù)據(jù)信 號延遲。該延遲后的數(shù)據(jù)信號作為TGOUT輸出。根據(jù)這樣的構(gòu)成，定時發(fā)生器200a可模擬地產(chǎn)生所希望的延遲時間， 并輸出延遲時鐘。但是，近年來隨著半導(dǎo)體器件的微細(xì)化，搭載于LSI這一個芯片上的 電路規(guī)模變大，時鐘及數(shù)據(jù)的分配越來越困難。定時發(fā)生器的設(shè)計也同樣。對于時鐘的分配而言，理想的是傳播延遲 時間小、定時發(fā)生部間的SKEW (失真)少、電力消耗小、電路自身產(chǎn)生 的噪聲小，但現(xiàn)實中是通過它們的協(xié)定來實現(xiàn)時鐘及數(shù)據(jù)的分配(例如參 照專利文獻(xiàn)l、 2)。例如，上述圖5所示的現(xiàn)有的時鐘分配方法是使用驅(qū)動能力相同的緩 沖器進(jìn)行負(fù)載電容相同的設(shè)計。該方法由于緩沖器的驅(qū)動能力相等且緩沖 器的負(fù)載電容相等，故消耗電流的峰值在時間上分散，電流波形如圖7那 樣為矩形波。如該矩形波所示，由于消耗電流的峰值在時間方向上分散， 故噪聲變小。另外，除圖5所示的時鐘分配方法之外，已知有圖8所示那樣的時鐘 分配方法。該方法是接近被稱作"H—Tree構(gòu)造"的時鐘分配構(gòu)造的分配 方法，為倒競技式地增加分配的方法。該分配方法中，通過將分配源的輸 出端及配線等設(shè)定為同條件，使配線延遲及負(fù)載電容相同，可使分配路徑 的延遲時間差相同。專利文獻(xiàn)l:特開2001—235521號公報專利文獻(xiàn)2:特開8094725號公報但是，圖5所示的現(xiàn)有的時鐘分配方法中，由于圖7所示的Clock分 配消耗電流的矩形波的脈沖寬度因工藝及電壓 溫度的使用條件而不同， 因此，還存在噪聲的發(fā)生狀況不同的問題。另外，當(dāng)時鐘的分配范圍加寬時，緩沖器的級數(shù)增多，僅因為分配電路有時也具有數(shù)ns的傳播延遲時間。例如，在CMOS電路中，對于lmV 的電壓變動會引起0.07°/。 0.10%的延遲時間變動，這很有可能會給定時 發(fā)生器的精度帶來致命的劣化。另一方面，在圖8所示的現(xiàn)有的時鐘分配方法中，由于使用驅(qū)動能力 高的緩沖器來驅(qū)動長的配線及或大的輸出端數(shù)(7 7 >7々卜)的電路， 故如圖9所示，消耗電流在時間上集中，從而旁路電容器中產(chǎn)生了不能進(jìn) 行補償?shù)摹㈩l帶大的噪聲。另外，當(dāng)時鐘的分配范圍寬時，緩沖器的級數(shù)增多，只是因為分配電 路有時也具有數(shù)ns的傳播延遲時間。而且，在CMOS電路中，對于lmV的電壓變動會引起0.07。％ 0.10 %的延遲時間變動，這很有可能會給定時發(fā)生器的精度帶來致命的劣化。發(fā)明內(nèi)容本發(fā)明是為解決上述問題而立案的，其目的在于，提供一種定時發(fā)生 器及半導(dǎo)體試驗裝置，在時鐘及數(shù)據(jù)的分配時可減小動作依賴的電力消耗 (AC成分)，并且可減小自分配電路自身產(chǎn)生的噪聲，且可降低時鐘分配 帶來的定時發(fā)生部間的SKEW。為實現(xiàn)該目的，本發(fā)明的定時發(fā)生器，具備給予數(shù)據(jù)信號規(guī)定的延 遲量并輸出的一個或兩個以上的定時發(fā)生部；以及對這些定時發(fā)生部分配 時鐘的時鐘分配電路，時鐘分配電路，具備時鐘主路徑，其傳輸所述時 鐘；時鐘回送路，其將由該時鐘主路徑傳輸來的時鐘回送； 偏壓發(fā)生電路，其輸入向所述時鐘主路徑輸入的傳輸時鐘和由所述時鐘回 送路回送來的回送時鐘，時鐘主路徑，具有對傳輸?shù)臅r鐘給予規(guī)定的延遲 量的主路徑用緩沖器，時鐘回送路，具有對回送的時鐘給予規(guī)定的延遲量 的回送路用緩沖器，所述主路徑用緩沖器和所述回送路用緩沖器的負(fù)載電 容相同，偏壓發(fā)生電路，生成用于給予所述主路徑用緩沖器及所述回送 路用緩沖器同一電位的偏壓，并將其送向主路徑用緩沖器及回送路用緩沖 器。若將定時發(fā)生器做成這樣的構(gòu)成，則由于連接(插入)于時鐘主路徑的主路徑用緩沖器和連接(插入)于時鐘回送路的回送路用緩沖器的各負(fù) 載電容設(shè)計為相同，進(jìn)而發(fā)送用于向這些主路徑用緩沖器和回送路用緩沖 器雙方給予同一電位的偏壓，因此，各級的緩沖器的電力消耗相等。而且， 通過將分配電路的延遲時間控制為時鐘周期的整數(shù)倍，從而時鐘分配消耗 電流在時間方向成為平坦的波形，不會有噪音產(chǎn)生。因此，由于圖7所示的Clock分配消耗電流的矩形波的脈沖寬度因工藝及電壓 溫度的使用條件而不同，故不會產(chǎn)生噪聲的發(fā)生狀況不同的問題。另外，本發(fā)明的定時發(fā)生器的構(gòu)成為，所述偏壓發(fā)生電路，具有延遲鎖環(huán)電路，該延遲鎖環(huán)電路，輸入被輸入向時鐘主路徑的傳輸時鐘和由 所述時鐘回送路回送來的回送時鐘，并基于這些傳輸時鐘及回送時鐘，生 成偏壓。根據(jù)這樣構(gòu)成的定時發(fā)生器，由于由DLL生成偏壓，且將時鐘分配 電路的傳播延遲時間控制在時鐘周期的整數(shù)倍，故即使引起外來的電源電 壓變動及溫度變動其也不會追隨，因此，能夠?qū)⒎峙潆娐返难舆t時間保持一定。另外，本發(fā)明的定時發(fā)生器的構(gòu)成為，主路徑用緩沖器及回送路用緩 沖器，包含由電流源控制進(jìn)行負(fù)載電容的充電的電流量的、級聯(lián)連接的多 個緩沖器。若使定時發(fā)生器成為這樣的構(gòu)成，由于是在時鐘和數(shù)據(jù)的分配中，將 通過電流源對進(jìn)行負(fù)載電容的充電的電流量進(jìn)行控制的緩沖器設(shè)為級聯(lián) 連接并進(jìn)行分配的構(gòu)成，因此，將各緩沖器的負(fù)載電容設(shè)計為相同，利用 緩沖器的偏壓給予同一電位，并使時鐘分配電路的傳播延遲時間達(dá)到時鐘 周期的整數(shù)倍，由此，可使緩沖器各級的電力消耗相等，使其消耗電流的 波形在時間方向平坦，從而可降低噪聲或降低噪聲的頻率成分。另外，本發(fā)明提供一種半導(dǎo)體試驗裝置，其具備周期發(fā)生器，其基于輸入的基準(zhǔn)時鐘輸出周期數(shù)據(jù)；圖案發(fā)生器，其基于周期數(shù)據(jù)輸出試驗 圖案信號和期待值圖案信號；定時發(fā)生器，其輸入基準(zhǔn)時鐘和周期數(shù)據(jù)和 試驗圖案信號，并輸出整形時鐘信號和比較時鐘信號；波形整形器，其對 整形時鐘信號進(jìn)行整形，輸出整形圖案信號，并將其送向半導(dǎo)體器件；邏 輯比較電路，其基于所述比較時鐘信號將所述半導(dǎo)體器件的應(yīng)答輸出和期待值圖案信號進(jìn)行比較，定時發(fā)生器由所述本發(fā)明第1 3項中任一項所述的定時發(fā)生器構(gòu)成。通過使半導(dǎo)體試驗裝置成為這樣的構(gòu)成，可從定時發(fā)生器得到基于降低了噪聲的時鐘而生成的延遲時鐘。因此，可提高相對于DUT的各種試 驗的測定精度。如上所述，根據(jù)本發(fā)明，時鐘分配電路中具備傳輸時鐘信號的時鐘主 路徑、回送時鐘信號的時鐘回送路、連接于時鐘主路徑的主路徑用緩沖器、 連接于時鐘回送路的回送路用緩沖器，將主路徑用緩沖器和回送路用緩沖 器的負(fù)載電容設(shè)計為相同，給予這些緩沖器的偏壓相同的電位，通過DLL 控制時鐘分配電路的傳播延遲時間使其達(dá)到時鐘周期的整數(shù)倍，由此，可 使各級的緩沖器的電力消耗相等，使其消耗電流的波形在時間方向平坦， 從而可降低噪聲或降低噪聲的頻率成分。因此，在時鐘及數(shù)據(jù)的分配中， 可減小動作依賴的電力消耗(AC成分)，并且可減小由分配電路自身產(chǎn)生 的噪聲。


圖1是表示本發(fā)明的定時發(fā)生器的構(gòu)成的電路圖。 圖2是表示本發(fā)明的定時發(fā)生器的各波形的經(jīng)時變化的時間圖。 圖3是表示緩沖器的構(gòu)成的框圖。 圖4是表示現(xiàn)有的半導(dǎo)體試驗裝置的構(gòu)成的框圖。 圖5是表示現(xiàn)有的定時發(fā)生器的構(gòu)成的電路圖。 圖6是表示圖5所示的定時發(fā)生器中的各波形的經(jīng)時變化的時間圖。 圖7是表示圖5所示的時鐘分配方法中的Clock分配消耗電流等的波 形圖。圖8是表示現(xiàn)有的定時發(fā)生器的其它構(gòu)成的電路圖。 圖9是表示圖8所示的時鐘分配方法中的Clock分配消耗電流等的波 形圖。圖中1:定時發(fā)生器，10—l 10 — n :定時發(fā)生部，11 邏輯可變延遲電路，12 模擬可變延遲電路，20 時鐘分配電路，21 時鐘主路徑， 22 時鐘分支路，23 時鐘分支點，24 主路徑用緩沖器，25 時鐘輸入端子，26 時鐘回送路，27 回送路用緩沖器，28 偏壓路徑，30 延 遲鎖環(huán)電路(DLL)， 31 相位比較器，32 計數(shù)器，33 DA變換器。
具體實施方式
下面，參照

本發(fā)明的定時發(fā)生器及半導(dǎo)體試驗裝置的最佳實 施方式。首先，參照圖1說明本發(fā)明的定時發(fā)生器的實施方式。該圖是表示本實施例的定時發(fā)生器的構(gòu)成的框圖。如圖1所示，本實施方式的定時發(fā)生器l具備多個定時發(fā)生部10—1 10—n和時鐘分配電路20。定時發(fā)生部10—1 10—n如圖1所示，具備邏輯可變延遲電路11和 模擬可變延遲電路12。邏輯可變延遲電路11，具備計數(shù)器ll一l、第一存儲單元(Memory (U)) 11—2、第二存儲裝置(Memory (L)) 11—3、校準(zhǔn)數(shù)據(jù)存儲單元 (CALData) 11—4、邊緣ID存儲單元(EdgeID) 11 — 5、 一致檢測電路 11一6、第一加法器11一7、第二加法器11一8、時鐘周期延遲單元11一9。校準(zhǔn)數(shù)據(jù)存儲單元U —4存儲CALData。CALData (Calibration Data)是指對定時發(fā)生器的設(shè)定進(jìn)行補償(虛 報)的數(shù)據(jù)。在多個定時發(fā)生部10—1 10—n間，由于產(chǎn)生了 SKEW (部件間的 傳播延遲時間的偏差)因而需要進(jìn)行修正。該修正，測定對所有的定時發(fā) 生部10—l 10—n進(jìn)行同一設(shè)定時的傳播延遲時間，在相位最遲的定時 發(fā)生部，為使相位與所有的定時發(fā)生部吻合，而對定時發(fā)生部的設(shè)定進(jìn)行 虛報(增加補償)。該虛報值為"CALData"，將進(jìn)行測定并設(shè)定CALData 的動作稱作校準(zhǔn)(Calibration:校正)。邊緣ID存儲單元11一5存儲邊緣ID (EdgeID)。 所謂EdgeID，是指用于校正時鐘分配電路的SKEW的數(shù)據(jù)。 在本實施方式中的時鐘分配方式的情況下，相鄰的定時發(fā)生器彼此的 SKEW為時鐘周期的整數(shù)量之一。例如，在設(shè)時鐘的周期為2ns、往復(fù)的 級數(shù)為32級時，相鄰的定時發(fā)生部彼此的SKEW為62.5ps。在最接近Refclk的輸入側(cè)的定時發(fā)生器中，通過分配電路,成為62.5ps 的延遲時間，在第二級，成為62.5ps*2 = 125ps的延遲時間，在最接近分 配電路的折回部分的定時發(fā)生器中，成為62.5ps* = 1000ps的延遲時間。該例的情況中，根據(jù)定時發(fā)生器的設(shè)計的位置，具有62.5ps*n的第二 CALData，通過對CALData進(jìn)行加法運算，可校正時鐘分配電路的SKEW。 將該第二 CALData稱作邊緣ID。第一加法器11 一7將校準(zhǔn)數(shù)據(jù)存儲單元11 一4中存儲的CALData和邊 緣ID存儲單元11一5中存儲的EdgeID相加并輸出。第二加法器11一8將第二存儲裝置11一3中存儲的余數(shù)和第一加法器 11一7的輸出相加并送到時鐘周期延遲單元11一9。另外，邏輯可變延遲電路11中的計數(shù)器ll一l、第一存儲單元11一2、 第二存儲裝置11一3、 一致檢測電路11一6、時鐘周期延遲單元11一9的 構(gòu)成及動作與現(xiàn)有的邏輯可變延遲電路211中的計數(shù)器211 — 1、第一存儲 單元211—2、第二存儲裝置211—3、 一致檢測電路211—5、時鐘周期延 遲單元211—7的構(gòu)成及動作相同，故省略其說明。模擬可變延遲電路12，具備邏輯邏輯與電路12—1、可變延遲電路 (Course Delay) 12—2、可變延遲電路(Fine Delay) 12—3。另外，該模擬可變延遲電路12的構(gòu)成及動作與現(xiàn)有的模擬可變延遲 電路212的構(gòu)成及動作相同，故省略其說明。另外，在本實施方式中，具備多個定時發(fā)生部，但定時發(fā)生部不限于 多個，也可以只具備一個。時鐘分配電路20，是用于對定時發(fā)生部10 — l 10—n的每個分配時 鐘的電路，如圖1所示，具備時鐘主路徑21、時鐘分支路22、時鐘分 支點23、主路徑用緩沖器24、時鐘輸入端子25、時鐘回送部26、回送路 用緩沖器27、偏壓路徑28、延遲鎖環(huán)電路(DLL) 30。時鐘主路徑21是傳輸輸入的時鐘(REFCLK)的路徑。時鐘分支路22是對各定時發(fā)生部10 — l 10—n的每一個進(jìn)行與時鐘 主路徑21之間的連接的路徑，其從時鐘主路徑21向各定時發(fā)生部10—1 10—n發(fā)送時鐘。而且，時鐘主路徑21具有時鐘分支路22分支的點即將時鐘主路徑21和時鐘分支路22連接的點也就是時鐘分支點23。另外，在該時鐘主路徑21中的多個時鐘分支點23的各自之間連接有 主路徑用緩沖器24。主路徑用緩沖器24是用于給予時鐘規(guī)定的延遲量的緩沖器。該主路徑用緩沖器24，也連接在時鐘輸入端子25和最接近該時鐘輸 入端子25的時鐘分支點23之間。另外，對于主路徑用緩沖器24的構(gòu)成，用后述的"主路徑用緩沖器 及回送路用緩沖器的構(gòu)成"進(jìn)行說明。時鐘回送路26，是將由時鐘主路徑21傳輸?shù)狡浣K端的時鐘回送到時 鐘輸入端子25附近的路徑。該時鐘回送路26的起點可以位于時鐘主路徑 21上，還可以位于時鐘分支路22上。在該時鐘回送路26的路徑上連接有回送路用緩沖器27?；厮吐酚镁彌_器27，對應(yīng)于連接于時鐘主路徑21的主路徑用緩沖器 24的各級而連接。g卩，主路徑用緩沖器24和回送路用緩沖器27的級數(shù)相 同。偏壓路徑28，將自DLL30輸出的偏壓送向主路徑用緩沖器24及回送 路用緩沖器27的各級。DLL (Delay Locked Loop) 30如圖1所示，具備相位比較器(PD) 31、計數(shù)器(CTR) 32、 DA變換器(DAC) 33。相位比較器31輸入向時鐘主路徑21輸入的時鐘、和由時鐘回送路26 回送來的時鐘，并檢測這些信號間的相位，將該檢測結(jié)果作為相位信號輸 出。計數(shù)器32從相位比較器31輸入相位信號，基于該相位信號生成控制 信號并將其輸出。DA變換器33將來自計數(shù)器32的控制信號進(jìn)行數(shù)字一模擬變換，并 作為延遲時間控制信號(BIAS信號)輸出。該BIAS信號，通過偏壓路徑 40傳播，并被賦與給主路徑用緩沖器24及回送路用緩沖器27。通過這樣的構(gòu)成，在DLU0中，控制BIAS信號，以使時鐘配線(時 鐘主路徑21及時鐘回送路26)的傳播延遲時間達(dá)到時鐘周期的整數(shù)倍。通過將該DLL30中生成的延遲時間控制信號(BIAS信號)被賦與到主路徑用緩沖器24及回送路用緩沖器27的各級，可使這些各級的電力消 耗相等。另外，控制時鐘配線的傳播延遲時間使其達(dá)到時鐘周期的整數(shù)倍。 由此，如圖2 (c)所示，消耗電流的波形達(dá)到平緩。因此，可降低時鐘配 線的噪聲或可降低噪聲的頻率成分。另外，圖2是分別表示輸入到時鐘主路徑21的時鐘((a) Clockln)、 自時鐘主路徑21輸出的時鐘((b) Clock Out (TGIn))、時鐘分配電路20 中的消耗電流((c) Clock分配消耗電流)的各波形的波形圖。而且，該圖中，例如將第一波時鐘輸入到時鐘主路徑21后再輸出之 前，利用主路徑用緩沖器24進(jìn)行規(guī)定時間延遲(該圖(a)、 (b))，其間 在時鐘主路徑21中，可從(c)得知消耗電流被抑制了。進(jìn)而，由于由DLL控制緩沖器的延遲時間，故即使外來的電源電壓 變動或溫度變動產(chǎn)生其也不會追隨，因此，可將時鐘配線的延遲時間保持 穩(wěn)定。其次，參照圖3說明主路徑用緩沖器及回送路用緩沖器的構(gòu)成。 該圖是表示緩沖器(包含主路徑用緩沖器24和回送路用緩沖器27這 兩者)的構(gòu)成例的電路圖，該圖(a)表示單一 (Single)簡略型延遲電路， 該圖(b)表示單一 (Single)型延遲電路，該圖(c)表示差動型延遲電 路。另外，緩沖器可由該圖(a)、 (b)、 (c)中的任一電路構(gòu)成。單一簡略型延遲電路如該圖(a)所示，具有P溝道MOSFET和N溝 道MOSFET。N溝道MOSFET的漏極和P溝道MOSFET的源極連接，N溝道 MOSFET的源極接地，對P溝道MOSFET的漏極施加規(guī)定的電壓。進(jìn)而， 向P溝道MOSFET的柵極輸入BIASP，且向N溝道MOSFET的柵極輸入 信號(時鐘路徑中為時鐘，數(shù)據(jù)路徑中為數(shù)據(jù))(In)。然后，基于BIASP 從N溝道MOSFET的漏極和P溝道MOSFET的源極的連接點輸出延遲的 信號(時鐘路徑中為時鐘，數(shù)據(jù)路徑中為數(shù)據(jù))(Out)。單一型延遲電路如該圖(b)所示，具有兩個P溝道MOSFET和兩個 N溝道MOSFET。第一 P溝道MOSFET的源極和第二溝道MOSFET的漏極連接，第二 P溝道MOSFET的源極和第一 N溝道MOSFET的漏極連接，第一 N溝道MOSFET的源極和第二N溝道MOSFET的漏極連接。另外，第二N溝道 MOSFET的源極接地，對第一 P溝道MOSFET的漏極施加規(guī)定的電壓。 進(jìn)而，向第一 P溝道MOSFET的柵極輸入BIASPx，且向第二 N溝道 MOSFET的柵極輸入BIASNx，向第二 P溝道MOSFET的柵極及第一 N 溝道MOSFET的柵極輸入信號(時鐘路徑中為時鐘，數(shù)據(jù)路徑中為數(shù)據(jù)) (In)。然后，基于BIASPx及BIASNx從第二P溝道MOSFET的源極和 第一 N溝道MOSFET的漏極的連接點輸出延遲后的信號(時鐘路徑中為 時鐘，數(shù)據(jù)路徑中為數(shù)據(jù))(Out)。艮卩，單一型延遲電路為在中間具備CMOS變換器、在其兩側(cè)具有電流源的構(gòu)成。差動型延遲電路的構(gòu)成如該圖(c)所示，組合兩個單一簡略型延遲 電路，并將各N溝道MOSFET的源極彼此連接，對各P溝道MOSFET的 漏極分別施加規(guī)定的電壓。另外，在各N溝道MOSFET的源極彼此連接 的點連接有第三N溝道MOSFET的漏極，且該第三N溝道MOSFET的源極接地。另外，向兩個單一簡略型延遲電路的各N溝道MOSFET的柵極輸入 信號(一方為INP，另一方為INN)，并向單一簡略型延遲電路的各P溝 道MOSFEET的柵極輸入信號(BIASPx or Vss)。而且，從兩個單一簡略型延遲電路的一方輸出信號Q，從另一方輸出 信號XQ。在此，進(jìn)一步說明單一型延遲電路的動作。當(dāng)處于該單一型延遲電路的中間的變換器向Hi轉(zhuǎn)移時，電流從Hi側(cè) 的電流源(第一P溝道MOSFET)向負(fù)載(Out)流動，對負(fù)載電容進(jìn)行 充電。另一方面，當(dāng)向Low側(cè)轉(zhuǎn)移時，這次電流從負(fù)載側(cè)向電源側(cè)脫出并 轉(zhuǎn)移。連接于單一型延遲電路的兩側(cè)的MOSFET將這些流動的電流作為 電流源使用，無論是充電時還是放電時，都控制電流流過。在該電流源連接有某種偏壓發(fā)生源，該偏壓發(fā)生源的最終級的晶體管 和電流反射鏡連接。由于連接于電流反射鏡，故在一部位的偏壓發(fā)生器流 過的電流被反射，分別進(jìn)行反射，利用所有的晶體管，以接近偏壓電流的 電流進(jìn)行限制，并控制在各自的緩沖器轉(zhuǎn)移時對負(fù)載電容進(jìn)行充電的電流。其次，對本發(fā)明的半導(dǎo)體試驗裝置進(jìn)行說明。本發(fā)明的半導(dǎo)體試驗裝置，為具備具有上述的時鐘分配電路20的定 時發(fā)生器1的構(gòu)成。該定時發(fā)生器以外的構(gòu)成與圖4所示的構(gòu)成相同。這樣，通過將定時發(fā)生器用作本實施方式的定時發(fā)生器，利用基于無噪聲的時鐘生成的優(yōu)良的延遲時鐘可進(jìn)行針對DUT700的各種試驗。由此， 可提高半導(dǎo)體試驗的精度。以上對本發(fā)明的定時發(fā)生器及半導(dǎo)體試驗裝置的最佳實施方式進(jìn)行 了說明，但本發(fā)明的定時發(fā)生器及半導(dǎo)體試驗裝置不只限于上述的實施方 式，當(dāng)然，在本發(fā)明的范圍內(nèi)可進(jìn)行各種變更實施。例如，在上述的實施方式中，為使用DLL作為偏壓發(fā)生電路的構(gòu)成， 但偏壓發(fā)生電路不限于DLL，只要是能夠輸出給予緩沖器相同的電位的信 號的電路即可。產(chǎn)業(yè)上的可利用性本發(fā)明涉及在時鐘分配電路中實現(xiàn)時鐘的噪音降低的方法，因此，其 可利用于具備時鐘分配電路的定時發(fā)生器、半導(dǎo)體試驗裝置、其他裝置類。
權(quán)利要求
1、一種定時發(fā)生器，其特征在于，具備給予數(shù)據(jù)信號規(guī)定的延遲量并輸出的一個或兩個以上的定時發(fā)生部；以及對這些定時發(fā)生部分配時鐘的時鐘分配電路，所述時鐘分配電路，具備時鐘主路徑，其傳輸所述時鐘；時鐘回送路，其將由該時鐘主路徑傳輸來的時鐘回送；偏壓發(fā)生電路，其輸入向所述時鐘主路徑輸入的傳輸時鐘和由所述時鐘回送路回送來的回送時鐘，所述時鐘主路徑，具有對傳輸?shù)臅r鐘給予規(guī)定的延遲量的主路徑用緩沖器，所述時鐘回送路，具有對回送的時鐘給予規(guī)定的延遲量的回送路用緩沖器，所述主路徑用緩沖器和所述回送路用緩沖器的負(fù)載電容相同，所述偏壓發(fā)生電路，生成用于給予所述主路徑用緩沖器及所述回送路用緩沖器同一電位的偏壓，并將其送向所述主路徑用緩沖器及所述回送路用緩沖器。
2、 如權(quán)利要求1所述的定時發(fā)生器，其特征在于， 所述偏壓發(fā)生電路，具有延遲鎖環(huán)電路，該延遲鎖環(huán)電路，輸入被輸入向所述時鐘主路徑的傳輸時鐘和由所 述時鐘回送路回送來的回送時鐘，并基于這些傳輸時鐘及回送時鐘，生成 所述偏壓。
3、 如權(quán)利要求1或2所述的定時發(fā)生器，其特征在于， 所述主路徑用緩沖器及所述回送路用緩沖器，包含由電流源控制進(jìn)行負(fù)載電容的充電的電流量的、級聯(lián)連接的多個緩沖器。
4、 一種半導(dǎo)體試驗裝置，其特征在于， 具備周期發(fā)生器，其基于輸入的基準(zhǔn)時鐘輸出周期數(shù)據(jù)；圖案發(fā)生器，其基于所述周期數(shù)據(jù)輸出試驗圖案信號和期待值圖案信號；定時發(fā)生器，其輸入所述基準(zhǔn)時鐘和所述周期數(shù)據(jù)和所述試驗圖案信號，并輸出整形時鐘信號和比較時鐘信號；波形整形器，其將所述整形時鐘信號進(jìn)行整形，輸出整形圖案信號， 并將其送向半導(dǎo)體器件；邏輯比較電路，其基于所述比較時鐘信號將所述半導(dǎo)體器件的應(yīng)答輸 出和所述期待值圖案信號進(jìn)行比較，所述定時發(fā)生器由所述權(quán)利要求1 權(quán)利要求3中任一項所述的定時 發(fā)生器構(gòu)成。
全文摘要
本發(fā)明提供一種定時發(fā)生器及半導(dǎo)體試驗裝置，在對多個定時發(fā)生部(10-1～10-n)分配時鐘的時鐘分配電路(20)中，具備連接有主路徑用緩沖器(24)的時鐘主路徑(21)、和連接有回送路用緩沖器(27)的時鐘回送路(26)，將這些主路徑用緩沖器(24)和回送路用緩沖器(27)的負(fù)載電容設(shè)計為相同，使這些緩沖器的偏壓為同一電位，并利用延遲鎖環(huán)電路(30)生成偏壓，控制時鐘分配電路的傳播延遲時間使其達(dá)到時鐘周期的整數(shù)倍。從而，在時鐘分配時，能夠減小動作依賴的電力消耗(AC成分)及自時鐘分配電路自身產(chǎn)生的噪聲，且可降低時鐘分配引起的SKEW。
文檔編號G01R31/3183GK101233419SQ20068002785
公開日2008年7月30日 申請日期2006年7月28日 優(yōu)先權(quán)日2005年7月29日
發(fā)明者須田昌克 申請人:株式會社愛德萬測試