專利名稱：一種fpga調(diào)試系統(tǒng)和方法
一種FPGA調(diào)試系統(tǒng)和方法技術(shù)領(lǐng)域
本發(fā)明屬于數(shù)字集成電路技術(shù)領(lǐng)域，具體涉及一種FPGA調(diào)試系統(tǒng)和方法。
技術(shù)背景
現(xiàn)有技術(shù)中，F(xiàn)PGA的調(diào)試方法比較麻煩，需要投入大量的人力和時間?，F(xiàn)有技術(shù)中，F(xiàn)PGA的調(diào)試方法，常用的有兩種，一種是將FPGA內(nèi)部需要查看的信號連接到FPGA管腳， 然后采用昂貴的邏輯分析儀連接這些管腳分析信號；另外一種是采用外接電纜通過JTAG 接口連到FPGA上，通過Xilinx或者Altera提供的軟件邏輯分析儀來設(shè)置觸發(fā)條件，條件出發(fā)之后通過分析抓到的波形來分析問題。第一種方案需要昂貴的邏輯分析儀，第二種方案中需要在FPGA邏輯中插入FPGA廠家提供的邏輯分析單元，由于這部分功能占用的是 FPGA內(nèi)部的BRAM資源，所以所能存儲的現(xiàn)場數(shù)據(jù)量非常有限，另外通過電纜連接的方式使用起來也非常不便。
申請?zhí)枮?0101(^448 . 6的專利公開了一種FPGA調(diào)試方法，該方法通過FPGA內(nèi)部邏輯采集調(diào)試數(shù)據(jù)，并通過以太網(wǎng)口將采集的數(shù)據(jù)發(fā)送到遠(yuǎn)程調(diào)試終端。該方法存在以下一些問題
1)對于沒有網(wǎng)口的系統(tǒng)來說該方法無效。
2)只能對FPGA邏輯內(nèi)部信號進(jìn)行實(shí)時觀測，無法設(shè)置關(guān)鍵觸發(fā)點(diǎn)記錄信息，這樣帶來的問題是，調(diào)試所需要的少量信息淹沒在大量的實(shí)時數(shù)據(jù)中，且這些實(shí)時數(shù)據(jù)的存儲是個問題。發(fā)明內(nèi)容
本發(fā)明克服現(xiàn)有技術(shù)不足，是基于FPGA的數(shù)字集成電路的調(diào)試方法。
本發(fā)明提供了一種FPGA調(diào)試系統(tǒng)，包括FPGA待測邏輯模塊、信號采集單元模塊、 觸發(fā)條件電路單元模塊和數(shù)據(jù)傳輸單元模塊，其信號采集單元模塊采集FPGA待測邏輯模塊傳輸來的觸發(fā)信號，同時觸發(fā)條件電路單元模塊控制信號采集單元模塊的信號采集停止。
本發(fā)明提供的FPGA調(diào)試系統(tǒng)，該系統(tǒng)包括數(shù)據(jù)存儲單元模塊，用于存儲信號采集資源。
本發(fā)明提供的FPGA調(diào)試系統(tǒng)，其根據(jù)采集信號的數(shù)量設(shè)置信號采集深度n，也即采集存儲的周期數(shù)。
本發(fā)明提供的FPGA調(diào)試系統(tǒng)，數(shù)據(jù)存儲單元模塊是片內(nèi)RAM、片外DDR SDRAM或者 SRAM 等。
本發(fā)明提供的FPGA調(diào)試系統(tǒng)，在觸發(fā)條件滿足后η/2個周期時，觸發(fā)條件電路單元模塊控制信號采集單元模塊停止采集。
本發(fā)明提供的FPGA調(diào)試系統(tǒng)，數(shù)據(jù)存儲單元模塊按照先入先出的方式存儲采集數(shù)據(jù)，在數(shù)據(jù)存儲單元模塊的存儲資源使用完時，后采集的數(shù)據(jù)擠出先采集的數(shù)據(jù)。
本發(fā)明提供的FPGA調(diào)試系統(tǒng)，其包括數(shù)據(jù)分析單元模塊，用于通過以太網(wǎng)口、 PCIe總線、串口或者USB等接收數(shù)據(jù)傳輸單元模塊采集的所有數(shù)據(jù)。
本發(fā)明還提供了一種FPGA調(diào)試方法，包括如下步驟
1)FPGA邏輯里邊增加調(diào)試用的觸發(fā)條件電路單元以及采集關(guān)鍵信號用的信號采集單元。
2)分配信號采集資源，也即數(shù)據(jù)存儲單元，然后根據(jù)采集信號的數(shù)量設(shè)置信號采集深度n，也即采集存儲的周期數(shù)。
3)采集數(shù)據(jù)在數(shù)據(jù)存儲單元中按照先入先出的方式存儲，在數(shù)據(jù)存儲單元的存儲資源使用完時，后采集的數(shù)據(jù)擠出先采集的數(shù)據(jù)。
4)在觸發(fā)條件滿足后η/2個周期時，觸發(fā)條件電路單元控制信號采集單元停止采集。
5)數(shù)據(jù)傳輸單元將采集的所有數(shù)據(jù)通過以太網(wǎng)口、PCIe總線、串口或者USB等傳輸?shù)綌?shù)據(jù)分析單元進(jìn)行分析。
本發(fā)明提供的FPGA調(diào)試方法，F(xiàn)PGA的存儲資源是片內(nèi)RAM，片外DDR SDRAM或者 SRAM 等。
與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果在于
1)去掉調(diào)試時的外界電纜，使用起來比較方便；
2)可以利用FPGA外界的大容量存儲資源，增大條件觸發(fā)之后所能分析的數(shù)據(jù)量， 有利于更快的定位問題。


圖1本發(fā)明的FPGA調(diào)試方法示意圖。
具體實(shí)施方式
本發(fā)明提出一種FPGA調(diào)試方法，具體如下
1)FPGA邏輯里邊增加調(diào)試用的觸發(fā)條件電路單元以及采集關(guān)鍵信號用的信號采集單元。
2)根據(jù)FPGA的存儲資源使用情況(片內(nèi)RAM，片外DDR SDRAM或者SRAM等等) 分配信號采集資源，也即數(shù)據(jù)存儲單元，然后根據(jù)采集信號的數(shù)量設(shè)置信號采集深度n，也即采集存儲的周期數(shù)。
3)采集數(shù)據(jù)在數(shù)據(jù)存儲單元中按照先入先出的方式存儲，在數(shù)據(jù)存儲單元的存儲資源使用完時，后采集的數(shù)據(jù)擠出先采集的數(shù)據(jù)。
4)在觸發(fā)條件滿足后η/2個周期時，觸發(fā)條件電路單元控制信號采輯單元停止采集。
5)數(shù)據(jù)傳輸單元將采集的所有數(shù)據(jù)通過以太網(wǎng)口、PCIe總線、串口或者USB等傳輸?shù)綌?shù)據(jù)分析單元進(jìn)行分析。
本發(fā)明通過設(shè)置關(guān)鍵觸發(fā)點(diǎn)記錄信息，將調(diào)試所需要的少量信息從大量的實(shí)時數(shù)據(jù)中摘出，同時對這些實(shí)時數(shù)據(jù)的進(jìn)行了存儲分配。
以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案而非對其限制，盡管參照上述實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)的說明，所述領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解依然可以對本發(fā)明的具體實(shí)施方式
進(jìn)行修改或者同等替換，而未脫離本發(fā)明精神和范圍的任何修改或者等同替換， 其均應(yīng)涵蓋在本發(fā)明的權(quán)利要求范圍當(dāng)中。
權(quán)利要求
1.一種FPGA調(diào)試系統(tǒng)，包括FPGA待測邏輯模塊、信號采集單元模塊、觸發(fā)條件電路單元模塊和數(shù)據(jù)傳輸單元模塊，其信號采集單元模塊采集FPGA待測邏輯模塊傳輸來的觸發(fā)信號，同時觸發(fā)條件電路單元模塊控制信號采集單元模塊的信號采集停止。
2.權(quán)利要求1的系統(tǒng)，其特征在于，該系統(tǒng)包括數(shù)據(jù)存儲單元模塊，用于存儲信號采集資源。
3.權(quán)利要求1-2的系統(tǒng)，其特征在于，其根據(jù)采集信號的數(shù)量設(shè)置信號采集深度n，也即采集存儲的周期數(shù)。
4.權(quán)利要求1-3的系統(tǒng)，其特征在于，數(shù)據(jù)存儲單元模塊是片內(nèi)RAM、片外DDRSDRAM 或者SRAM等。
5.權(quán)利要求1-4的系統(tǒng)，其特征在于，在觸發(fā)條件滿足后η/2個周期時，觸發(fā)條件電路單元模塊控制信號采集單元模塊停止采集。
6.權(quán)利要求1-5的系統(tǒng)，其特征在于，數(shù)據(jù)存儲單元模塊按照先入先出的方式存儲采集數(shù)據(jù)，在數(shù)據(jù)存儲單元模塊的存儲資源使用完時，后采集的數(shù)據(jù)擠出先采集的數(shù)據(jù)。
7.權(quán)利要求1-6的系統(tǒng)，其特征在于，其包括數(shù)據(jù)分析單元模塊，用于通過以太網(wǎng)口、 PCIe總線、串口或者USB等接收數(shù)據(jù)傳輸單元模塊采集的所有數(shù)據(jù)。
8.一種FPGA調(diào)試方法，包括如下步驟1)FPGA邏輯里邊增加調(diào)試用的觸發(fā)條件電路單元以及采集關(guān)鍵信號用的信號采集單兀。2)分配信號采集資源，也即數(shù)據(jù)存儲單元，然后根據(jù)采集信號的數(shù)量設(shè)置信號采集深度η，也即采集存儲的周期數(shù)。3)采集數(shù)據(jù)在數(shù)據(jù)存儲單元中按照先入先出的方式存儲，在數(shù)據(jù)存儲單元的存儲資源使用完時，后采集的數(shù)據(jù)擠出先采集的數(shù)據(jù)。4)在觸發(fā)條件滿足后η/2個周期時，觸發(fā)條件電路單元控制信號采集單元停止采集。5)數(shù)據(jù)傳輸單元將采集的所有數(shù)據(jù)通過以太網(wǎng)口、PCIe總線、串口或者USB等傳輸?shù)綌?shù)據(jù)分析單元進(jìn)行分析。
9.權(quán)利要求8的方法，其特征在于，F(xiàn)PGA的存儲資源是片內(nèi)RAM，片外DDRSDRAM或者 SRAM 等。
全文摘要
本發(fā)明提供了一種FPGA調(diào)試系統(tǒng)和方法，所述系統(tǒng)包括FPGA待測邏輯模塊、信號采集單元模塊、觸發(fā)條件電路單元模塊和數(shù)據(jù)傳輸單元模塊，其信號采集單元模塊采集FPGA待測邏輯模塊傳輸來的觸發(fā)信號，同時觸發(fā)條件電路單元模塊控制信號采集單元模塊的信號采集停止；所述方法，增加了調(diào)試用的觸發(fā)條件電路單元以及采集關(guān)鍵信號用的信號采集單元。本發(fā)明提供的FPGA調(diào)試系統(tǒng)和方法，去掉調(diào)試時的外界電纜，使用起來比較方便；而且可以利用FPGA外界的大容量存儲資源，增大條件觸發(fā)之后所能分析的數(shù)據(jù)量，有利于更快的定位問題。
文檔編號G01R31/3185GK102495359SQ201110413599
公開日2012年6月13日 申請日期2011年12月13日 優(yōu)先權(quán)日2011年12月13日
發(fā)明者張英文, 李靜, 竇曉光, 紀(jì)奎, 邵宗有 申請人:曙光信息產(chǎn)業(yè)(北京)有限公司