專利名稱：一種諧波萬用表的測試方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子信息領(lǐng)域，還涉及電子測量領(lǐng)域，具體涉及一種諧波萬用表的測量方法以及實(shí)現(xiàn)該方法的裝置。
背景技術(shù)：
在電力系統(tǒng)中諧波產(chǎn)生的根本原因是由于非線性負(fù)載所致。當(dāng)電流流經(jīng)負(fù)載時(shí)，與所加的電壓不呈線性關(guān)系，就形成非正弦電流，即電路中有諧波產(chǎn)生。直流輸電、大功率單相整流技術(shù)在工業(yè)部門和用電設(shè)備上的廣泛應(yīng)用。導(dǎo)致電流波形畸變和三相不平衡日益嚴(yán)重，成為影響電能質(zhì)量的重要因素。沖擊性功率負(fù)荷(如電弧爐、直流輸電換流站)投入電網(wǎng)運(yùn)行后，會(huì)使電網(wǎng)電壓發(fā)生波動(dòng)，從而嚴(yán)重地干擾了電網(wǎng)中波動(dòng)敏感負(fù)荷如照明、計(jì)算機(jī)、精密電子儀器等的正常運(yùn)轉(zhuǎn)。眾多基于計(jì)算機(jī)，微處理器控制的精密電子和電力電子裝置在電力系統(tǒng)大量使用，對供電質(zhì)量的敏感程度越來越高，他們對系統(tǒng)干擾比機(jī)電設(shè)備更敏感，因此對電能質(zhì)量的要求也更高。一旦出現(xiàn)電能質(zhì)量問題，輕則造成設(shè)備故障，重則造成整個(gè)系統(tǒng)的損壞，由此帶來的損失是難以估量的。另外，大量為提高生產(chǎn)效率，節(jié)約能源和減小環(huán)境污染而采用的基于電力電子技術(shù)的現(xiàn)代化設(shè)備正成為電能質(zhì)量問題的主要來源。所以，這些問題需要諧波分析儀來輔助解決。目前市場上的萬用表和諧波分析儀都是獨(dú)立的，而我們的電力和質(zhì)檢部門等在實(shí)際檢測和使用時(shí)，除了萬用表的基本參數(shù)測試(包括電壓，頻率，通斷，電流，電容和溫度等)夕卜，往往還要進(jìn)行電網(wǎng)的諧波分析，這樣需要選取不同功能的各種不同電子測量儀表，無法把不同的功能測量集成于一種儀表上，使其測量過程比較繁瑣，測量勞動(dòng)強(qiáng)度大，增加測量成本，給測量帶來很多不便，且多個(gè)單一功能的測量儀表不但造價(jià)昂貴而且攜帶不便。所以，開發(fā)一種諧波分析功能和萬用表功能于一體的儀表，就成為較為迫切的需要。

發(fā)明內(nèi)容
本發(fā)明的目的是為了有效解決測量儀表功能單一問題，同時(shí)結(jié)合目前市場上萬用表和諧波分析儀而開發(fā)一種諧波萬用表的測量方法及裝置，該萬用表，具有智能化高，精確度高，使用方便、快捷的特點(diǎn)。本發(fā)明為實(shí)現(xiàn)上述目的所采用的技術(shù)方案為—種諧波萬用表的測量方法，其包括以下步驟( I)設(shè)置一萬用表本體，并在其內(nèi)部設(shè)置一功能電路板；(2)在所述功能電路板上，設(shè)置相互連接的功能測試單元、中央處理單元和電源單元;(3)在所述的功能測試單元內(nèi)，設(shè)置相互連接的信號(hào)調(diào)理電路、萬用表測試電路和諧波測試電路；其中所述萬用表測試電路為一萬用表專用集成芯片，所述的諧波測試電路包括基頻測試電路和高速ADC采集電路；
(4)在所述的中央處理單元內(nèi)設(shè)置一軟件控制平臺(tái)，所述的軟件控制平臺(tái)設(shè)置有如下附加功能模塊=HOLD數(shù)據(jù)保持，MAX/MIN最大/最小值，RANGE切換自動(dòng)和手動(dòng)量程，LIGHT背光，SAVE存儲(chǔ)，RECALL讀存儲(chǔ)的數(shù)據(jù)和LOCK漏電開關(guān)鎖定測試模塊；(5)加電開始工作，首先，由軟件控制平臺(tái)根據(jù)預(yù)先設(shè)置好的程序，對功能測試單元進(jìn)行測試選擇，待測試項(xiàng)目選定后，使用萬用表探針開始采集信息源所發(fā)出的信號(hào)，通過信號(hào)調(diào)理電路，對所采集的信號(hào)進(jìn)行調(diào)理后，傳輸至所選定的測試功能所對應(yīng)的測試電路中，測試電路對信號(hào)進(jìn)行測試后，將測試數(shù)據(jù)傳輸至中央處理單元，測試數(shù)據(jù)經(jīng)中央處理單元計(jì)算分析后，將測試結(jié)果輸出。所述的步驟(5)還包括當(dāng)選擇萬用表測試功能時(shí)，所述的功能選擇模塊，根據(jù)用戶的選擇，提供相應(yīng)的測試功能，然后對信息源進(jìn)行采集，經(jīng)信號(hào)調(diào)理電路對采集的信號(hào)進(jìn) 行預(yù)處理后，傳輸至ASIC中，然后通過ASIC與中央處理單元進(jìn)行通信和處理后，輸出信號(hào)；當(dāng)選擇諧波分析功能時(shí)，諧波信號(hào)經(jīng)信號(hào)調(diào)理電路調(diào)理后得到基波信號(hào)的頻率，該信號(hào)經(jīng)基頻測試電路后，傳輸至中央處理單元，中央處理單元根據(jù)高速ADC采集電路得到相應(yīng)的采樣頻率，然后通過中央處理單元，算出相應(yīng)的諧波大小和其他參數(shù)后，輸出結(jié)果。在步驟(4)中所述的軟件控制平臺(tái)設(shè)置如下附加功能模塊H0LD數(shù)據(jù)保持，MAX/MIN最大/最小值，RANGE切換自動(dòng)和手動(dòng)量程，LIGHT背光，SAVE存儲(chǔ)，RECALL讀存儲(chǔ)的數(shù)據(jù)和LOCK漏電開關(guān)鎖定測試。步驟(3)所述的信號(hào)調(diào)理電路包括電阻R1、電阻R2、電阻R3、電阻R4、電阻R5、電阻R6、電壓比較器U8A、線性器件U7、信號(hào)輸入端子V1_A和信號(hào)輸入端子V1_B，其中所述的線性器件U7的第6腳和第8腳接地，第7腳接電源VEE，第16腳接電源VCC，第9腳與信號(hào)輸入端子V1_B相連，第10腳與信號(hào)輸入端子V1_A相連，第11腳與電阻R3的一端及電阻R4的一端相連，第15腳與電阻R3的另一端及電阻R2的一端相連，第14腳與電阻R2的另一端及電阻Rl的一端相連，第12腳與Rl的另一端相連，第13腳與電壓比較器U8A的第2腳相連接，電壓比較器的第I腳輸出信號(hào)，電壓比較器的第3腳與電阻R5的一端及電阻R6的一端相連，電阻R5的另一端連接萬用表Voltage接口，電阻R6的另一端與萬用表COM端相連并接地；步驟(3)所述的基頻測試電路包括電阻R7、電阻R8、電阻R9、電阻R10、電阻R11、電阻R12、電阻R13、電阻R14、電阻R15、電壓比較器U9A、電壓比較器U10A、電壓比較器U11A、電壓比較器U12A、電壓比較器U13A、電壓比較器U14A、電容Cl、電容C2、電容C3、電容C4、電容C5、電容C6和電容C7，其中所述的電壓比較器U9A的第2腳連接信號(hào)輸入端，第I腳與第3腳及電阻R7的一端相連，電壓比較其UlOA的第2腳與電阻R7的另一端及電容Cl的一端相連，第I腳與第3腳及電阻R8的一端相連，電容Cl的另一端接地，電阻R8的另一端與電容C5的一端及電阻R9的一端相連，電壓比較器Ul IA的第2腳與電阻R9的另一端及電容C2的一端相連,第I腳與第3腳、電容C5的另一端及電阻RlO的一端相連，電容C2的另一端接地，電阻RlO的另一端與電容C6的一端及電阻Rll的一端相連，電壓比較器U12A的第2腳與電阻Rll的另一端及電容C3的一端相連，第I腳與第3腳、電容C6的另一端及電阻R12的一端相連，電容C3另一端接地，電阻R12的另一端與電容C7的一端及電阻R13的一端連接，電壓比較器U13A的第2腳與電阻R13的另一端及電容C4的一端相連，第I腳與第3腳、電容C7的另一端及電壓比較器U14A的第2腳相連，電容C4的另一端接地，電壓比較器U14A的第3腳與電阻R14的一端及電阻R15的一端相連,第I腳與電阻R15的另一端相連，并輸出信號(hào)，電阻R14的另一端接地。步驟(3)所述的電源電路包括線性器件U4、線性器件U5、線性器件U6、三極管Q1、三極管Q2、三極管Q3、二極管D1、二極管D2、二極管D3、二極管D4、電容C8、電容C9、電容C10、電容C11、電容C12、電容C13、電容C14、電容C15、電容C16、電容C17、電容C18、按鍵SI、電阻R16、電阻R17、電阻R18、電阻R19、電阻R20、電阻R21、電感LI和電源BATT，其中所述的電源BATT負(fù)極接地，正極與二極管Dl正極連接，二極管Dl負(fù)極與電阻R17的一端及三極管Ql的發(fā)射極相連，電阻R17的另一端與二極管D2的正極、電阻R18的一端及三極管Q2的集電極相連，二極管D2的負(fù)極與二極管D3的負(fù)極及按鍵SI的一端連接，按鍵SI的另一端接地，二極管D3的正極連接電阻R16的一端，并與開關(guān)信號(hào)端相連，電阻R16的另一端接電源VCCl，三極管Ql的基極與電阻R18的另一端連接，三極管Q2的發(fā)射極接地，基極與電阻R19的一端及三極管Q3的集電極相連，電阻R19的另一端與電阻R20的一端相接，并連接電源VCCl，三極管Q3的發(fā)射極接地，基極連接電阻R21的一端，電阻R21的另一端連接電 阻R20的另一端，并與電源輸入端相連，三極管Ql的集電極與電容CS的正極及線性器件U4的第7腳相連，并連接+9V電源，電容CS的負(fù)極接地，線性器件U4的第6腳接地，第I腳連接電容C18的一端，第4腳與電容C9及線性器件U5的第I腳相連，第8腳與電容C8的另一端、二極管D4的負(fù)極及電感LI的一端相連，電容C9的負(fù)極接地，二極管D4的正極接地，電感LI的另一端連接電容ClO的正極，并提供電源VCC，電容ClO的負(fù)極接地，線性器件U5的第2腳連接電容C12的一端，第4腳連接電容C12的另一端，第3腳接地，第5腳連接電容C13的一端連接，并輸出電源VEE，第8腳連接電容Cll的一端連接，電容Cll與C13的另一端接地均接地，線性器件U6的第I腳與電容C14的一端及電容C15的正極相連，并接電源VCC，第2腳接地，第3腳與電容C16的正極及電容C17的一端連接，并輸出電源VCCl，電容C14的另一端、C15的負(fù)極、C16的負(fù)極和C17的另一端均接地。步驟(2)所述的中央處理單元包括一 DSP芯片和一 FPGA芯片，其中所述的DSP芯片的A15-A0腳與FPGA芯片的A15-A0腳通過BUS總線相接，DSP芯片的/IS腳與FPGA芯片的/EN腳相接，DSP芯片的/STRB腳與FPGA芯片的/STRB腳相接，DSP芯片的R/W腳與FPGA芯片的R/W腳相接，DSP芯片的READY腳與FPGA芯片的READY腳相接，DSP芯片的/MSC腳與FPGA芯片的/MSC腳相接，DSP芯片的/INTn腳與高速ADC芯片的BUSY腳相接，DSP芯片的D0-D15腳與高速ADC芯片的D0-D15腳通過BUS總線相接，F(xiàn)PGA芯片的/CS腳與高速ADC芯片的/CS腳相接，F(xiàn)PGA芯片的AO腳與高速ADC芯片的AO腳相接，F(xiàn)PGA芯片的/READ腳與高速ADC芯片的/READ腳相接。一種實(shí)施權(quán)利上述方法的裝置，其包括一萬用表本體，及位于本體內(nèi)部的電路部分，所述的電路部分包括相互連接的功能測試單元、中央處理單元和電源單元；所述的功能測試單元，包括相互連接的信號(hào)調(diào)理電路、萬用表測試電路和諧波測試電路；其中所述萬用表測試電路為一萬用表專用集成芯片，所述的諧波測試電路包括基頻測試電路和高速ADC采集電路；所述的中央處理單元內(nèi)設(shè)置一軟件控制平臺(tái)，所述的軟件控制平臺(tái)設(shè)置有如下附加功能模塊=HOLD數(shù)據(jù)保持，MAX/MIN最大/最小值，RANGE切換自動(dòng)和手動(dòng)量程，LIGHT背光，SAVE存儲(chǔ)，RECALL讀存儲(chǔ)的數(shù)據(jù)和LOCK漏電開關(guān)鎖定測試模塊；所述的萬用表本體上還對應(yīng)設(shè)有一功能轉(zhuǎn)換旋鈕，及如下多個(gè)附加功能按鍵H0LD數(shù)據(jù)保持，MAX/MIN最大/最小值，RANGE切換自動(dòng)和手動(dòng)量程，LIGHT背光，SAVE存儲(chǔ)，RECALL讀存儲(chǔ)的數(shù)據(jù)和LOCK漏電開關(guān)鎖定測試按鍵；使用萬用表探針開始采集信息源所發(fā)出的信號(hào)時(shí)，對測試功能進(jìn)行選擇，待采集完信號(hào)后，通過信號(hào)調(diào)理電路進(jìn)行調(diào)理后，傳輸至所選定的測試功能所對應(yīng)的測試電路中，測試電路對信號(hào)進(jìn)行測試后，將測試數(shù)據(jù)傳輸至中央處理單元，測試數(shù)據(jù)經(jīng)中央處理單元計(jì)算分析后，將測試結(jié)果輸出。所述的萬用表本體上設(shè)有一功能轉(zhuǎn)換旋鈕，及如下多個(gè)附加功能按鍵H0LD數(shù)據(jù)保持，MAX/MIN最大/最小值，RANGE切換自動(dòng)和手動(dòng)量程，LIGHT背光，SAVE存儲(chǔ)，RECALL讀存儲(chǔ)的數(shù)據(jù)和LOCK漏電開關(guān)鎖定測試。 所述的信號(hào)調(diào)理電路包括電阻R1、電阻R2、電阻R3、電阻R4、電阻R5、電阻R6、電壓比較器U8A、線性器件U7、信號(hào)輸入端子V1_A和信號(hào)輸入端子V1_B，其中所述的線性器件U7的第6腳和第8腳接地，第7腳接電源VEE，第16腳接電源VCC，第9腳與信號(hào)輸入端子VlB相連，第10腳與信號(hào)輸入端子V1_A相連，第11腳與電阻R3的一端及電阻R4的一端相連，第15腳與電阻R3的另一端及電阻R2的一端相連，第14腳與電阻R2的另一端及電阻Rl的一端相連，第12腳與Rl的另一端相連，第13腳與電壓比較器U8A的第2腳相連接，電壓比較器的第I腳輸出信號(hào)，電壓比較器的第3腳與電阻R5的一端及電阻R6的一端相連，電阻R5的另一端連接萬用表Voltage接口，電阻R6的另一端與萬用表COM端相連并接地；所述的基頻測試電路包括電阻R7、電阻R8、電阻R9、電阻R10、電阻R11、電阻R12、電阻R13、電阻R14、電阻R15、電壓比較器U9A、電壓比較器U10A、電壓比較器U11A、電壓比較器U12A、電壓比較器U13A、電壓比較器U14A、電容Cl、電容C2、電容C3、電容C4、電容C5、電容C6和電容C7，其中所述的電壓比較器U9A的第2腳連接信號(hào)輸入端，第I腳與第3腳及電阻R7的一端相連，電壓比較其UlOA的第2腳與電阻R7的另一端及電容Cl的一端相連，第I腳與第3腳及電阻R8的一端相連，電容Cl的另一端接地，電阻R8的另一端與電容C5的一端及電阻R9的一端相連，電壓比較器UlIA的第2腳與電阻R9的另一端及電容C2的一端相連,第I腳與第3腳、電容C5的另一端及電阻RlO的一端相連，電容C2的另一端接地，電阻RlO的另一端與電容C6的一端及電阻Rll的一端相連，電壓比較器U12A的第2腳與電阻Rll的另一端及電容C3的一端相連，第I腳與第3腳、電容C6的另一端及電阻R12的一端相連，電容C3另一端接地，電阻R12的另一端與電容C7的一端及電阻R13的一端連接，電壓比較器U13A的第2腳與電阻R13的另一端及電容C4的一端相連，第I腳與第3腳、電容C7的另一端及電壓比較器U14A的第2腳相連，電容C4的另一端接地，電壓比較器U14A的第3腳與電阻R14的一端及電阻R15的一端相連，第I腳與電阻R15的另一端相連，并輸出信號(hào)，電阻R14的另一端接地。所述的電源電路包括線性器件U4、線性器件U5、線性器件U6、三極管Q1、三極管Q2、三極管Q3、二極管D1、二極管D2、二極管D3、二極管D4、電容C8、電容C9、電容C10、電容C11、電容C12、電容C13、電容C14、電容C15、電容C16、電容C17、電容C18、按鍵SI、電阻R16、電阻R17、電阻R18、電阻R19、電阻R20、電阻R21、電感LI和電源BATT，其中所述的電源BATT負(fù)極接地，正極與二極管Dl正極連接，二極管Dl負(fù)極與電阻R17的一端及三極管Ql的發(fā)射極相連，電阻R17的另一端與二極管D2的正極、電阻R18的一端及三極管Q2的集電極相連，二極管D2的負(fù)極與二極管D3的負(fù)極及按鍵SI的一端連接，按鍵SI的另一端接地，二極管D3的正極連接電阻R16的一端，并與開關(guān)信號(hào)端相連，電阻R16的另一端接電源VCCl，三極管Ql的基極與電阻R18的另一端連接，三極管Q2的發(fā)射極接地，基極與電阻R19的一端及三極管Q3的集電極相連，電阻R19的另一端與電阻R20的一端相接，并連接電源VCCl，三極管Q3的發(fā)射極接地，基極連接電阻R21的一端，電阻R21的另一端連接電阻R20的另一端，并與電源輸入端相連，三極管Ql的集電極與電容CS的正極及線性器件U4的第7腳相連，并連接+9V電源，電容C8的負(fù)極接地，線性器件U4的第6腳接地，第I腳連接電容C18的一端,第4腳與電容C9及線性器件U5的 第I腳相連,第8腳與電容C8的另一端、二極管D4的負(fù)極及電感LI的一端相連，電容C9的負(fù)極接地，二極管D4的正極接地，電感LI的另一端連接電容ClO的正極，并提供電源VCC，電容ClO的負(fù)極接地，線性器件U5的第2腳連接電容C12的一端，第4腳連接電容C12的另一端，第3腳接地，第5腳連接電容C13的一端連接，并輸出電源VEE，第8腳連接電容Cl I的一端連接，電容Cll與C13的另一端接地均接地，線性器件U6的第I腳與電容C14的一端及電容C15的正極相連，并接電源VCC，第2腳接地，第3腳與電容C16的正極及電容C17的一端連接，并輸出電源VCCl，電容C14的另一端、C15的負(fù)極、C16的負(fù)極和C17的另一端均接地。所述的中央處理單元包括一 DSP芯片和一 FPGA芯片，其中所述的DSP芯片的A15-A0腳與FPGA芯片的A15-A0腳通過BUS總線相接，DSP芯片的/IS腳與FPGA芯片的/EN腳相接，DSP芯片的/STRB腳與FPGA芯片的/STRB腳相接，DSP芯片的R/W腳與FPGA芯片的R/W腳相接，DSP芯片的READY腳與FPGA芯片的READY腳相接，DSP芯片的/MSC腳與FPGA芯片的/MSC腳相接，DSP芯片的/INTn腳與高速ADC芯片的BUSY腳相接，DSP芯片的DO-D15腳與高速ADC芯片的D0-D15腳通過BUS總線相接，F(xiàn)PGA芯片的/CS腳與高速ADC芯片的/CS腳相接，F(xiàn)PGA芯片的AO腳與高速ADC芯片的AO腳相接，F(xiàn)PGA芯片的/READ腳與高速ADC芯片的/READ腳相接。所述的DSP芯片采用TI公司生產(chǎn)的TMS320C25芯片，該芯片為高性能的單片信號(hào)處理器；所述的FPGA芯片采用松下半導(dǎo)體CLAy31芯片，該芯片每個(gè)乘法器的乘法速度是以MHz,以及實(shí)施乘數(shù)所需的FPGA的百分比來排列的，配合DSP芯片使用，將大大提高本發(fā)明萬用表的運(yùn)算能力，從而提高了萬用表的工作效率。本發(fā)明將萬用表和諧波分析儀結(jié)為一體，使得使用者在對諧波的分析和其他功能測試時(shí)，無需使用兩個(gè)測量儀器，而使用本發(fā)明就能達(dá)到測量目的，而且結(jié)合附加功能，從而能夠?qū)崿F(xiàn)測量的準(zhǔn)確、方便和快捷。


圖I為本發(fā)明硬件功能模塊圖；圖2為本發(fā)明的信號(hào)調(diào)理電路圖；圖3為本發(fā)明的基頻測試電路圖；圖4為本發(fā)明的電源電路圖；圖5為本發(fā)明的中央處理電路及ADC采集電路。
具體實(shí)施例方式實(shí)施例參見圖I至圖5，本實(shí)施例提供一種一種諧波萬用表的測量方法，其包括以下步驟( I)設(shè)置一萬用表本體，并在其內(nèi)部設(shè)置一功能電路板；(2)在所述功能電路板上，設(shè)置相互連接的功能測試單元、中央處理單元和電源單元;(3)在所述的功能測試單元內(nèi)，設(shè)置相互連接的信號(hào)調(diào)理電路、萬用表測試電路和諧波測試電路；其中所述萬用表測試電路為一萬用表專用集成芯片，所述的諧波測試電路包括基頻測試電路和高速ADC采集電路；(4)在所述的中央處理單元內(nèi)設(shè)置一軟件控制平臺(tái)，所述的軟件控制平臺(tái)設(shè)置有如下附加功能模塊=HOLD數(shù)據(jù)保持，MAX/MIN最大/最小值，RANGE切換自動(dòng)和手動(dòng)量程，LIGHT背光，SAVE存儲(chǔ)，RECALL讀存儲(chǔ)的數(shù)據(jù)和LOCK漏電開關(guān)鎖定測試模塊； (5)加電開始工作，首先，由軟件控制平臺(tái)根據(jù)預(yù)先設(shè)置好的程序，對功能測試單元進(jìn)行測試選擇，待測試項(xiàng)目選定后，使用萬用表探針開始采集信息源所發(fā)出的信號(hào)，通過信號(hào)調(diào)理電路，對所采集的信號(hào)進(jìn)行調(diào)理后，傳輸至所選定的測試功能所對應(yīng)的測試電路中，測試電路對信號(hào)進(jìn)行測試后，將測試數(shù)據(jù)傳輸至中央處理單元，測試數(shù)據(jù)經(jīng)中央處理單元計(jì)算分析后，將測試結(jié)果輸出。所述的步驟(5)還包括當(dāng)選擇萬用表測試功能時(shí)，所述的功能選擇模塊，根據(jù)用戶的選擇，提供相應(yīng)的測試功能，然后對信息源進(jìn)行采集，經(jīng)信號(hào)調(diào)理電路對采集的信號(hào)進(jìn)行預(yù)處理后，傳輸至ASIC中，然后通過ASIC與中央處理單元進(jìn)行通信和處理后，輸出信號(hào)；當(dāng)選擇諧波分析功能時(shí)，諧波信號(hào)經(jīng)信號(hào)調(diào)理電路調(diào)理后得到基波信號(hào)的頻率，該信號(hào)經(jīng)基頻測試電路后，傳輸至中央處理單元，中央處理單元根據(jù)高速ADC采集電路得到相應(yīng)的采樣頻率，然后通過中央處理單元，算出相應(yīng)的諧波大小和其他參數(shù)后，輸出結(jié)果。在步驟(4)中所述的軟件控制平臺(tái)設(shè)置如下附加功能模塊H0LD數(shù)據(jù)保持，MAX/MIN最大/最小值，RANGE切換自動(dòng)和手動(dòng)量程，LIGHT背光，SAVE存儲(chǔ)，RECALL讀存儲(chǔ)的數(shù)據(jù)和LOCK漏電開關(guān)鎖定測試。步驟(3)所述的信號(hào)調(diào)理電路包括電阻R1、電阻R2、電阻R3、電阻R4、電阻R5、電阻R6、電壓比較器U8A、線性器件U7、信號(hào)輸入端子V1_A和信號(hào)輸入端子V1_B，其中所述的線性器件U7的第6腳和第8腳接地，第7腳接電源VEE，第16腳接電源VCC，第9腳與信號(hào)輸入端子V1_B相連，第10腳與信號(hào)輸入端子V1_A相連，第11腳與電阻R3的一端及電阻R4的一端相連，第15腳與電阻R3的另一端及電阻R2的一端相連，第14腳與電阻R2的另一端及電阻Rl的一端相連，第12腳與Rl的另一端相連，第13腳與電壓比較器U8A的第2腳相連接，電壓比較器的第I腳輸出信號(hào)，電壓比較器的第3腳與電阻R5的一端及電阻R6的一端相連，電阻R5的另一端連接萬用表Voltage接口，電阻R6的另一端與萬用表COM端相連并接地；步驟(3)所述的基頻測試電路包括電阻R7、電阻R8、電阻R9、電阻R10、電阻R11、電阻R12、電阻R13、電阻R14、電阻R15、電壓比較器U9A、電壓比較器U10A、電壓比較器U11A、電壓比較器U12A、電壓比較器U13A、電壓比較器U14A、電容Cl、電容C2、電容C3、電容C4、電容C5、電容C6和電容C7，其中所述的電壓比較器U9A的第2腳連接信號(hào)輸入端，第I腳與第3腳及電阻R7的一端相連，電壓比較其UlOA的第2腳與電阻R7的另一端及電容Cl的一端相連，第I腳與第3腳及電阻R8的一端相連，電容Cl的另一端接地，電阻R8的另一端與電容C5的一端及電阻R9的一端相連，電壓比較器Ul IA的第2腳與電阻R9的另一端及電容C2的一端相連,第I腳與第3腳、電容C5的另一端及電阻RlO的一端相連，電容C2的另一端接地，電阻RlO的另一端與電容C6的一端及電阻Rll的一端相連，電壓比較器U12A的第2腳與電阻Rll的另一端及電容C3的一端相連，第I腳與第3腳、電容C6的另一端及電阻R12的一端相連，電容C3另一端接地，電阻R12的另一端與電容C7的一端及電阻R13的一端連接，電壓比較器U13A的第2腳與電阻R13的另一端及電容C4的一端相連，第I腳與第3腳、電容C7的另一端及電壓比較器U14A的第2腳相連，電容C4的另一端接地，電壓比較器U14A的第3腳與電阻R14的一端及電阻R15的一端相連,第I腳與電阻R15的另一端相連，并輸出信號(hào)，電阻R14的另一端接地。步驟(3)所述的電源電路包括線性器件U4、線性器件U5、線性器件U6、三極管Q1、三極管Q2、三極管Q3、二極管D1、二極管D2、二極管D3、二極管D4、電容C8、電容C9、電容C10、電容C11、電容C12、電容C13、電容C14、電容C15、電容C16、電容C17、電容C18、按鍵SI、電阻R16、電阻R17、電阻R18、電阻R19、電阻R20、電阻R21、電感LI和電源BATT，其中所述的電源BATT負(fù)極接地，正極與二極管Dl正極連接，二極管Dl負(fù)極與電阻R17的一端及三 極管Ql的發(fā)射極相連，電阻R17的另一端與二極管D2的正極、電阻R18的一端及三極管Q2的集電極相連，二極管D2的負(fù)極與二極管D3的負(fù)極及按鍵SI的一端連接，按鍵SI的另一端接地，二極管D3的正極連接電阻R16的一端，并與開關(guān)信號(hào)端相連，電阻R16的另一端接電源VCCl，三極管Ql的基極與電阻R18的另一端連接，三極管Q2的發(fā)射極接地，基極與電阻R19的一端及三極管Q3的集電極相連，電阻R19的另一端與電阻R20的一端相接，并連接電源VCCl，三極管Q3的發(fā)射極接地，基極連接電阻R21的一端，電阻R21的另一端連接電阻R20的另一端，并與電源輸入端相連，三極管Ql的集電極與電容CS的正極及線性器件U4的第7腳相連，并連接+9V電源，電容CS的負(fù)極接地，線性器件U4的第6腳接地，第I腳連接電容C18的一端，第4腳與電容C9及線性器件U5的第I腳相連，第8腳與電容C8的另一端、二極管D4的負(fù)極及電感LI的一端相連，電容C9的負(fù)極接地，二極管D4的正極接地，電感LI的另一端連接電容ClO的正極，并提供電源VCC，電容ClO的負(fù)極接地，線性器件U5的第2腳連接電容C12的一端，第4腳連接電容C12的另一端，第3腳接地，第5腳連接電容C13的一端連接，并輸出電源VEE，第8腳連接電容Cll的一端連接，電容Cll與C13的另一端接地均接地，線性器件U6的第I腳與電容C14的一端及電容C15的正極相連，并接電源VCC，第2腳接地，第3腳與電容C16的正極及電容C17的一端連接，并輸出電源VCCl，電容C14的另一端、C15的負(fù)極、C16的負(fù)極和C17的另一端均接地。步驟(2)所述的中央處理單元包括一 DSP芯片和一 FPGA芯片，其中所述的DSP芯片的A15-A0腳與FPGA芯片的A15-A0腳通過BUS總線相接，DSP芯片的/IS腳與FPGA芯片的/EN腳相接，DSP芯片的/STRB腳與FPGA芯片的/STRB腳相接，DSP芯片的R/W腳與FPGA芯片的R/W腳相接，DSP芯片的READY腳與FPGA芯片的READY腳相接，DSP芯片的/MSC腳與FPGA芯片的/MSC腳相接，DSP芯片的/INTn腳與高速ADC芯片的BUSY腳相接，DSP芯片的D0-D15腳與高速ADC芯片的D0-D15腳通過BUS總線相接，F(xiàn)PGA芯片的/CS腳與高速ADC芯片的/CS腳相接，F(xiàn)PGA芯片的AO腳與高速ADC芯片的AO腳相接，F(xiàn)PGA芯片的/READ腳與高速ADC芯片的/READ腳相接。一種實(shí)施權(quán)利上述方法的裝置，其包括一萬用表本體，及位于本體內(nèi)部的電路部分，所述的電路部分包括相互連接的功能測試單元、中央處理單元和電源單元；所述的功能測試單元，包括相互連接的信號(hào)調(diào)理電路、萬用表測試電路和諧波測試電路；其中所述萬用表測試電路為一萬用表專用集成芯片，所述的諧波測試電路包括基頻測試電路和高速ADC采集電路；所述的中央處理單元內(nèi)設(shè)置一軟件控制平臺(tái)，所述的軟件控制平臺(tái)設(shè)置有如下附加功能模塊=HOLD數(shù)據(jù)保持，MAX/MIN最大/最小值，RANGE切換自動(dòng)和手動(dòng)量程，LIGHT背光，SAVE存儲(chǔ)，RECALL讀存儲(chǔ)的數(shù)據(jù)和LOCK漏電開關(guān)鎖定測試模塊；所述的萬用表本體上還對應(yīng)設(shè)有一功能轉(zhuǎn)換旋鈕，及如下多個(gè)附加功能按鍵H0LD數(shù)據(jù)保持，MAX/MIN最大/最小值，RANGE切換自動(dòng)和手動(dòng)量程，LIGHT背光，SAVE存儲(chǔ)，RECALL讀存儲(chǔ)的數(shù)據(jù)和LOCK漏電開關(guān)鎖定測試按鍵；使用萬用表探針開始采集信息源所發(fā)出的信號(hào)時(shí)，對測試功能進(jìn)行選擇，待采集完信號(hào)后，通過信號(hào)調(diào)理電路進(jìn)行調(diào)理后，傳輸至所選定的測試功能所對應(yīng)的測試電路中，測試電路對信號(hào)進(jìn)行測試后，將測試數(shù)據(jù)傳輸至中央處理單元，測試數(shù)據(jù)經(jīng)中央處理單元計(jì)算分析后，將測試結(jié)果輸出。所述的萬用表本體上設(shè)有一功能轉(zhuǎn)換旋鈕，及如下多個(gè)附加功能按鍵H0LD數(shù)據(jù)保持，MAX/MIN最大/最小值，RANGE切換自動(dòng)和手動(dòng)量程，LIGHT背光，SAVE存儲(chǔ)，RECALL讀存儲(chǔ)的數(shù)據(jù)和LOCK漏電開關(guān)鎖定測試。 所述的信號(hào)調(diào)理電路包括電阻R1、電阻R2、電阻R3、電阻R4、電阻R5、電阻R6、電壓比較器U8A、線性器件U7、信號(hào)輸入端子V1_A和信號(hào)輸入端子V1_B，其中所述的線性器件U7的第6腳和第8腳接地，第7腳接電源VEE，第16腳接電源VCC，第9腳與信號(hào)輸入端子V1_B相連，第10腳與信號(hào)輸入端子V1_A相連，第11腳與電阻R3的一端及電阻R4的一端相連，第15腳與電阻R3的另一端及電阻R2的一端相連，第14腳與電阻R2的另一端及電阻Rl的一端相連，第12腳與Rl的另一端相連，第13腳與電壓比較器U8A的第2腳相連接，電壓比較器的第I腳輸出信號(hào)，電壓比較器的第3腳與電阻R5的一端及電阻R6的一端相連，電阻R5的另一端連接萬用表Voltage接口，電阻R6的另一端與萬用表COM端相連并接地；所述的基頻測試電路包括電阻R7、電阻R8、電阻R9、電阻R10、電阻R11、電阻R12、電阻R13、電阻R14、電阻R15、電壓比較器U9A、電壓比較器U10A、電壓比較器U11A、電壓比較器U12A、電壓比較器U13A、電壓比較器U14A、電容Cl、電容C2、電容C3、電容C4、電容C5、電容C6和電容C7，其中所述的電壓比較器U9A的第2腳連接信號(hào)輸入端，第I腳與第3腳及電阻R7的一端相連，電壓比較其UlOA的第2腳與電阻R7的另一端及電容Cl的一端相連，第I腳與第3腳及電阻R8的一端相連，電容Cl的另一端接地，電阻R8的另一端與電容C5的一端及電阻R9的一端相連，電壓比較器UlIA的第2腳與電阻R9的另一端及電容C2的一端相連,第I腳與第3腳、電容C5的另一端及電阻RlO的一端相連，電容C2的另一端接地，電阻RlO的另一端與電容C6的一端及電阻Rll的一端相連，電壓比較器U12A的第2腳與電阻Rll的另一端及電容C3的一端相連，第I腳與第3腳、電容C6的另一端及電阻R12的一端相連，電容C3另一端接地，電阻R12的另一端與電容C7的一端及電阻R13的一端連接，電壓比較器U13A的第2腳與電阻R13的另一端及電容C4的一端相連，第I腳與第3腳、電容C7的另一端及電壓比較器U14A的第2腳相連，電容C4的另一端接地，電壓比較器U14A的第3腳與電阻R14的一端及電阻R15的一端相連，第I腳與電阻R15的另一端相連，并輸出信號(hào)，電阻R14的另一端接地。
所述的電源電路包括線性器件U4、線性器件U5、線性器件U6、三極管Q1、三極管Q2、三極管Q3、二極管D1、二極管D2、二極管D3、二極管D4、電容C8、電容C9、電容C10、電容C11、電容C12、電容C13、電容C14、電容C15、電容C16、電容C17、電容C18、按鍵SI、電阻R16、電阻R17、電阻R18、電阻R19、電阻R20、電阻R21、電感LI和電源BATT，其中所述的電源BATT負(fù)極接地，正極與二極管Dl正極連接，二極管Dl負(fù)極與電阻R17的一端及三極管Ql的發(fā)射極相連，電阻R17的另一端與二極管D2的正極、電阻R18的一端及三極管Q2的集電極相連，二極管D2的負(fù)極與二極管D3的負(fù)極及按鍵SI的一端連接，按鍵SI的另一端接地，二極管D3的正極連接電阻R16 的一端，并與開關(guān)信號(hào)端相連，電阻R16的另一端接電源VCCl，三極管Ql的基極與電阻R18的另一端連接，三極管Q2的發(fā)射極接地，基極與電阻R19的一端及三極管Q3的集電極相連，電阻R19的另一端與電阻R20的一端相接，并連接電源VCCl，三極管Q3的發(fā)射極接地，基極連接電阻R21的一端，電阻R21的另一端連接電阻R20的另一端，并與電源輸入端相連，三極管Ql的集電極與電容CS的正極及線性器件U4的第7腳相連，并連接+9V電源，電容C8的負(fù)極接地，線性器件U4的第6腳接地，第I腳連接電容C18的一端,第4腳與電容C9及線性器件U5的第I腳相連,第8腳與電容C8的另一端、二極管D4的負(fù)極及電感LI的一端相連，電容C9的負(fù)極接地，二極管D4的正極接地，電感LI的另一端連接電容ClO的正極，并提供電源VCC，電容ClO的負(fù)極接地，線性器件U5的第2腳連接電容C12的一端，第4腳連接電容C12的另一端，第3腳接地，第5腳連接電容C13的一端連接，并輸出電源VEE，第8腳連接電容Cll的一端連接，電容Cll與Cl3的另一端接地均接地，線性器件U6的第I腳與電容C14的一端及電容C15的正極相連，并接電源VCC，第2腳接地，第3腳與電容C16的正極及電容C17的一端連接，并輸出電源VCCl，電容C14的另一端、C15的負(fù)極、C16的負(fù)極和C17的另一端均接地。步驟(2)所述的中央處理單元包括一 DSP芯片和一 FPGA芯片，其中所述的DSP芯片的A15-A0腳與FPGA芯片的A15-A0腳通過BUS總線相接，DSP芯片的/IS腳與FPGA芯片的/EN腳相接，DSP芯片的/STRB腳與FPGA芯片的/STRB腳相接，DSP芯片的R/W腳與FPGA芯片的R/W腳相接，DSP芯片的READY腳與FPGA芯片的READY腳相接，DSP芯片的/MSC腳與FPGA芯片的/MSC腳相接，DSP芯片的/INTn腳與高速ADC芯片的BUSY腳相接，DSP芯片的D0-D15腳與高速ADC芯片的D0-D15腳通過BUS總線相接，F(xiàn)PGA芯片的/CS腳與高速ADC芯片的/CS腳相接，F(xiàn)PGA芯片的AO腳與高速ADC芯片的AO腳相接，F(xiàn)PGA芯片的/READ腳與高速ADC芯片的/READ腳相接。所述的DSP芯片采用TI公司生產(chǎn)的TMS320C25芯片，該芯片為高性能的單片信號(hào)處理器；所述的FPGA芯片采用松下半導(dǎo)體CLAy31芯片，該芯片每個(gè)乘法器的乘法速度是以MHz,以及實(shí)施乘數(shù)所需的FPGA的百分比來排列的，配合DSP芯片使用，將大大提高本發(fā)明萬用表的運(yùn)算能力，從而提高了萬用表的工作效率。本電子測量裝置可通過USB通信模塊與PC機(jī)連接，在PC機(jī)上運(yùn)行虛擬數(shù)字多用表軟件;USB控制欲數(shù)據(jù)采集模塊的多路數(shù)字量輸出單元產(chǎn)生測量轉(zhuǎn)換和量程轉(zhuǎn)換所需要的控制信號(hào)，多路模擬量通過A/D轉(zhuǎn)換器轉(zhuǎn)換后，經(jīng)USB總線傳輸?shù)絇C機(jī)，經(jīng)過PC機(jī)軟件的數(shù)據(jù)處理，在PC機(jī)上顯示被測量的數(shù)據(jù)。本發(fā)明的萬用表主要功能測量范圍交流電壓為O疒1000V，頻率響應(yīng)為45Hz 1000Hz，測量精度為± (2%+3);直流電壓為(T1000V，測量精度為± (2%+3);交流電流為(Γ1Α，頻率響應(yīng)為45Hz 1000Hz，測量精度為土(2%+5);直流電流為(TlA，測量精度為±(2%+3);電阻為(Γ40ΜΩ，測量精度為±(1%+3);電容為(TlOOO μ F，測量精度為± (3%+5);頻率為O. OlHflMHz，測量精度為± (O. 1%+3);溫度為-40°C 1000°C，測量精度為 ± (3%+5)。本發(fā)明的諧波分析功能測量范圍諧波分析電壓范圍30V飛OOV ;諧波分析電流范圍:5A 100A ;諧波分析頻響(基波頻率):50Hz 60Hz ;測試精度1次諧波± (3%+10)；2 6次諧波:± (3. 5%+10) ;7 8次諧波:± (4. 5%+10) ;9 10次諧波:± (5%+10) ; 11 15次諧波± (7%+10) ; 16 21 次諧波± (10%+10)。本發(fā)明的優(yōu)點(diǎn)是集萬用表和諧波分析儀于一體，使得測試更加方便、快捷，結(jié)合本發(fā)明的附加功能，使得使用更加智能化，且大大提高了測量精度及測量速度，攜帶方便，同時(shí)也節(jié)約了購買成本。但以上所述僅為本發(fā)明的較佳可行實(shí)施例，并非用以局限本發(fā)明的專利范圍，故凡運(yùn)用本發(fā)明說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)變化，均包含在本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種諧波萬用表的測量方法，其特征在于，其包括以下步驟 (1)設(shè)置一萬用表本體，并在其內(nèi)部設(shè)置一功能電路板； (2)在所述功能電路板上，設(shè)置相互連接的功能測試單元、中央處理單元和電源單元； (3)在所述的功能測試單元內(nèi)，設(shè)置相互連接的信號(hào)調(diào)理電路、萬用表測試電路和諧波測試電路；其中所述萬用表測試電路為一萬用表專用集成芯片，所述的諧波測試電路包括基頻測試電路和高速ADC采集電路； (4)在所述的中央處理單元內(nèi)設(shè)置一軟件控制平臺(tái)，所述的軟件控制平臺(tái)設(shè)置有如下附加功能模塊=HOLD數(shù)據(jù)保持，MAX/MIN最大/最小值，RANGE切換自動(dòng)和手動(dòng)量程，LIGHT背光，SAVE存儲(chǔ)，RECALL讀存儲(chǔ)的數(shù)據(jù)和LOCK漏電開關(guān)鎖定測試模塊； (5)加電開始工作，首先，由軟件控制平臺(tái)根據(jù)預(yù)先設(shè)置好的程序，對功能測試單元進(jìn)行測試選擇，待測試項(xiàng)目選定后，使用萬用表探針開始采集信息源所發(fā)出的信號(hào)；當(dāng)選擇萬用表測試功能時(shí)，所述的功能選擇模塊，根據(jù)用戶的選擇，提供相應(yīng)的測試功能，然后對信息源進(jìn)行采集，經(jīng)信號(hào)調(diào)理電路對采集的信號(hào)進(jìn)行預(yù)處理后，傳輸至ASIC中，然后通過ASIC與中央處理單元進(jìn)行通信和處理后，輸出信號(hào)；當(dāng)選擇諧波分析功能時(shí)，諧波信號(hào)經(jīng)信號(hào)調(diào)理電路調(diào)理后得到基波信號(hào)的頻率，該信號(hào)經(jīng)基頻測試電路后，傳輸至中央處理單元，中央處理單元根據(jù)高速ADC采集電路得到相應(yīng)的采樣頻率，然后通過中央處理單元，算出相應(yīng)的諧波大小和其他參數(shù)后，輸出結(jié)果。
2.根據(jù)權(quán)利要求I所述的諧波萬用表的測量方法，其特征在于，步驟(3)所述的信號(hào)調(diào)理電路包括電阻(R1)、電阻(R2)、電阻(R3)、電阻(R4)、電阻(R5)、電阻(R6)、電壓比較器(U8A)、線性器件(U7)、信號(hào)輸入端子(V1_A)和信號(hào)輸入端子(V1_B)，其中所述的線性器件U7的第6腳和第8腳接地，第7腳接電源VEE，第16腳接電源VCC，第9腳與信號(hào)輸入端子V1_B相連，第10腳與信號(hào)輸入端子VlA相連，第11腳與電阻R3的一端及電阻R4的一端相連，第15腳與電阻R3的另一端及電阻R2的一端相連，第14腳與電阻R2的另一端及電阻Rl的一端相連，第12腳與Rl的另一端相連，第13腳與電壓比較器U8A的第2腳相連接，電壓比較器的第I腳輸出信號(hào)，電壓比較器的第3腳與電阻R5的一端及電阻R6的一端相連，電阻R5的另一端連接萬用表Voltage接口，電阻R6的另一端與萬用表COM端相連并接地。
3.根據(jù)權(quán)利要求I所述的諧波萬用表的測量方法，其特征在于，步驟(3)所述的基頻測試電路包括電阻(R7)、電阻(R8)、電阻(R9)、電阻(R10)、電阻(R11)、電阻(R12)、電阻(R13)、電阻(R14)、電阻(R15)、電壓比較器(U9A)、電壓比較器(U10A)、電壓比較器(U11A)、電壓比較器(U12A)、電壓比較器(U13A)、電壓比較器(U14A)、電容(Cl)、電容(C2)、電容(C3)、電容(C4)、電容(C5)、電容(C6)和電容(C7)，其中所述的電壓比較器U9A的第2腳連接信號(hào)輸入端，第I腳與第3腳及電阻R7的一端相連，電壓比較其UlOA的第2腳與電阻R7的另一端及電容Cl的一端相連，第I腳與第3腳及電阻R8的一端相連，電容Cl的另一端接地，電阻R8的另一端與電容C5的一端及電阻R9的一端相連，電壓比較器Ul IA的第2腳與電阻R9的另一端及電容C2的一端相連，第I腳與第3腳、電容C5的另一端及電阻RlO的一端相連，電容C2的另一端接地，電阻RlO的另一端與電容C6的一端及電阻Rll的一端相連，電壓比較器U12A的第2腳與電阻Rll的另一端及電容C3的一端相連，第I腳與第3腳、電容C6的另一端及電阻R12的一端相連，電容C3另一端接地，電阻R12的另一端與電容C7的一端及電阻R13的一端連接，電壓比較器U13A的第2腳與電阻R13的另一端及電容C4的一端相連，第I腳與第3腳、電容C7的另一端及電壓比較器U14A的第2腳相連，電容C4的另一端接地，電壓比較器U14A的第3腳與電阻R14的一端及電阻R15的一端相連，第I腳與電阻R15的另一端相連，并輸出信號(hào)，電阻R14的另一端接地。
4.根據(jù)權(quán)利要求I所述的諧波萬用表的測量方法，其特征在于，步驟(3)所述的電源電路包括線性器件(U4)、線性器件(U5)、線性器件(U6)、三極管(Q1)、三極管(Q2)、三極管(Q3)、二極管(D1)、二極管(D2)、二極管(D3)、二極管(D4)、電容(C8)、電容(C9)、電容(CIO)、電容(C11)、電容(C12)、電容(C13)、電容(C14)、電容(C15)、電容(C16)、電容(C17)、電容(C18)、按鍵(SI)、電阻(R16)、電阻(R17)、電阻(R18)、電阻(R19)、電阻(R20)、電阻(R21)、電感(LI)和電源(BATT)，其中所述的電源BATT負(fù)極接地，正極與二極管DI正極連接，二極管Dl負(fù)極與電阻R17的一端及三極管Ql的發(fā)射極相連，電阻R17的另一端與二極管D2的正極、電阻R18的一端及三極管Q2的集電極相連，二極管D2的負(fù)極與二極管D3的負(fù)極及按鍵SI的一端連接，按鍵SI的另一端接地，二極管D3的正極連接電阻R16的一端，并與開關(guān)信號(hào)端相連，電阻R16的另一端接電源VCC1，三極管Ql的基極與電阻R18的另一端連接，三極管Q2的發(fā)射極接地，基極與電阻R19的一端及三極管Q3的集電極相連，電阻R19的另一端與電阻R20的一端相接，并連接電源VCCl，三極管Q3的發(fā)射極接地，基極連接電阻R21的一端，電阻R21的另一端連接電阻R20的另一端，并與電源輸入端相連，三極管Ql的集電極與電容C8的正極及線性器件U4的第7腳相連，并連接+9V電源，電容C8的負(fù)極接地，線性器件U4的第6腳接地，第I腳連接電容C18的一端，第4腳與電容C9及線性器件U5的第I腳相連，第8腳與電容CS的另一端、二極管D4的負(fù)極及電感LI的一端相連，電容C9的負(fù)極接地，二極管D4的正極接地，電感LI的另一端連接電容ClO的正極，并提供電源VCC，電容ClO的負(fù)極接地，線性器件U5的第2腳連接電容C12的一端，第4腳連接電容C12的另一端，第3腳接地，第5腳連接電容C13的一端連接，并輸出電源VEE，第.8腳連接電容Cll的一端連接，電容Cll與C13的另一端接地均接地，線性器件U6的第I腳與電容C14的一端及電容C15的正極相連，并接電源VCC，第2腳接地，第3腳與電容C16的正極及電容C17的一端連接，并輸出電源VCC1，電容C14的另一端、C15的負(fù)極、C16的負(fù)極和Cl7的另一端均接地。
5.根據(jù)權(quán)利要求I所述的諧波萬用表的測量方法，其特征在于，步驟(2)所述的中央處理單元包括一 DSP芯片和一 FPGA芯片，其中所述的DSP芯片的A15-A0腳與FPGA芯片的A15-A0腳通過BUS總線相接，DSP芯片的/IS腳與FPGA芯片的/EN腳相接，DSP芯片的/STRB腳與FPGA芯片的/STRB腳相接，DSP芯片的R/W腳與FPGA芯片的R/W腳相接，DSP芯片的READY腳與FPGA芯片的READY腳相接，DSP芯片的/MSC腳與FPGA芯片的/MSC腳相接，DSP芯片的/INTn腳與高速ADC芯片的BUSY腳相接，DSP芯片的D0-D15腳與高速ADC芯片的D0-D15腳通過BUS總線相接，F(xiàn)PGA芯片的/CS腳與高速ADC芯片的/CS腳相接，F(xiàn)PGA芯片的AO腳與高速ADC芯片的AO腳相接，F(xiàn)PGA芯片的/READ腳與高速ADC芯片的/READ腳相接。
6.一種實(shí)施權(quán)利要求1-5之一所述方法的裝置,其包括一萬用表本體,及位于本體內(nèi)部的電路部分，其特征在于，所述的電路部分包括相互連接的功能測試單元、中央處理單元和電源單元；所述的功能測試單元，包括相互連接的信號(hào)調(diào)理電路、萬用表測試電路和諧波測試電路；其中所述萬用表測試電路為一萬用表專用集成芯片，所述的諧波測試電路包括基頻測試電路和高速ADC采集電路；所述的中央處理單元內(nèi)設(shè)置一軟件控制平臺(tái)，所述的軟件控制平臺(tái)設(shè)置有如下附加功能模塊=HOLD數(shù)據(jù)保持，MAX/MIN最大/最小值，RANGE切換自動(dòng)和手動(dòng)量程，LIGHT背光，SAVE存儲(chǔ)，RECALL讀存儲(chǔ)的數(shù)據(jù)和LOCK漏電開關(guān)鎖定測試模塊；所述的萬用表本體上還對應(yīng)設(shè)有一功能轉(zhuǎn)換旋鈕，及如下多個(gè)附加功能按鍵HOLD數(shù)據(jù)保持，MAX/MIN最大/最小值，RANGE切換自動(dòng)和手動(dòng)量程，LIGHT背光，SAVE存儲(chǔ)，RECALL讀存儲(chǔ)的數(shù)據(jù)和LOCK漏電開關(guān)鎖定測試按鍵；使用萬用表探針開始采集信息源所發(fā)出的信號(hào)時(shí)，對測試功能進(jìn)行選擇，待采集完信號(hào)后，通過信號(hào)調(diào)理電路進(jìn)行調(diào)理后，傳輸至所選定的測試功能所對應(yīng)的測試電路中，測試電路對信號(hào)進(jìn)行測試后，將測試數(shù)據(jù)傳輸至中央處理單元，測試數(shù)據(jù)經(jīng)中央處理單元計(jì)算分析后，將測試結(jié)果輸出。
7.根據(jù)權(quán)利要求6所述的諧波萬用表的測量裝置，其特征在于，所述的信號(hào)調(diào)理電路包括電阻(R1)、電阻(R2)、電阻(R3)、電阻(R4)、電阻(R5)、電阻(R6)、電壓比較器(U8A)、線性器件(U7)、信號(hào)輸入端子(VIA)和信號(hào)輸入端子(V1B)，其中所述的線性器件U7的第6腳和第8腳接地，第7腳接電源VEE，第16腳接電源VCC，第9腳與信號(hào)輸入端子VlB相連， 第10腳與信號(hào)輸入端子V1_A相連,第11腳與電阻R3的一端及電阻R4的一端相連,第15腳與電阻R3的另一端及電阻R2的一端相連，第14腳與電阻R2的另一端及電阻Rl的一端相連，第12腳與Rl的另一端相連，第13腳與電壓比較器U8A的第2腳相連接，電壓比較器的第I腳輸出信號(hào)，電壓比較器的第3腳與電阻R5的一端及電阻R6的一端相連，電阻R5的另一端連接萬用表Voltage接口，電阻R6的另一端與萬用表COM端相連并接地。
8.根據(jù)權(quán)利要求6所述的諧波萬用表的測量裝置，其特征在于，所述的基頻測試電路包括電阻(R7)、電阻(R8)、電阻(R9)、電阻(R10)、電阻(R11)、電阻(R12)、電阻(R13)、電阻(R14)、電阻(R15)、電壓比較器(U9A)、電壓比較器(U10A)、電壓比較器(U11A)、電壓比較器(U12A)、電壓比較器(U13A)、電壓比較器(U14A)、電容(Cl)、電容(C2)、電容(C3)、電容((4)、電容(05)、電容(06)和電容(07)，其中所述的電壓比較器U9A的第2腳連接信號(hào)輸入端，第I腳與第3腳及電阻R7的一端相連，電壓比較其UlOA的第2腳與電阻R7的另一端及電容Cl的一端相連，第I腳與第3腳及電阻R8的一端相連，電容Cl的另一端接地，電阻R8的另一端與電容C5的一端及電阻R9的一端相連，電壓比較器UllA的第2腳與電阻R9的另一端及電容C2的一端相連,第I腳與第3腳、電容C5的另一端及電阻RlO的一端相連，電容C2的另一端接地，電阻RlO的另一端與電容C6的一端及電阻Rll的一端相連，電壓比較器U12A的第2腳與電阻Rll的另一端及電容C3的一端相連,第I腳與第3腳、電容C6的另一端及電阻R12的一端相連，電容C3另一端接地，電阻R12的另一端與電容C7的一端及電阻R13的一端連接，電壓比較器U13A的第2腳與電阻R13的另一端及電容C4的一端相連，第I腳與第3腳、電容C7的另一端及電壓比較器U14A的第2腳相連，電容C4的另一端接地，電壓比較器U14A的第3腳與電阻R14的一端及電阻R15的一端相連，第I腳與電阻R15的另一端相連，并輸出信號(hào)，電阻R14的另一端接地。
9.根據(jù)權(quán)利要求6所述的諧波萬用表的測量裝置，其特征在于，所述的電源單元為一電源電路，該電源電路包括線性器件(U4)、線性器件(U5)、線性器件(U6)、三極管(Q1)、三極管(Q2)、三極管(Q3)、二極管(D1)、二極管(D2)、二極管(D3)、二極管(D4)、電容(C8)、電容(C9)、電容(C10)、電容(C11)、電容(C12)、電容(C13)、電容(C14)、電容(C15)、電容(C16)、電容(C17)、電容(C18)、按鍵(SI)、電阻(R16)、電阻(R17)、電阻(R18)、電阻(R19)、電阻(R20)、電阻(R21)、電感(LI)和電源(BATT)，其中所述的電源BATT負(fù)極接地，正極與二極管Dl正極連接，二極管Dl負(fù)極與電阻R17的一端及三極管Ql的發(fā)射極相連，電阻R17的另一端與二極管D2的正極、電阻R18的一端及三極管Q2的集電極相連，二極管D2的負(fù)極與二極管D3的負(fù)極及按鍵SI的一端連接，按鍵SI的另一端接地，二極管D3的正極連接電阻R16的一端,并與開關(guān)信號(hào)端相連，電阻R16的另一端接電源VCC1,三極管Ql的基極與電阻R18的另一端連接，三極管Q2的發(fā)射極接地，基極與電阻R19的一端及三極管Q3的集電極相連，電阻R19的另一端與電阻R20的一端相接，并連接電源VCC1，三極管Q3的發(fā)射極接地，基極連接電阻R21的一端，電阻R21的另一端連接電阻R20的另一端，并與電源輸入端相連，三極管Ql的集電極與電容C8的正極及線性器件U4的第7腳相連，并連接+9V電源，電容C8的負(fù)極接地，線性器件U4的第6腳接地，第I腳連接電容C18的一端，第4腳與電容C9及線性器件U5的第I腳相連，第8腳與電容CS的另一端、二極管D4的負(fù)極及電感LI的一端相連，電容C9的負(fù)極接地，二極管D4的正極接地，電感LI的另一端連接電容ClO的正極，并提供電源VCC，電容ClO的負(fù)極接地，線性器件U5的第2腳連接電容C12的一端，第4腳連接電容C12的另一端，第3腳接地，第5腳連接電容C13的一端連接，并輸出電源VEE，第8腳連接電容Cl I的一端連接，電容Cll與C13的另一端接地均接地，線性器件U6的第I腳與電容C14的一端及電容C15的正極相連，并接電源VCC，第2腳接地，第3腳與電容C16的正極及電容C17的一端連接，并輸出電源VCCl，電容C14的另一端、C15的負(fù)極、C16的負(fù)極和Cl7的另一端均接地。
10.根據(jù)權(quán)利要求6所述的諧波萬用表的測量裝置，其特征在于，所述的中央處理單元包括一 DSP芯片和一 FPGA芯片，其中所述的DSP芯片的A15-A0腳與FPGA芯片的A15-A0腳通過BUS總線相接，DSP芯片的/IS腳與FPGA芯片的/EN腳相接，DSP芯片的/STRB腳與FPGA芯片的/STRB腳相接，DSP芯片的R/W腳與FPGA芯片的R/W腳相接，DSP芯片的READY腳與FPGA芯片的READY腳相接，DSP芯片的/MSC腳與FPGA芯片的/MSC腳相接，DSP芯片的/INTn腳與高速ADC芯片的BUSY腳相接，DSP芯片的D0-D15腳與高速ADC芯片的D0-D15腳通過BUS總線相接，F(xiàn)PGA芯片的/CS腳與高速ADC芯片的/CS腳相接，F(xiàn)PGA芯片的AO腳與高速ADC芯片的AO腳相接，F(xiàn)PGA芯片的/READ腳與高速ADC芯片的/READ腳相接。
全文摘要
本發(fā)明公開了一種諧波萬用表的測量方法，其特征在于，其包括以下步驟(1)設(shè)置一萬用表本體，并在其內(nèi)部設(shè)置一功能電路板；(2)在所述功能電路板上，設(shè)置相互連接的功能測試單元、中央處理單元和電源單元；(3)在所述的功能測試單元內(nèi)，設(shè)置相互連接的信號(hào)調(diào)理電路、萬用表測試電路和諧波測試電路；(4)在中央處理單元內(nèi)置一軟件控制平臺(tái)；(5)加電使萬用表工作。本發(fā)明還公開了一種實(shí)施上述方法的裝置。本發(fā)明集萬用表和諧波分析儀于一體，使得測試更加方便、快捷，且攜帶方便，結(jié)合本發(fā)明的附加功能，使得使用更加智能化，更大大提高了測量精度。
文檔編號(hào)G01R15/12GK102759646SQ201210227980
公開日2012年10月31日 申請日期2012年7月2日 優(yōu)先權(quán)日2012年7月2日
發(fā)明者李毓宏 申請人:優(yōu)利德科技(中國)有限公司