專利名稱：一種在芯片高速測試中配置參數(shù)的裝置及其方法
一種在芯片高速測試中配置參數(shù)的裝置及其方法
技術領域：
本發(fā)明涉及芯片設計技術領域，尤其涉及一種在芯片高速測試中配置參數(shù)的裝置及其方法。
背景技術：
集成電路制造技術的發(fā)展，帶來了越來越小的工藝尺寸的電路，與此同時也帶來了更多的和速度相關的故障。這些故障可以是由于工藝的偏差、不純凈的材料以及各種灰塵導致的。對于目前越來越多的高速芯片而言，即使一個很小的延遲故障也會影響芯片的正常工作時鐘頻率，通常的由測試機提供慢速時鐘的測試方法無法覆蓋由于高速而帶來的故障，由于這些原因，at-speed高速芯片測試對于高速大規(guī)模集成電路變得至關重要。
at-speed (全速度)測試已經(jīng)證明是一種測試與時序(timing)相關故障的有效方法，測試工作的大概原理是在測試狀態(tài)下，先使芯片內(nèi)部時鐘頻率工作于期望的高速頻率下，然后對芯片內(nèi)部的電路進行掃描，根據(jù)掃描結果是否正確來判斷芯片是否能夠工作于該高速頻率下。但是由于芯片的at-speed高速測試的篩選頻率和市場需求高度相關，在芯片的設計階段很難預估準確到市場需求，因此通常傳統(tǒng)的做法是在設計時在芯片內(nèi)部預設多種頻率檔位配置，根據(jù)芯片投放市場后最終的市場需求來選取一個最接近的檔位來進行測試篩選。這樣做由于最終測試只會用到其中I種或者2種檔位，大部分的預設檔位就沒有作用，這樣會造成電路的浪費，而且預設的檔位很難精確匹配市場需求，通常只能找一個最接近的檔位進行測試。如果能夠找到一種方法，不需要設計預設檔位電路，而是通過直接將需要的精確頻率在測試前直接掃描進入芯片，這樣不僅節(jié)省了大量的預設配置檔位電路，而且能夠精確達到期望的測試篩選頻率。

發(fā)明內(nèi)容本發(fā)明要解決的技術問題之一，在于提供一種在芯片高速測試中配置參數(shù)的裝置；本發(fā)明不需要建立多個芯片內(nèi)部測試檔位電路，節(jié)省電路成本。本發(fā)明的技術問題之一是這樣實現(xiàn)的一種在芯片高速測試中配置參數(shù)的裝置，包括復數(shù)個待測的芯片內(nèi)部工作電路，所述各芯片內(nèi)部工作電路為工作于不同頻率的工作電路，是要測試的目標電路；所述各芯片內(nèi)部工作電路的輸入端均對應連接有一分頻電路；所述各分頻電路的輸入端均對應連接有一分頻電路配置寄存器，所述各分頻電路配置寄存器之間相互連接；PLL配置寄存器，與所述各分頻電路配置寄存器中的首部的分頻電路配置寄存器連接；PLL鎖相環(huán)電路，與所述PLL配置寄存器連接，且將輸入的時鐘頻率進行鎖定后，給所述各分頻電路供給鎖定后的時鐘頻率；掃描時鐘輸入引腳，分別與所述PLL配置寄存器、各分頻電路配置寄存器相連接，給所述分頻電路配置寄存器和PLL配置寄存器輸入時鐘頻率；掃描數(shù)據(jù)流輸入引腳，與所述PLL配置寄存器連接，給PLL配置寄存器輸入掃描數(shù)據(jù)；以及掃描開關引腳，分別與所述PLL配置寄存器、各分頻電路配置寄存器相連接，用于控制是否開始對各芯片內(nèi)部工作電路進行測試。本發(fā)明要解決的技術問題之二，在于提供一種在芯片高速測試中配置參數(shù)的方法；本發(fā)明不需要建立多個芯片內(nèi)部測試檔位電路，節(jié)省電路成本；可以精確達到期望的測試時鐘頻率。本發(fā)明的技術問題之二是這樣實現(xiàn)的一種在芯片高速測試中配置參數(shù)的方法，包括如下步驟
步驟I、將芯片的各個芯片內(nèi)部工作電路的輸入端均對應連接一分頻電路，在各分頻電路的輸入端均對應連接一分頻電路配置寄存器，且將各分頻電路配置寄存器之間進行相互連接；步驟2、在各分頻電路配置寄存器中的頭部第一個分頻電路配置寄存器上連接一PLL配置寄存器，并在PLL配置寄存器下設置一 PLL鎖相環(huán)電路；步驟3、根據(jù)各個芯片內(nèi)部工作電路所最終期望的工作時鐘頻率，得到各分頻電路需要被分頻到的期望的工作時鐘頻率值對應的配置數(shù)據(jù)以及PLL鎖相環(huán)電路將輸入的初始時鐘頻率鎖定后輸出多少時鐘頻率值的PLL配置數(shù)據(jù)，并將各分頻電路對應的配置數(shù)據(jù)存儲到對應的分頻電路配置寄存器上，將PLL配置數(shù)據(jù)存儲到PLL配置寄存器；步驟4、PLL配置寄存器和各分頻電路配置寄存器串聯(lián)形成一掃描鏈，并在該掃描鏈中將各分頻電路對應的配置數(shù)據(jù)和PLL配置數(shù)據(jù)進行排列；步驟5、計算掃描鏈中寄存器的數(shù)量；步驟6、進行測試芯片時，在芯片的掃描時鐘輸入引腳輸入時鐘頻率，在掃描數(shù)據(jù)流輸入引腳輸入掃描數(shù)據(jù)流，并通過芯片的掃描開關引腳控制是否開啟對各芯片內(nèi)部工作電路的測試；所述掃描開關引腳打開的時間長度=掃描鏈中寄存器的數(shù)量*掃描時鐘頻率的周期，達到該時間長度后，掃面開關引腳自動進入關閉狀態(tài)。本發(fā)明具有如下優(yōu)點 本發(fā)明對各分頻電路進行配置一配置數(shù)據(jù)，該配置數(shù)據(jù)是根據(jù)各個芯片內(nèi)部工作電路所最終期望的工作時鐘頻率，得到各分頻電路需要被分頻到的期望的工作時鐘頻率值；并對PLL鎖相環(huán)電路也進行配置一 PLL配置數(shù)據(jù)，該PLL配置數(shù)據(jù)為PLL鎖相環(huán)電路將輸入的初始時鐘頻率鎖定后輸出多少時鐘頻率值；然后將各配置數(shù)據(jù)存儲到對應的配置寄存器中，并將PLL配置寄存器和各分頻電路配置寄存器串聯(lián)形成一掃描鏈,并在該掃描鏈中將各分頻電路對應的配置數(shù)據(jù)和PLL配置數(shù)據(jù)進行排列；這樣芯片進行測試時，各芯片內(nèi)部工作電路就會工作在期望的工作時鐘頻率下。本發(fā)明實現(xiàn)了 I.不需要建立多個芯片內(nèi)部測試檔位電路，節(jié)省電路成本；2.可以精確達到期望的測試時鐘頻率；3.電路單元消耗少，方便使用。

圖I為本發(fā)明的結構示意圖。
具體實施方式請參閱圖I所示，一種在芯片高速測試中配置參數(shù)的裝置，包括復數(shù)個待測的芯片內(nèi)部工作電路(如圖I中，芯片內(nèi)部工作電路I、芯片內(nèi)部工作電路2……芯片內(nèi)部工作電路n)，所述各芯片內(nèi)部工作電路為工作于不同頻率的工作電路，是要測試的目標電路；所述各芯片內(nèi)部工作電路的輸入端均對應連接有一分頻電路(如圖I中，分頻電路I、分頻電路2……分頻電路n);所述各分頻電路的輸入端均對應連接有一分頻電路配置寄存器(如圖I中，分頻電路配置寄存器I、分頻電路配置寄存器2……分頻電路配置寄存器n)，所述各分頻電路配置寄存器之間相互連接；PLL配置寄存器，與所述各分頻電路配置寄存器中的首部的分頻電路配置寄存器(即分頻電路配置寄存器中頭部的第一個分頻電路配置寄存器)連接；PLL鎖相環(huán)電路，與所述PLL配置寄存器連接，且將輸入的時鐘頻率進行鎖定后，給所述各分頻電路供給鎖定后的時鐘頻率； 掃描時鐘輸入引腳，分別與所述PLL配置寄存器、各分頻電路配置寄存器相連接，給所述分頻電路配置寄存器和PLL配置寄存器輸入時鐘頻率；掃描數(shù)據(jù)流輸入引腳，與所述PLL配置寄存器連接，給PLL配置寄存器輸入掃描數(shù)據(jù)；以及掃描開關引腳，分別與所述PLL配置寄存器、各分頻電路配置寄存器相連接，用于控制是否開始對各芯片內(nèi)部工作電路進行測試。其中，所述PLL配置寄存器存儲有PLL鎖相環(huán)電路將掃描時鐘輸入引腳輸入的時鐘頻率鎖定后輸出多少時鐘頻率值的PLL配置數(shù)據(jù)，各分頻電路配置寄存器存儲有對應的分頻電路需要被分頻到的期望的工作時鐘頻率值的配置數(shù)據(jù)。所述PLL配置寄存器和各分頻電路配置寄存器被串聯(lián)形成一掃描鏈，在所述掃描開關引腳為開啟狀態(tài)時，能隨著掃描時鐘頻率從左至右對掃描數(shù)據(jù)進行平移，且每個時鐘頻率周期掃描數(shù)據(jù)平移一個比特。本發(fā)明的一種在芯片高速測試中配置參數(shù)的方法，包括如下步驟步驟I、將芯片的各個芯片內(nèi)部工作電路的輸入端均對應連接一分頻電路，在各分頻電路的輸入端均對應連接一分頻電路配置寄存器，且將各分頻電路配置寄存器之間進行相互連接；步驟2、在各分頻電路配置寄存器中的頭部第一個分頻電路配置寄存器上連接一PLL配置寄存器，并在PLL配置寄存器下設置一 PLL鎖相環(huán)電路；步驟3、根據(jù)各個芯片內(nèi)部工作電路所最終期望的工作時鐘頻率，得到各分頻電路需要被分頻到的期望的工作時鐘頻率值對應的配置數(shù)據(jù)以及PLL鎖相環(huán)電路將輸入的初始時鐘頻率鎖定后輸出多少時鐘頻率值的PLL配置數(shù)據(jù)，并將各分頻電路對應的配置數(shù)據(jù)存儲到對應的分頻電路配置寄存器上，將PLL配置數(shù)據(jù)存儲到PLL配置寄存器；比如:此時芯片的芯片內(nèi)部工作電路有2個分別為工作電路I和工作電路2 ;則最終需要的篩除頻率標準為，工作電路I期望的工作時鐘頻率為600MHz，工作電路2期望的工作時鐘頻率為200MHz,則可以將PLL配置數(shù)據(jù)中配置為PLL鎖相環(huán)電路輸出1200MHz，分頻電路I的配置數(shù)據(jù)為分頻電路I分為2分頻，分頻電路2的配置數(shù)據(jù)為分頻電路2分為3分頻，這樣就可以使芯片在測試狀態(tài)時，工作電路I收到的工作時鐘頻率為600MHz，工作電路2收到的工作時鐘頻率為200MHz。步驟4、PLL配置寄存器和各分頻電路配置寄存器串聯(lián)形成一掃描鏈，并在該掃描鏈中將各分頻電路對應的配置數(shù)據(jù)和PLL配置數(shù)據(jù)進行排列；步驟5、計算掃描鏈中寄存器的數(shù)量；步驟6、進行測試芯片時，在芯片的掃描時鐘輸入引腳輸入時鐘頻率，在掃描數(shù)據(jù)流輸入引腳輸入掃描數(shù)據(jù)流，并通過芯片的掃描開關引腳控制是否開啟對各芯片內(nèi)部工作電路的測試；所述掃描開關引腳打開的時間長度=掃描鏈中寄存器的數(shù)量*掃描時鐘頻率的周期，達到該時間長度后，掃面開關引腳自動進入關閉狀態(tài)；具體為
步驟61、進行測試芯片時，將掃描數(shù)據(jù)流存儲到測試機臺中，將芯片連接于測試機臺上；步驟62、在芯片的掃描時鐘輸入引腳輸入時鐘頻率；步驟63、開啟掃描開關引腳的開關，同時開始將掃描數(shù)據(jù)流灌入掃描數(shù)據(jù)流輸入引腳，各個配置數(shù)據(jù)(即包括各分頻電路對應的配置數(shù)據(jù)和PLL配置數(shù)據(jù))隨著掃描數(shù)據(jù)流開始在寄存器的掃描鏈中按照每個掃描時鐘頻率的周期中一個比特的速度在掃描鏈中平移；步驟64、在到達所述掃描開關引腳打開的時間長度(比如掃描鏈長度300，掃描時鐘頻率周期40納秒，則掃描開關引腳打開的時間長度為300x40=12000ns)后，掃面開關引腳自動進入關閉狀態(tài)；步驟65、此時所有各配置數(shù)據(jù)已經(jīng)完全進入各分頻電路和PLL鎖相環(huán)電路的位置，重啟芯片的掃描時鐘輸入引腳的時鐘電路后，各芯片內(nèi)部工作電路就會工作在期望的工作時鐘頻率下；之后只需進行普通的高速測試流程即可完成芯片的高速測試。其中，所述在掃描鏈中將各分頻電路對應的配置數(shù)據(jù)和PLL配置數(shù)據(jù)進行排列的方式為將最后一個分頻電路對應的配置數(shù)據(jù)、倒數(shù)第二個分頻電路對應的配置數(shù)據(jù)、直至頭部第一個分頻電路對應的配置數(shù)據(jù)從掃描鏈的頭到尾依次進行排列，并將PLL配置數(shù)據(jù)排在頭部第一個分頻電路對應的配置數(shù)據(jù)的后面。比如，圖I中，分頻電路η的配置寄存器處于掃描鏈的末端，所以掃描鏈中各配置數(shù)據(jù)的排列為分頻電路η的配置數(shù)據(jù)….分頻電路2的配置數(shù)據(jù)、分頻電路I的配置數(shù)據(jù)，最后為PLL配置數(shù)據(jù)，接下來是掃描數(shù)據(jù)流的數(shù)據(jù)?？傊?，本發(fā)明實現(xiàn)了 I.不需要建立多個芯片內(nèi)部測試檔位電路，節(jié)省電路成本；
2.可以精確達到期望的測試時鐘頻率；3.電路單元消耗少，方便使用。以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明申請專利范圍所做的均等變化與修飾，皆應屬本發(fā)明的涵蓋范圍。
權利要求
1.一種在芯片高速測試中配置參數(shù)的裝置，其特征在于包括 復數(shù)個待測的芯片內(nèi)部工作電路，所述各芯片內(nèi)部工作電路為工作于不同頻率的工作電路，是要測試的目標電路；所述各芯片內(nèi)部工作電路的輸入端均對應連接有一分頻電路；所述各分頻電路的輸入端均對應連接有一分頻電路配置寄存器，所述各分頻電路配置寄存器之間相互連接； PLL配置寄存器，與所述各分頻電路配置寄存器中的首部的分頻電路配置寄存器連接； PLL鎖相環(huán)電路，與所述PLL配置寄存器連接，且將輸入的時鐘頻率進行鎖定后，給所述各分頻電路供給鎖定后的時鐘頻率； 掃描時鐘輸入引腳，分別與所述PLL配置寄存器、各分頻電路配置寄存器相連接，給所述分頻電路配置寄存器和PLL配置寄存器輸入時鐘頻率； 掃描數(shù)據(jù)流輸入引腳，與所述PLL配置寄存器連接，給PLL配置寄存器輸入掃描數(shù)據(jù)； 以及掃描開關引腳，分別與所述PLL配置寄存器、各分頻電路配置寄存器相連接，用于控制是否開始對各芯片內(nèi)部工作電路進行測試。
2.根據(jù)權利要求I所述的一種在芯片高速測試中配置參數(shù)的裝置，其特征在于所述PLL配置寄存器存儲有PLL鎖相環(huán)電路將掃描時鐘輸入引腳輸入的時鐘頻率鎖定后輸出多少時鐘頻率值的PLL配置數(shù)據(jù)，各分頻電路配置寄存器存儲有對應的分頻電路需要被分頻到的期望的工作時鐘頻率值的配置數(shù)據(jù)。
3.根據(jù)權利要求I所述的一種在芯片高速測試中配置參數(shù)的裝置，其特征在于所述PLL配置寄存器和各分頻電路配置寄存器被串聯(lián)形成一掃描鏈，在所述掃描開關引腳為開啟狀態(tài)時，能隨著掃描時鐘頻率從左至右對掃描數(shù)據(jù)進行平移，且每個時鐘頻率周期掃描數(shù)據(jù)平移一個比特。
4.一種在芯片高速測試中配置參數(shù)的方法，其特征在于，包括如下步驟 步驟I、將芯片的各個芯片內(nèi)部工作電路的輸入端均對應連接一分頻電路，在各分頻電路的輸入端均對應連接一分頻電路配置寄存器，且將各分頻電路配置寄存器之間進行相互連接； 步驟2、在各分頻電路配置寄存器中的頭部第一個分頻電路配置寄存器上連接一 PLL配置寄存器，并在PLL配置寄存器下設置一 PLL鎖相環(huán)電路； 步驟3、根據(jù)各個芯片內(nèi)部工作電路所最終期望的工作時鐘頻率，得到各分頻電路需要被分頻到的期望的工作時鐘頻率值對應的配置數(shù)據(jù)以及PLL鎖相環(huán)電路將輸入的初始時鐘頻率鎖定后輸出多少時鐘頻率值的PLL配置數(shù)據(jù)，并將各分頻電路對應的配置數(shù)據(jù)存儲到對應的分頻電路配置寄存器上，將PLL配置數(shù)據(jù)存儲到PLL配置寄存器； 步驟4、PLL配置寄存器和各分頻電路配置寄存器串聯(lián)形成一掃描鏈，并在該掃描鏈中將各分頻電路對應的配置數(shù)據(jù)和PLL配置數(shù)據(jù)進行排列； 步驟5、計算掃描鏈中寄存器的數(shù)量； 步驟6、進行測試芯片時，在芯片的掃描時鐘輸入引腳輸入時鐘頻率，在掃描數(shù)據(jù)流輸入引腳輸入掃描數(shù)據(jù)流，并通過芯片的掃描開關引腳控制是否開啟對各芯片內(nèi)部工作電路的測試；所述掃描開關引腳打開的時間長度=掃描鏈中寄存器的數(shù)量*掃描時鐘頻率的周期，達到該時間長度后，掃面開關引腳自動進入關閉狀態(tài)。
5.根據(jù)權利要求4所述的一種在芯片高速測試中配置參數(shù)的方法，其特征在于所述在掃描鏈中將各分頻電路對應的配置數(shù)據(jù)和PLL配置數(shù)據(jù)進行排列的方式為將最后一個分頻電路對應的配置數(shù)據(jù)、倒數(shù)第二個分頻電路對應的配置數(shù)據(jù)、直至頭部第一個分頻電路對應的配置數(shù)據(jù)從掃描鏈的頭到尾依次進行排列，并將PLL配置數(shù)據(jù)排在頭部第一個分頻電路對應的配置數(shù)據(jù)的后面。
6.根據(jù)權利要求4所述的一種在芯片高速測試中配置參數(shù)的方法，其特征在于所述步驟6具體為 步驟61、進行測試芯片時，將掃描數(shù)據(jù)流存儲到測試機臺中，將芯片連接于測試機臺上； 步驟62、在芯片的掃描時鐘輸入引腳輸入時鐘頻率； 步驟63、開啟掃描開關引腳的開關，同時開始將掃描數(shù)據(jù)流灌入掃描數(shù)據(jù)流輸入引腳，各個配置數(shù)據(jù)隨著掃描數(shù)據(jù)流開始在寄存器的掃描鏈中按照每個掃描時鐘頻率的周期中一個比特的速度在掃描鏈中平移； 步驟64、在到達所述掃描開關引腳打開的時間長度后，掃面開關引腳自動進入關閉狀態(tài)； 步驟65、此時所有各配置數(shù)據(jù)已經(jīng)完全進入各分頻電路和PLL鎖相環(huán)電路的位置，重啟芯片的掃描時鐘輸入引腳的時鐘電路后，各芯片內(nèi)部工作電路就會工作在期望的工作時鐘頻率下。
全文摘要
本發(fā)明提供一種在芯片高速測試中配置參數(shù)的裝置，包括復數(shù)個芯片內(nèi)部工作電路，各芯片內(nèi)部工作電路的輸入端均對應連接有一分頻電路；各分頻電路的輸入端均對應連接有一分頻電路配置寄存器，各分頻電路配置寄存器之間相互連接；PLL配置寄存器與各分頻電路配置寄存器中的首部的分頻電路配置寄存器連接；PLL鎖相環(huán)電路與PLL配置寄存器連接；時鐘輸入引腳分別與PLL配置寄存器、各分頻電路配置寄存器相連接；掃描數(shù)據(jù)流輸入引腳與PLL配置寄存器連接；掃描開關引腳分別與PLL配置寄存器、各分頻電路配置寄存器相連接。本發(fā)明還提供了一種在芯片高速測試中配置參數(shù)的方法，本發(fā)明不需要建立多個芯片內(nèi)部測試檔位電路,節(jié)省電路成本。
文檔編號G01R31/28GK102928766SQ20121041973
公開日2013年2月13日 申請日期2012年10月26日 優(yōu)先權日2012年10月26日
發(fā)明者廖裕民 申請人:福州瑞芯微電子有限公司