專利名稱：基于fpga相同周期信號(hào)的相位差測(cè)量電路及測(cè)量方法
技術(shù)領(lǐng)域：
:本發(fā)明屬于時(shí)頻測(cè)量技術(shù)領(lǐng)域，涉及一種相位差測(cè)量，可用于對(duì)相同周期信號(hào)相位差的測(cè)量。
背景技術(shù)：
:在現(xiàn)代測(cè)量領(lǐng)域，測(cè)量?jī)陕废嗤芷谛盘?hào)之間的相位差在工程上具有十分重要的地位，尤其是皮秒級(jí)的測(cè)量技術(shù)顯得尤為重要，主要用于時(shí)間同步、衛(wèi)星導(dǎo)航定位、激光測(cè)距等等。近年來，隨著數(shù)字化應(yīng)用的日益廣泛，信號(hào)頻率周期的測(cè)量也向著數(shù)字化的方向發(fā)展，優(yōu)點(diǎn)在于精度高，適應(yīng)性強(qiáng)且易于實(shí)現(xiàn)，例如通過專用集成電路ASIC、現(xiàn)場(chǎng)可編程控門陣列FPGA、數(shù)字處理器DSP等硬件芯片的實(shí)現(xiàn)。相同周期信號(hào)的測(cè)量方法主要由基于相關(guān)原理的相位差測(cè)量、基于正交變換的相位差測(cè)量、基于脈沖填充方法以及抽頭延遲法。前兩者是通過采樣信號(hào)的數(shù)值計(jì)算得出，誤差較大。而基于脈沖填充的方法需要很高的填充頻率，會(huì)造成±I誤差，測(cè)量精度不足。目前，抽頭延遲法是能實(shí)現(xiàn)較高測(cè)量分辨率和測(cè)量精度的方法，通過對(duì)兩個(gè)具有相位差的相同周期信號(hào)中的一個(gè)進(jìn)行延遲，直到兩個(gè)相同周期信號(hào)上升沿重合對(duì)齊，經(jīng)過對(duì)延遲值的計(jì)算，即可以測(cè)量出相位差。抽頭延遲值決定了測(cè)量的分辨率，但是構(gòu)造較低的延遲值且線性度好的抽頭難度很大，抽頭延遲值不可能無限制的小。

圖1為現(xiàn)有抽頭延遲法示意圖，圖1中相同周期信號(hào)被測(cè)相位差真值為d，抽頭延遲值為τ，在測(cè)量過程中，如果被測(cè)相位差是抽頭延遲值的整數(shù)倍，則經(jīng)過m級(jí)延遲之后，被測(cè)相位差的真值d等于測(cè)量值m τ，測(cè)量誤差ε為O;但是，如果被測(cè)相位差不是抽頭延遲值的整數(shù)倍，則經(jīng)過m級(jí)延遲之后，測(cè)量值πιτ就會(huì)大于被測(cè)相位差的真值d，從而造成測(cè)量誤差ε =mT-d。因此當(dāng)采用抽頭延遲法進(jìn)行相同周期信號(hào)相位差的任意值測(cè)量時(shí)，也會(huì)存在測(cè)量誤差
發(fā)明內(nèi)容
:本發(fā)明的目的在于克服已有技術(shù)的不足，提出了一種基于FPGA相同周期信號(hào)的相位差測(cè)量電路及方法，以在現(xiàn)有的抽頭延遲法的基礎(chǔ)上通過兩個(gè)通道的測(cè)量，降低測(cè)量誤差，提高測(cè)量分辨率。為了實(shí)現(xiàn)上述目的，本發(fā)明基于FPGA相同周期信號(hào)的相位差測(cè)量電路，包括:第一測(cè)量通道，第二測(cè)量通道，邏輯控制單元。所述的第一測(cè)量通道，包括:第一抽頭延遲模塊，用于實(shí)現(xiàn)對(duì)輸入的相同周期信號(hào)中相位超前的周期信號(hào)SIGNAL_1在計(jì)數(shù)時(shí)鐘Cnt_delay_clk的驅(qū)動(dòng)下進(jìn)行固定延遲和逐級(jí)抽頭延遲；經(jīng)延遲后的周期信號(hào)輸入給第一重合檢測(cè)模塊；第一抽頭計(jì)數(shù)模塊，用于對(duì)第一抽頭延遲模塊中逐級(jí)抽頭延遲的抽頭個(gè)數(shù)在計(jì)數(shù)時(shí)鐘Cnt_delay_clk的驅(qū)動(dòng)下進(jìn)行逐級(jí)計(jì)數(shù)，并將計(jì)數(shù)結(jié)果輸入給邏輯控制單元；第一重合檢測(cè)模塊，用于實(shí)現(xiàn)對(duì)輸入的相同周期信號(hào)中相位落后的周期信號(hào)SIGNAL_2的上升沿與經(jīng)過第一抽頭延遲模塊延遲后的周期信號(hào)SIGNAL_1的上升沿是否重合對(duì)齊進(jìn)行檢測(cè)，并將檢測(cè)結(jié)果輸入給邏輯控制單元。所述的第二測(cè)量通道，包括:第二抽頭延遲模塊，用于實(shí)現(xiàn)對(duì)輸入的相同周期信號(hào)中相位超前的周期信號(hào)SIGNAL_1在計(jì)數(shù)時(shí)鐘Cnt_delay_clk的驅(qū)動(dòng)下進(jìn)行固定延遲和逐級(jí)抽頭延遲；經(jīng)延遲后的周期信號(hào)輸入給第二重合檢測(cè)模塊；第二抽頭計(jì)數(shù)模塊，用于對(duì)第二抽頭延遲模塊中逐級(jí)抽頭延遲的抽頭個(gè)數(shù)在計(jì)數(shù)時(shí)鐘Cnt_delay_clk的驅(qū)動(dòng)下進(jìn)行逐級(jí)計(jì)數(shù)，并將計(jì)數(shù)結(jié)果輸入給邏輯控制單元；第二重合檢測(cè)模塊，用于實(shí)現(xiàn)對(duì)輸入的相同周期信號(hào)中相位落后的周期信號(hào)SIGNAL.2與經(jīng)過第二抽頭延遲模塊延遲后的周期信號(hào)SIGNAL_1的上升沿是否重合對(duì)齊進(jìn)行檢測(cè)，并將檢測(cè)結(jié)果輸入給邏輯控制單元。所述的邏輯控制單元，用于根據(jù)第一抽頭計(jì)數(shù)模塊和第二抽頭計(jì)數(shù)模塊的計(jì)數(shù)結(jié)果，計(jì)算相同周期信號(hào)SIGNAL_1和SIGNAL_2的相位差，并分別向第一抽頭延遲模塊、第一抽頭計(jì)數(shù)模塊、第一重合檢測(cè)模塊、第二抽頭延遲模塊、第二抽頭計(jì)數(shù)模塊及第二重合檢測(cè)模塊輸入控制信號(hào)。為了實(shí)現(xiàn)上述目的，本發(fā)明基于FPGA相同周期信號(hào)相位差的測(cè)量方法，包括如下步驟:I)初始化1.1)設(shè)置第一抽頭延遲模塊的第I級(jí)可編程延遲單元為“FIX”模式，標(biāo)定第I級(jí)可編程延遲單元中的延遲抽頭的延遲值為50ps，并設(shè)置第2級(jí) 第N級(jí)可編程延遲單元為“VARIABLE”模式，標(biāo)定第2級(jí) 第N級(jí)可編程延遲單元中延遲抽頭的延遲值為50ps ；1.2)設(shè)置第二抽頭延遲模塊的第I級(jí)可編程延遲單元為“FIX”模式，標(biāo)定第I級(jí)可編程延遲單元中的延遲抽頭的延遲值為75ps，并設(shè)置第2級(jí) 第N級(jí)可編程延遲單元為“VARABLE”模式，標(biāo)定第2級(jí) 第N級(jí)可編程延遲單元中延遲抽頭的延遲值為50ps ；1.3)復(fù)位第一抽頭計(jì)數(shù)模塊和第二抽頭計(jì)數(shù)模塊，使計(jì)數(shù)器從“O”開始計(jì)數(shù)；1.4)設(shè)置第一重合檢測(cè)模塊和第二重合檢測(cè)模塊中D觸發(fā)器輸出狀態(tài)為“O”。2)將相同周期信號(hào)中相位超前的周期信號(hào)SIGNAL_1輸入到第一抽頭延遲模塊，通過第I級(jí)可編程延遲單元將SIGNAL_1信號(hào)固定延遲50ps。3)邏輯控制單元判斷第一重合檢測(cè)模塊的狀態(tài)，若出現(xiàn)由“I”向“O”的狀態(tài)跳變，即第一測(cè)量通道I中相同周期信號(hào)SIGNAL_1和SIGNAL_2達(dá)到上升沿重合對(duì)齊，則執(zhí)行步驟5)，否則執(zhí)行步驟4)。4)第一測(cè)量通道進(jìn)行逐級(jí)抽頭延遲和逐級(jí)計(jì)數(shù)，并返回步驟3)。5)邏輯控制單元控制第一抽頭延遲模塊停止對(duì)SIGNAL_1信號(hào)逐級(jí)抽頭延遲，并且停止第一抽頭計(jì)數(shù)模塊逐級(jí)計(jì)數(shù)過程，讀取N-1個(gè)計(jì)數(shù)器的計(jì)數(shù)值，執(zhí)行步驟10)。6)將相同周期信號(hào)中相位超前的周期信號(hào)SIGNAL_1輸入到第二抽頭延遲模塊，通過第I級(jí)可編程延遲單元將SIGNAL_1信號(hào)固定延遲75ps。7)邏輯控制單元判斷第二重合檢測(cè)模塊的狀態(tài)，若出現(xiàn)由“ I”向“O”的狀態(tài)跳變，即第二測(cè)量通道中相同周期信號(hào)SIGNAL_1和SIGNAL_2達(dá)到上升沿重合對(duì)齊，則執(zhí)行步驟
9)，否則執(zhí)行步驟8)。
8)第二測(cè)量通道進(jìn)行逐級(jí)抽頭延遲和逐級(jí)計(jì)數(shù)，并返回步驟7)。9)邏輯控制單元控制第二抽頭延遲模塊停止對(duì)SIGNAL_1信號(hào)逐級(jí)抽頭延遲，并且停止第二抽頭計(jì)數(shù)模塊逐級(jí)計(jì)數(shù)過程，讀取N-1個(gè)計(jì)數(shù)器的計(jì)數(shù)值。10)邏輯控制單元根據(jù)步驟5)讀取的N-1個(gè)計(jì)數(shù)器的計(jì)數(shù)值和步驟9)讀取的N_1個(gè)計(jì)數(shù)器的計(jì)數(shù)值，分別計(jì)算第一測(cè)量通道所測(cè)量的相位差約和第二測(cè)量通道所測(cè)量的相位差爐2，并根據(jù)約和爐2計(jì)算相同周期信號(hào)的相位差爐:
權(quán)利要求
1.一種基于FPGA相同周期信號(hào)相位差的測(cè)量電路，包括測(cè)量通道和邏輯控制單元，其特征在于，測(cè)量通道設(shè)為兩路，即第一測(cè)量通道(I)和第二測(cè)量通道(2); 所述的第一測(cè)量通道(I)包括: 第一抽頭延遲模塊(11)，用于實(shí)現(xiàn)對(duì)輸入的相同周期信號(hào)中相位超前的周期信號(hào)SIGNAL_1在計(jì)數(shù)時(shí)鐘Cnt_delay_clk的驅(qū)動(dòng)下進(jìn)行固定延遲和逐級(jí)抽頭延遲；經(jīng)延遲后的周期信號(hào)輸入給第一重合檢測(cè)模塊(13)； 第一抽頭計(jì)數(shù)模塊(12)，用于對(duì)第一抽頭延遲模塊(11)中逐級(jí)抽頭延遲的抽頭個(gè)數(shù)在計(jì)數(shù)時(shí)鐘Cnt_delay_clk的驅(qū)動(dòng)下進(jìn)行逐級(jí)計(jì)數(shù)，并將計(jì)數(shù)結(jié)果輸入給邏輯控制單元(3)； 第一重合檢測(cè)模塊(13)，用于實(shí)現(xiàn)對(duì)輸入的相同周期信號(hào)中相位落后的周期信號(hào)SIGNAL.2的上升沿與經(jīng)過第一抽頭延遲模塊(11)延遲后的周期信號(hào)SIGNAL_1的上升沿是否重合對(duì)齊進(jìn)行檢測(cè)，并將檢測(cè)結(jié)果輸入給邏輯控制單元(3)； 所述的第二測(cè)量通道(2)包括: 第二抽頭延遲模塊(21)，用于實(shí)現(xiàn)對(duì)輸入的相同周期信號(hào)中相位超前的周期信號(hào)SIGNAL_1在計(jì)數(shù)時(shí)鐘Cnt_delay_clk的驅(qū)動(dòng)下進(jìn)行固定延遲和逐級(jí)抽頭延遲；經(jīng)延遲后的周期信號(hào)輸入給第二重合檢測(cè)模塊(23)； 第二抽頭計(jì)數(shù)模塊(22)，用于對(duì)第二抽頭延遲模塊(21)中逐級(jí)抽頭延遲的抽頭個(gè)數(shù)在計(jì)數(shù)時(shí)鐘Cnt_delay_clk的驅(qū)動(dòng)下進(jìn)行逐級(jí)計(jì)數(shù)，并將計(jì)數(shù)結(jié)果輸入給邏輯控制單元(3)； 第二重合檢測(cè)模塊(23)，用于實(shí)現(xiàn)對(duì)輸入的相同周期信號(hào)中相位落后的周期信號(hào)SIGNAL.2的上升沿與經(jīng)過第二抽頭延遲模塊(21)延遲后的周期信號(hào)SIGNAL_1的上升沿是否重合對(duì)齊進(jìn)行檢測(cè)，并將檢測(cè)`結(jié)`果輸入給邏輯控制單元(3)； 所述的邏輯控制單元(3)，用于根據(jù)第一抽頭計(jì)數(shù)模塊(12)和第二抽頭計(jì)數(shù)模塊(22)的計(jì)數(shù)結(jié)果，計(jì)算相同周期信號(hào)SIGNAL_1和SIGNAL_2的相位差，并分別向第一抽頭延遲模塊(11)、第一抽頭計(jì)數(shù)模塊(12)、第一重合檢測(cè)模塊(13)、第二抽頭延遲模塊(21)、第二抽頭計(jì)數(shù)模塊(22)及第二重合檢測(cè)模塊(23)輸入控制信號(hào)。
2.根據(jù)權(quán)利要求1所述的基于FPGA相同周期信號(hào)相位差的測(cè)量電路，其特征在于第一抽頭延遲模塊(11)和第二抽頭延遲模塊(21)均由N個(gè)可編程延遲單元級(jí)聯(lián)構(gòu)成，其中，2彡N彡239。
3.根據(jù)權(quán)利要求1所述的基于FPGA相同周期信號(hào)相位差的測(cè)量電路，其特征在于第一抽頭計(jì)數(shù)模塊(12)和第二抽頭計(jì)數(shù)模塊(22)均由N-1個(gè)計(jì)數(shù)器構(gòu)成，其中，2 < N < 239。
4.根據(jù)權(quán)利要求1所述的基于FPGA相同周期信號(hào)相位差的測(cè)量電路，其特征在于第一重合檢測(cè)模塊(13)和第二重合檢測(cè)模塊(23)均由I個(gè)D觸發(fā)器構(gòu)成。
5.一種基于權(quán)利要求1的相同周期信號(hào)相位差測(cè)量方法，包括如下步驟: O初始化: `1.1)設(shè)置第一抽頭延遲模塊(11)的第I級(jí)可編程延遲單元為“FIX”模式，標(biāo)定第I級(jí)可編程延遲單元中的延遲抽頭的延遲值為50ps，并設(shè)置第2級(jí) 第N級(jí)可編程延遲單元為“VARIABLE”模式，標(biāo)定第2級(jí) 第N級(jí)可編程延遲單元中延遲抽頭的延遲值為50ps ； ` 1.2)設(shè)置第二抽頭延遲模塊(21)的第I級(jí)可編程延遲單元為“FIX”模式，標(biāo)定第I級(jí)可編程延遲單元中的延遲抽頭的延遲值為75ps，并設(shè)置第2級(jí) 第N級(jí)可編程延遲單元為“VARIABLE”模式，標(biāo)定第2級(jí) 第N級(jí)可編程延遲單元中延遲抽頭的延遲值為50ps ； `1.3)復(fù)位第一抽頭計(jì)數(shù)模塊(12)和第二抽頭計(jì)數(shù)模塊(22)，使計(jì)數(shù)器從“O”開始計(jì)數(shù)；`1.4)設(shè)置第一重合檢測(cè)模塊(13)和第二重合檢測(cè)模塊(23)中D觸發(fā)器輸出狀態(tài)為“O”； 2)將相同周期信號(hào)中相位超前的周期信號(hào)SIGNAL_1輸入到第一抽頭延遲模塊(11)，通過第I級(jí)可編程延遲單元將SIGNAL_1信號(hào)固定延遲50ps ； 3)邏輯控制單元(3)判斷第一重合檢測(cè)模塊(13)的狀態(tài)，若出現(xiàn)由“I”向“O”的狀態(tài)跳變，即第一測(cè)量通道(I)中相同周期信號(hào)SIGNAL_1和SIGNAL_2達(dá)到上升沿重合對(duì)齊，則執(zhí)行步驟5)，否則執(zhí)行步驟4)； 4)第一測(cè)量通道(I)進(jìn)行逐級(jí)抽頭延遲和逐級(jí)計(jì)數(shù)，并返回步驟3)； 5)邏輯控制單元(3)控制第一抽頭延遲模塊(11)停止對(duì)SIGNAL_1信號(hào)逐級(jí)抽頭延遲，并且停止第一抽頭計(jì)數(shù)模塊(12)逐級(jí)計(jì)數(shù)過程，讀取N-1個(gè)計(jì)數(shù)器的計(jì)數(shù)值，執(zhí)行步驟10)； 6)將相同周期信號(hào)中相位超前的周期信號(hào)SIGNAL_1輸入到第二抽頭延遲模塊(21)，通過第I級(jí)可編程延遲單元將SIGNAL_1信號(hào)固定延遲75ps ； 7)邏輯控制單元(3)判斷第二重合檢測(cè)模塊(23)的狀態(tài)，若出現(xiàn)由“I”向“O”的狀態(tài)跳變，即第二測(cè)量通道(2)中相同周期信號(hào)SIGNAL_1和SIGNAL_2達(dá)到上升沿重合對(duì)齊，則執(zhí)行步驟9)，否則執(zhí)行步驟8)； 8)第二測(cè)量通道(2)進(jìn)行逐級(jí)抽頭延遲和逐級(jí)計(jì)數(shù)，并返回步驟7)； 9)邏輯控制單元(3)控制第二抽頭延遲模塊(21)停止對(duì)SIGNAL_1信號(hào)逐級(jí)抽頭延遲，并且停止第二抽頭計(jì)數(shù)模塊(22)逐級(jí)計(jì)數(shù)過程，讀取N-1個(gè)計(jì)數(shù)器的計(jì)數(shù)值； 10)邏輯控制單元(3)根據(jù)步驟5)讀取的N-1個(gè)計(jì)數(shù)器的計(jì)數(shù)值和步驟9)讀取的N-1個(gè)計(jì)數(shù)器的計(jì)數(shù)值，分別計(jì)算第一測(cè)量通道(I)所測(cè)量的相位差奶和第二測(cè)量通道(2)所測(cè)量的相位差識(shí)2，并根據(jù)爐!和％計(jì)算相同周期信號(hào)的相位差識(shí):
6.根據(jù)權(quán)利要求5所述的相同周期信號(hào)相位差測(cè)量方法，其中步驟4)所述的第一測(cè)量通道(I)進(jìn)行逐級(jí)抽頭延遲和逐級(jí)計(jì)數(shù)，按如下步驟進(jìn)行:`4.1)邏輯控制單元(3 )控制第一抽頭延遲模塊(11)中第2級(jí) 第N級(jí)可編程延遲單元，對(duì)由該第一抽頭延遲模塊(11)中第I級(jí)可編程延遲單元輸出的SIGNAL_1信號(hào)在計(jì)數(shù)時(shí)鐘Cnt_delay_clk的驅(qū)動(dòng)下實(shí)現(xiàn)逐級(jí)抽頭延遲； .4.2)邏輯控制單元(3)控制第一抽頭計(jì)數(shù)模塊(12)中N-1級(jí)計(jì)數(shù)器在計(jì)數(shù)時(shí)鐘Cnt_delay_clk的驅(qū)動(dòng)下逐級(jí)計(jì)數(shù)。
7.根據(jù)權(quán)利要求5所述的相同周期信號(hào)相位差測(cè)量方法，其中步驟8)所述的第二測(cè)量通道(2)進(jìn)行逐級(jí)抽頭延遲和逐級(jí)計(jì)數(shù)，按如下步驟進(jìn)行: .8.1)邏輯控制單元(3)控制第二抽頭延遲模塊(21)中第2級(jí) 第N級(jí)可編程延遲單元，對(duì)由該第二抽頭延遲模塊(21)中第I級(jí)可編程延遲單元輸出的SIGNAL_1信號(hào)在計(jì)數(shù)時(shí)鐘Cnt_delay_clk的驅(qū)動(dòng)下實(shí)現(xiàn)逐級(jí)抽頭延遲； .8.2)邏輯控制單元(3)控制第二抽頭計(jì)數(shù)模塊(22)中N-1級(jí)計(jì)數(shù)器在計(jì)數(shù)時(shí)鐘Cnt_delay_clk的驅(qū)動(dòng) 下逐級(jí) 計(jì)數(shù)。
全文摘要
本發(fā)明提供了一種基于FPGA相同周期信號(hào)的相位差測(cè)量電路及測(cè)量方法，主要解決已有技術(shù)測(cè)量周期信號(hào)的相位差分辨率低，測(cè)量誤差大的問題。本發(fā)明包括第一測(cè)量通道、第二測(cè)量通道和邏輯控制單元，其中，第一測(cè)量通道與第二測(cè)量通道相互獨(dú)立，邏輯控制單元通過對(duì)第一測(cè)量通道和第二測(cè)量通道的測(cè)量過程進(jìn)行控制，以分別完成對(duì)相同周期信號(hào)中相位超前信號(hào)的逐級(jí)抽頭延遲，對(duì)延遲抽頭個(gè)數(shù)的逐級(jí)抽頭計(jì)數(shù)以及兩個(gè)相同周期信號(hào)邊沿對(duì)齊檢測(cè)，并根據(jù)兩個(gè)通道的計(jì)數(shù)結(jié)果計(jì)算相同周期信號(hào)相位差。本發(fā)明結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)，降低了測(cè)量誤差，提高了測(cè)量分辨率，可用于時(shí)間同步、衛(wèi)星導(dǎo)航定位、激光測(cè)距中對(duì)相同周期信號(hào)相位差的測(cè)量。
文檔編號(hào)G01R25/00GK103105534SQ201310039610
公開日2013年5月15日 申請(qǐng)日期2013年1月31日 優(yōu)先權(quán)日2013年1月31日
發(fā)明者王海, 姚秦, 張敏, 段程鵬, 吳英華, 梁肖 申請(qǐng)人:西安電子科技大學(xué)