專利名稱：產(chǎn)品產(chǎn)量預(yù)測(cè)的系統(tǒng)和方法
本申請(qǐng)是2000年11月17日提交的發(fā)明名稱為“產(chǎn)品產(chǎn)量預(yù)測(cè)的系統(tǒng)和方法”的中國專利申請(qǐng)00817357.5的分案申請(qǐng)。
背景技術(shù)：
本發(fā)明屬于集成電路制造領(lǐng)域，更具體地屬于提高制造產(chǎn)量的系統(tǒng)和方法。
集成電路的制造是一個(gè)極端復(fù)雜的過程，它可能涉及成百個(gè)個(gè)別操作。該過程基本上包括精確地將預(yù)定數(shù)量的摻雜材料擴(kuò)散入硅晶片上的精確預(yù)定區(qū)域以便產(chǎn)生有源設(shè)備例如晶體管。這個(gè)過程通常是通過在晶片上形成一層氧化硅，然后利用一個(gè)光掩模和光刻膠來形成一個(gè)在其中通過一個(gè)氧化硅掩模進(jìn)行擴(kuò)散的區(qū)域圖形而完成的。接著通過該氧化硅層進(jìn)行蝕刻以便形成具有精確尺寸和位置的通過其進(jìn)行擴(kuò)散的開口圖形。在完成預(yù)定數(shù)量的這類擴(kuò)散操作以便在晶片上產(chǎn)生所需數(shù)量的晶體管之后，它們按照互連線的要求被互連。這些互連線或被稱為的互連通常是通過使用一個(gè)光掩模、光刻膠和蝕刻過程將導(dǎo)電材料淀積于所需互連圖形上而形成的。通常一個(gè)完成的集成電路可能在一塊0.1英寸乘0.1英寸的硅芯片上包含上百萬個(gè)晶體管和亞微米尺寸的互連。
考慮到當(dāng)今集成電路所要求的設(shè)備和互連密度，制造過程必須在極端精確和最少廢品的方式下完成。對(duì)于可靠的操作而言，電路的電氣特性必須被保持于小心控制的限度內(nèi)，它隱含著對(duì)無數(shù)操作和制造過程的高度控制。例如，在光刻和光掩模操作中，在光掩模上的圖形中出現(xiàn)的雜質(zhì)例如灰塵、微小劃痕和其他缺陷將會(huì)在半導(dǎo)體晶片上產(chǎn)生缺陷圖形，其結(jié)果是造成缺陷集成電路。此外，在電路本身的擴(kuò)散操作期間缺陷可能被引入電路中。能夠使用高放大倍數(shù)下的目視檢查和電氣測(cè)試兩者來識(shí)別缺陷電路。一旦識(shí)別出缺陷集成電路，希望采取步驟來減少制造過程中產(chǎn)生的缺陷集成電路的數(shù)量，因而增加能滿足技術(shù)要求的集成電路產(chǎn)量。
在過去，許多促使集成電路產(chǎn)量低的缺陷是由顆粒污染或其他隨機(jī)來源所造成的?，F(xiàn)代集成電路制造過程中出現(xiàn)的愈來愈多的缺陷不是來源于顆?；螂S機(jī)污染，而是來自非常系統(tǒng)的來源，特別在過程開發(fā)或產(chǎn)量提升的早期階段更如此。這些系統(tǒng)缺陷來源包括使用活躍的金屬板印刷工具中的可印刷性問題，來自形成的不好的硅化物的多桁條，由密度驅(qū)動(dòng)和光學(xué)靠近效應(yīng)造成的門長度變化。
在減少制造過程中產(chǎn)生的缺陷集成電路的數(shù)量因而增加產(chǎn)量的嘗試中，人們面臨的事實(shí)是任何一個(gè)或多個(gè)可能的上百個(gè)處理步驟可能已經(jīng)造成一個(gè)具體的缺陷電路。由于存在這么多的變量，因此要確定一個(gè)具體電路中的缺陷的真正原因是極端困難的，因而識(shí)別和校正產(chǎn)量下降過程的操作是特別困難的。對(duì)完成的集成電路的詳細(xì)觀察可能提供某些跡象來顯示哪個(gè)操作過程已經(jīng)造成缺陷電路。然而，觀察設(shè)備并不能獲取許多系統(tǒng)缺陷源和/或一些工具可能難于調(diào)整、優(yōu)化或有效地和可靠地使用。此外，觀察設(shè)備尤其是新技術(shù)經(jīng)常被許多假警報(bào)或無關(guān)缺陷所困擾，人們知道它們會(huì)破壞任何可靠地觀察真正缺陷或缺陷源的嘗試。
通常發(fā)現(xiàn)，在完成制造周期之后，一旦在最后測(cè)試中識(shí)別一個(gè)具體問題，則能夠確認(rèn)在執(zhí)行該具體操作過程期間的確存在問題，問題出現(xiàn)的時(shí)間可能是在數(shù)周或甚至數(shù)月之前。因此該問題可能在事后很好地糾正。此時(shí)不同操作過程可能造成各問題。因此對(duì)缺陷集成電路的事后分析和對(duì)造成執(zhí)行缺陷產(chǎn)品的操作過程的識(shí)別在作為一種用于改進(jìn)集成電路的總產(chǎn)量的手段方面具有很大的局限性。
若干用于預(yù)測(cè)產(chǎn)量而不是進(jìn)行不滿意的事后分析的嘗試已經(jīng)在不同程度上取得成功。因此需要一種改進(jìn)的系統(tǒng)和方法，用于預(yù)測(cè)集成電路產(chǎn)品產(chǎn)量。

發(fā)明內(nèi)容
一種用于預(yù)測(cè)集成電路產(chǎn)量的系統(tǒng)和方法包括至少一種類型的特征化載體，它包括用于表示包括于集成電路最后產(chǎn)品中的至少一種類型特征的至少一個(gè)特征。該特征化載體經(jīng)受至少一個(gè)組成將要用于制造集成電路產(chǎn)品制造周期的操作過程以便產(chǎn)生一個(gè)產(chǎn)量模型。該產(chǎn)量模型包含一個(gè)由該特征化載體所定義的布局，并且優(yōu)選地包括有助于采集電氣測(cè)試數(shù)據(jù)和以操作速度測(cè)試原型段的各特征。一個(gè)提取引擎從一個(gè)建議的產(chǎn)品布局中提取預(yù)定布局屬性。該提取引擎在產(chǎn)量模型上操作而產(chǎn)生作為布局屬性的函數(shù)的產(chǎn)量預(yù)測(cè)，并且被分解為制造過程中的各層或各步驟。這些產(chǎn)量預(yù)測(cè)然后被用于確定制造過程中哪些區(qū)域最需要改進(jìn)。


圖1是一個(gè)用于闡述本發(fā)明系統(tǒng)的優(yōu)選實(shí)施例所完成的各步驟的框圖。
圖2是一個(gè)用于闡述本發(fā)明系統(tǒng)為實(shí)現(xiàn)一個(gè)反饋回路而完成的各附加步驟的框圖。
圖3是用于闡述包括一個(gè)單金屬印刷板層的短流程掩模的圖像。
圖4闡述一個(gè)示例性金屬短流程芯片上的襯墊幀。
圖5闡述圖4中闡述的每個(gè)襯墊幀內(nèi)的各襯墊。
圖6闡述兩種類型的襯墊幀結(jié)構(gòu)，它們包含van der Pauw結(jié)構(gòu)。
圖7闡述包含van der Pauw結(jié)構(gòu)的襯墊幀在示例性芯片上的位置。
圖8闡述一個(gè)示例性van der Pauw結(jié)構(gòu)。
圖9闡述示例性金屬短流程芯片上疊套缺陷尺寸分布結(jié)構(gòu)的示例性位置。
圖10闡述一個(gè)示例性疊套缺陷尺寸分布結(jié)構(gòu)。
圖11闡述一個(gè)示例性Kelvin臨界尺寸結(jié)構(gòu)。
圖12闡述一個(gè)示例性金屬短流程芯片上的Kelvin結(jié)構(gòu)的示例性位置。
圖13闡述一個(gè)示例性金屬短流程芯片上的蛇和梳的示例性位置。
圖14闡述一個(gè)示例性金屬短流程芯片中所用示例性蛇和梳結(jié)構(gòu)。
圖15闡述一個(gè)示例性金屬短流程芯片中所用邊界結(jié)構(gòu)的不同例子。
圖16闡述一個(gè)示例性金屬短流程芯片上邊界結(jié)構(gòu)的示例性位置。
圖17闡述一個(gè)示例性金屬短流程芯片上掃描電子顯微鏡結(jié)構(gòu)的示例性位置。
圖18闡述用于解釋可短路面積的一個(gè)示例性測(cè)試結(jié)構(gòu)。
圖19闡述用于檢查線端頭處T形端頭產(chǎn)量的示例性測(cè)試圖形。
圖20闡述用于提取缺陷尺寸分布的示例性疊套結(jié)構(gòu)。
圖21闡述用于確定缺陷隨著尺寸減弱的速率的一條曲線。
圖22(a)、22(b)和22(c)分別闡述一個(gè)樣本產(chǎn)品布局的金屬-1層的線寬、間距和圖形密度分布。
具體實(shí)施例方式
現(xiàn)在參照?qǐng)D1，其中顯示一個(gè)用于闡述一個(gè)一般由10標(biāo)示的系統(tǒng)所完成的步驟的框圖，該系統(tǒng)根據(jù)本發(fā)明預(yù)測(cè)集成電路產(chǎn)量。系統(tǒng)10利用至少一種類型的特征化載體12。該特征化載體12優(yōu)選地具有軟件形式，它包含為制造一個(gè)集成電路結(jié)構(gòu)所需信息，它包括用于表示將要被包括于最后產(chǎn)品中的至少一種特征類型的具體特征。例如，特征化載體12可能定義一個(gè)單個(gè)金屬印刷板層的短流程測(cè)試載體，該金屬印刷板層用于檢測(cè)所考慮的過程流的金屬互連模塊的質(zhì)量和可制造性。這些結(jié)構(gòu)必須足夠大和與制造過程中移動(dòng)的實(shí)際產(chǎn)品或產(chǎn)品類型足夠類似，以便可靠地?fù)渥交蛴涗浛赡苡绊懼圃炱陂g的產(chǎn)品的不同毛病。以下將描述短流程和埋嵌于它們之中的結(jié)構(gòu)的更具體的例子和描述。
短流程被定義為只包含集成電路制造周期內(nèi)整個(gè)過程步驟中的一個(gè)特定子集。例如，當(dāng)整個(gè)制造周期可能包含多至450個(gè)或更多過程步驟時(shí)，一個(gè)特征化載體例如一個(gè)被設(shè)計(jì)為調(diào)查單個(gè)互連層的可制造性的特征化載體只需包括少量例如10至25個(gè)過程步驟，因?yàn)橛性丛O(shè)備和多互連層并不被要求獲得一個(gè)產(chǎn)量模型或允許正確地診斷那些困擾與過程流中單個(gè)互連層相關(guān)聯(lián)的步驟的毛病。
特征化載體12定義那些與所建議產(chǎn)品布局的一個(gè)或多個(gè)屬性相匹配的特征。例如，特征化載體12可能定義一個(gè)短流程測(cè)試載體，它具有的一個(gè)部分布局，包括用于表示所建議產(chǎn)品布局的各特征(例如線尺寸、間距和周期性；線彎曲度和布線等的例子)以便確定可能困擾這些具體設(shè)計(jì)類型的和促使產(chǎn)量降低的毛病。
特征化載體12可能也定義一個(gè)或多個(gè)有源區(qū)域和所建議設(shè)計(jì)的鄰域特征以便發(fā)現(xiàn)布局鄰域?qū)υO(shè)備性能和過程參數(shù)的影響；作為布局屬性的函數(shù)的模型設(shè)備參數(shù)；和確定哪些設(shè)備與產(chǎn)品性能最為相關(guān)。此外，通過構(gòu)作和分析足夠多的短流程載體從而經(jīng)歷整個(gè)過程的所有模塊化部件的所有可能的或主要子集的范圍，即能發(fā)現(xiàn)、作出模型和/或診斷出對(duì)許多(如果不是全部)困擾所制造具體產(chǎn)品的產(chǎn)量問題的充分評(píng)價(jià)。
除提供信息以供評(píng)估和診斷可能從制造中的產(chǎn)品中看出的產(chǎn)量問題外，特征化載體被設(shè)計(jì)為產(chǎn)生產(chǎn)量模型16，它能夠用于正確地預(yù)測(cè)產(chǎn)量。這些產(chǎn)量模型16能夠用于以下目的包括但不限于產(chǎn)量計(jì)劃、在整個(gè)過程中將產(chǎn)量改進(jìn)活動(dòng)排定優(yōu)先級(jí)、和修改產(chǎn)品本身的原有設(shè)計(jì)以使它更便于制造。
本發(fā)明中所設(shè)想的特征化載體12中的大多數(shù)測(cè)試結(jié)構(gòu)是為電氣測(cè)試所設(shè)計(jì)的。為此目的，由每個(gè)特征化載體評(píng)估的對(duì)模塊中故障和缺陷進(jìn)行檢測(cè)的可靠性是非常高的。觀察設(shè)備無法提供或允諾如此高的可靠程度。此外，數(shù)據(jù)采集的速度和體積是分別非?？旌痛蟮?，因?yàn)殡姎鉁y(cè)試是快和廉價(jià)的。以此方式，能夠?qū)崿F(xiàn)統(tǒng)計(jì)學(xué)上有效的診斷和/或產(chǎn)量模型。
特征化載體12優(yōu)選地采取一個(gè)帶或盤上的GDS 2布局的形式，然后它被用于產(chǎn)生一個(gè)標(biāo)線組。該標(biāo)線組在制造周期14的所選部分期間用于產(chǎn)生產(chǎn)量模型16。因此該產(chǎn)量模型16優(yōu)選地從晶片的至少一部分中測(cè)量的數(shù)據(jù)中構(gòu)作而成，而該晶片已經(jīng)經(jīng)受過由特征化載體12所定義的標(biāo)線組所選擇使用的的制造過程步驟。
產(chǎn)量模型16不但埋嵌由特征化載體所定義的布局，它還包括由制造操作過程本身所引入的人工制品。產(chǎn)量模型16可能還包括原型體系結(jié)構(gòu)和布局圖形以及便于以操作速度采集電氣測(cè)試數(shù)據(jù)和測(cè)試原型段，這些特征能夠加強(qiáng)產(chǎn)量預(yù)測(cè)的正確度和可靠性。
提取引擎18是一個(gè)工具，用于從所建議產(chǎn)品布局20中提取布局屬性和將此信息植入產(chǎn)量模型16內(nèi)以便獲得一個(gè)產(chǎn)品產(chǎn)量預(yù)測(cè)22。這類布局屬性可能包括例如通道冗余、臨界面積、凈長度分布和線寬/間距分布。然后，在給定來自所建議產(chǎn)品布局20的布局屬性和來自根據(jù)來自特征化載體12的信息而制造的產(chǎn)量模型16的數(shù)據(jù)的情況下，能夠預(yù)測(cè)產(chǎn)品產(chǎn)量22。使用本發(fā)明的系統(tǒng)和方法，該獲得的可預(yù)測(cè)產(chǎn)品產(chǎn)量能夠與每個(gè)定義的屬性、功能塊或?qū)?、或整個(gè)產(chǎn)品布局的最后產(chǎn)量預(yù)測(cè)相關(guān)聯(lián)。
現(xiàn)在參照?qǐng)D2，其中顯示一個(gè)根據(jù)本發(fā)明的用于預(yù)測(cè)集成電路產(chǎn)量10的系統(tǒng)的框圖，該系統(tǒng)附加地包括一個(gè)一般由24標(biāo)示的反饋回路，用于依靠提取引擎28從產(chǎn)品布局20中提取設(shè)計(jì)屬性26。根據(jù)本發(fā)明的這個(gè)特征，使用產(chǎn)品布局20的屬性來開發(fā)特征化載體12。在此情況下，產(chǎn)品布局的屬性被提取，確保屬性的范圍在特征化載體12中被跨越。例如，產(chǎn)品布局被分析以便確定間距分布、寬度分布、密度分布、島狀圖形數(shù)量，因而實(shí)際上開發(fā)制造過程的設(shè)計(jì)規(guī)則的整個(gè)集合的一個(gè)子集，該子集能夠被應(yīng)用于所考慮的具體產(chǎn)品布局。就圖形而言，產(chǎn)品布局分析將確定最普通圖形，次普通圖形等。這些將由提取引擎28所提取并產(chǎn)生設(shè)計(jì)屬性26，它們包括所有這些圖形，以供被包括入特征化載體12內(nèi)。就密度而言，如果產(chǎn)品布局的分析發(fā)現(xiàn)第一金屬的密度為自10％至50％，則特征化載體將包括第一金屬的自10％至50％的整個(gè)范圍。
特征化載體的一個(gè)類型是金屬短流程特征化載體。金屬短流程特征化載體的目的是將單個(gè)互連層的可印刷性和可制造性加以量化。通常一個(gè)金屬短流程在過程中很早操作，因?yàn)閷?duì)于高產(chǎn)品產(chǎn)量而言金屬產(chǎn)量是重要的，通常很難獲得，并且只包含少數(shù)獨(dú)立的過程步驟。使用金屬短流程掩模進(jìn)行短流程實(shí)驗(yàn)，這能夠有助于快速而連續(xù)地進(jìn)行實(shí)驗(yàn)和分析，以便消除任何系統(tǒng)化缺陷產(chǎn)量或隨機(jī)缺陷產(chǎn)量或使它們最小，這些缺陷產(chǎn)量被檢測(cè)而不必等待整個(gè)流程的完成。
參照?qǐng)D3，其中顯示一個(gè)通常的和闡述性的一般由30標(biāo)示的金屬短流程掩模的圖象，它包含單個(gè)金屬印刷板層。該掩模30用于定義芯片上的單個(gè)金屬層，以及圖3中闡述的示例性芯片32與分檔器一般大，能夠容納例如此例中大約22mm×22mm的尺寸。它被分為4個(gè)象限，如圖4中所示42、44、46和48，其中每個(gè)包含以下6個(gè)基本結(jié)構(gòu)中的一個(gè)或多個(gè)(i)Kelvin金屬臨界尺寸結(jié)構(gòu)；(ii)蛇和梳結(jié)構(gòu)；(iii)疊套缺陷尺寸分布結(jié)構(gòu)；(iv)van der Pauw結(jié)構(gòu)；(v)OPC評(píng)估結(jié)構(gòu)；和(vi)古典掃描電子顯微鏡(SEM)結(jié)構(gòu)。
大約50％的芯片面積用于疊套結(jié)構(gòu)，用于提取缺陷尺寸分布，而40％的芯片面積用于檢測(cè)系統(tǒng)產(chǎn)量損失機(jī)制和測(cè)量參數(shù)化變動(dòng)。圖3也闡述芯片上襯墊幀34的位置。在此處描述的實(shí)施例中，在芯片上有131個(gè)襯墊幀，其中每個(gè)襯墊幀34包括32個(gè)襯墊，如圖5中所示。每個(gè)襯墊幀34中的襯墊提供電氣連接點(diǎn)，按照以下將要描述的測(cè)試程序所要求的，這些電氣連接點(diǎn)被外部測(cè)試設(shè)備接觸。
此芯片中使用的van der Pauw測(cè)試結(jié)構(gòu)82(見圖8)是4端方形結(jié)構(gòu)，它們利用結(jié)構(gòu)的對(duì)稱性來直接確定面電阻。正確地確定面電阻是測(cè)量線寬變動(dòng)的一個(gè)要求。該van der Pauw結(jié)構(gòu)82被安排為兩個(gè)不同幀類型混合型62(見圖6A)和VDP1型64(見圖6B)。圖7闡述包含此處闡述的示例性金屬短流程芯片中的van der Pauw結(jié)構(gòu)的襯墊幀72的位置。在此示例性芯片中，van der Pauw結(jié)構(gòu)占據(jù)小于芯片面積的1％。在van der Pauw結(jié)構(gòu)中，線寬(LW)和LW抽頭(見圖8)是變化的參數(shù)。表I顯示此處闡述的示例性金屬短流程芯片中的van der Pauw結(jié)構(gòu)中的變動(dòng)。
表I

疊套缺陷尺寸分布結(jié)構(gòu)是被疊套的連續(xù)線陣列，這些疊套連續(xù)線陣列被設(shè)計(jì)為用于開路和短路檢測(cè)和用于提取缺陷尺寸分布。線寬和間距是被改變以方便于提取缺陷尺寸分布的參數(shù)。在此處描述的實(shí)施例中，這些結(jié)構(gòu)在圖9中所示位置92和94處占據(jù)芯片面積的50％，并且在總共10個(gè)單元96中具有14個(gè)變動(dòng)。這些結(jié)構(gòu)能夠占據(jù)的面積必須足夠大以便正確地檢測(cè)出每個(gè)晶片中小于0.25缺陷/cm2。變動(dòng)的數(shù)量通常包括設(shè)計(jì)規(guī)則(DR)、稍低于DR、稍高于DR和實(shí)際上高于DR。因此，如果DR是間距1.0μm，則曲線可能是如表II中所示的0.9、1.1、1.3和2.5。
表II

每個(gè)單元被劃分為6個(gè)子單元，以便將線電阻減少至合理水平(小于250kΩ)，同時(shí)使每個(gè)單元的多缺陷機(jī)會(huì)最小。在此實(shí)施例中，每個(gè)單元有16個(gè)蛇。一個(gè)一般以1002標(biāo)示的示例性疊套缺陷尺寸分布結(jié)構(gòu)本身被闡述于圖10中。該疊套缺陷尺寸分布結(jié)構(gòu)被設(shè)計(jì)為使線寬(LW)等于間距(S)，以便簡化隨后的數(shù)據(jù)分析。
開爾文(Kelvin)金屬臨界尺寸(CD)結(jié)構(gòu)由每一端處與終端連接的連續(xù)直線所組成。這些結(jié)構(gòu)允許進(jìn)行精確線電阻測(cè)量，該測(cè)量與根據(jù)vander Pauw結(jié)構(gòu)所確定的面電阻一起用于確定Kelvin線寬。這些結(jié)構(gòu)被主要設(shè)計(jì)為用于確定電氣臨界尺寸中的變動(dòng)。一個(gè)一般以110標(biāo)示的示例性Kelvin臨界尺寸結(jié)構(gòu)被闡述于圖11中。為研究光學(xué)逼近效應(yīng)對(duì)電氣臨界尺寸可變動(dòng)性的影響，將本地鄰域結(jié)構(gòu)改變。為本地鄰域而改變的參數(shù)是線的數(shù)量112、線寬114和間距116。圍繞Kelvin結(jié)構(gòu)的全局環(huán)境118也是變動(dòng)的，主要用于研究對(duì)電氣臨界尺寸的蝕刻相關(guān)效應(yīng)(見圖11)。為全局鄰域而變動(dòng)的參數(shù)是密度和面積。全局鄰域結(jié)構(gòu)也能用于其他電氣測(cè)量的需要。例如，這些結(jié)構(gòu)的產(chǎn)量能夠被測(cè)量以便不但獲得作為環(huán)境函數(shù)的金屬臨界尺寸，而且獲得作為環(huán)境函數(shù)的產(chǎn)量。圖12闡述此處描述的金屬短流程芯片中的Kelvin結(jié)構(gòu)122的位置。這些位置被選擇以便覆蓋有用面積。表III至IX描述此處描述的金屬短流程芯片中使用的Kelvin結(jié)構(gòu)中的變動(dòng)。這些值被選擇以便覆蓋在圖22(a)至22(b)中所識(shí)別的間距。例如，圖形密度圍繞45％為中心以及線寬和間距的范圍為1.0至3.3μm，因?yàn)檫@是大多數(shù)示例性產(chǎn)品布局的中心所在。
表III

表IV

表V

表VI

表VII

表VIII

表IX

這些蛇、梳、蛇和梳結(jié)構(gòu)被設(shè)計(jì)為主要用于檢測(cè)很多不同圖形中的短路和開路。蛇主要用于檢測(cè)開路而也能用于監(jiān)測(cè)電阻變動(dòng)。梳用于監(jiān)測(cè)短路。短路和開路是基本的產(chǎn)量損失機(jī)制，及這兩者必須被減至最小以便獲得高產(chǎn)品產(chǎn)量。圖13顯示此處描述的金屬短流程芯片中的蛇和梳1302的位置。象限一1304還包含疊套于Kelvin結(jié)構(gòu)中的蛇1402和梳1404，如圖14中所示。參照?qǐng)D14，線寬(LW)和間距(S)是在這些結(jié)構(gòu)上變化以便研究它們對(duì)短路和開路的影響的參數(shù)。表X至XIII描述此處描述的金屬短流程芯片中使用的蛇和梳結(jié)構(gòu)的變動(dòng)。再次，這些參數(shù)被選擇以使線寬、間距和密度中所覆蓋的間距類似于圖22(a)至22(c)中所示產(chǎn)品布局例子。
表X

表XI

表XII

表XIII

邊界和邊緣結(jié)構(gòu)被設(shè)計(jì)為研究光學(xué)逼近校正(OPC)結(jié)構(gòu)對(duì)短路的影響。這些光學(xué)逼近校正通常被加入以便改進(jìn)通道產(chǎn)量。然而，必須使用和不使用這些邊界來檢查金屬短流程產(chǎn)量以便保證對(duì)短路產(chǎn)量沒有不良影響。邊界1502被放置于梳線一端和梳結(jié)構(gòu)內(nèi)部這兩處，一般以1504標(biāo)示，如圖15中所示。圖16顯示此處描述的金屬短流程芯片中的一般以1602標(biāo)示的邊界結(jié)構(gòu)的位置。
掃描電子顯微鏡(SEM)結(jié)構(gòu)被用于自頂向下地或通過截面SEM對(duì)線寬進(jìn)行非電氣測(cè)量。對(duì)于此處描述的金屬短流程芯片中的SEM條而言，線寬與根據(jù)傳統(tǒng)SEM技術(shù)的間距相同。圖17闡述此處描述的金屬短流程芯片中的SEM結(jié)構(gòu)1702的位置。這些結(jié)構(gòu)被放置于所闡述實(shí)施例的每個(gè)象限1704、1706、1708和1710的底部，因?yàn)樵谠撎幱锌臻g。
在圖3至17及其所附說明中，已經(jīng)描述一個(gè)用于改進(jìn)金屬產(chǎn)量的示例性特征化載體。其他用于通道、設(shè)備、硅化物、聚合物等的特征化載體通常被設(shè)計(jì)和利用。然而設(shè)計(jì)它們所用過程和技術(shù)是相同的。為闡述目的，將在提取引擎和產(chǎn)量模型上執(zhí)行該示例性金屬特征化載體。
提取引擎18具有兩個(gè)主要目的(1)它用于確定級(jí)別范圍(例如線寬、間距、密度)以便在設(shè)計(jì)特征化載體時(shí)使用。(2)它用于提取一個(gè)產(chǎn)品布局的屬性，它然后被用于產(chǎn)量模型中以便預(yù)測(cè)產(chǎn)量。上面已經(jīng)結(jié)合示例性特征化載體中如何選擇蛇、梳和Kelvin結(jié)構(gòu)的線寬、間距和密度來描述(1)。以下大部分討論將集中于(2)。
由于幾乎無數(shù)個(gè)屬性能夠被從產(chǎn)品布局中提取出，因此不可能為每個(gè)產(chǎn)品列舉所有屬性。因此，需要一個(gè)過程來指導(dǎo)應(yīng)該提取哪些屬性。通常該特征化載體驅(qū)動(dòng)要提取的那些屬性。該過程包含1.列出特征化載體中的所有結(jié)構(gòu)。
2.將每個(gè)結(jié)構(gòu)劃分為組或族，以使族中所有結(jié)構(gòu)對(duì)一個(gè)特定屬性形成一個(gè)實(shí)驗(yàn)。例如，在以上所述金屬特征化載體中，族分類的表可能如下族 發(fā)現(xiàn)的屬性。
疊套結(jié)構(gòu) 在少數(shù)線寬和間距上的基本缺陷。
蛇和梳 在線寬和間距的廣闊范圍上的產(chǎn)量包括小間距附近的非常大線寬及小線寬附近的非常大間距。
Kelvin-CD 在密度、線寬和間距方面的CD變動(dòng)。
+van der Pauws邊界結(jié)構(gòu) 不同OPC方案對(duì)產(chǎn)量的影響。
3.為每個(gè)族確定必須從產(chǎn)品布局中提取哪些屬性。要提取的正確屬性是根據(jù)被發(fā)現(xiàn)的屬性而被驅(qū)動(dòng)的。例如，如果一個(gè)具體族發(fā)現(xiàn)不同空間范圍上的產(chǎn)量，則必須提取每個(gè)空間的空間直方圖或可短路面積。對(duì)于以上例子，屬性的所需列表可能是族發(fā)現(xiàn)的屬性要從產(chǎn)品布局中提取的屬性(A)疊套結(jié)構(gòu) 在少數(shù)線寬和間距上臨界面積曲線。
的基本缺陷(B)蛇和梳 在廣闊范圍的線寬和特征化載體中發(fā)現(xiàn)的每個(gè)線間距上的產(chǎn)量包括... 寬和間距的可短路面積和/或?qū)嵗?jì)數(shù)。
(C)Kelvin-CD和在密度、線寬和間距圖形密度、線寬和間距的直van der Pauw 上的CD變動(dòng)方圖(類似于圖22中所示例子)。
(D)邊界結(jié)構(gòu) 不同OPC方案對(duì)產(chǎn) 對(duì)于每個(gè)被選用于產(chǎn)品布局量的影響 的OPC方案的可短路面積或?qū)嵗?jì)數(shù)。
4.如前所述，使用從合適的產(chǎn)量模型中提取的屬性。
對(duì)于其他特征化載體，這些族和所需屬性將顯然不同。然而，過程和實(shí)施方式類似于以上所述例子。
如上所述，產(chǎn)量模型16優(yōu)選地從測(cè)量的數(shù)據(jù)中進(jìn)行構(gòu)作，這些測(cè)量的數(shù)據(jù)是從經(jīng)受過使用由特征化載體12所定義標(biāo)線組的制造過程步驟的晶片的至少一部分中測(cè)量所得。在優(yōu)選實(shí)施例中，該產(chǎn)量被構(gòu)作為隨機(jī)部分和系統(tǒng)部分的乘積的模型
Y=(Πi=1nYsi)(Πj=1mYrj)]]>用于定義Ysi和Yrj的方法和技術(shù)如下。
系統(tǒng)產(chǎn)量模型由于存在許多類型的系統(tǒng)產(chǎn)量損失機(jī)制，及它們隨著工廠不同而不同，要列舉每個(gè)可能的系統(tǒng)產(chǎn)量模型是不現(xiàn)實(shí)的。然而以下描述兩個(gè)非常普通的技術(shù)，同時(shí)給出特別是在特征化載體上下文內(nèi)使用它們的例子和此處描述的方法學(xué)。
基于面積模型基于面積模型能夠書寫如下Ysi=[Yo(q)Yr(q)]A(q)/A0(q)]]>其中q是特征化載體中的一個(gè)設(shè)計(jì)因子，例如線寬、間距、長度、線寬/間距比、密度等。Yo(q)是具有來自特征化載體的設(shè)計(jì)因子q的結(jié)構(gòu)的產(chǎn)量。Ao(q)是此結(jié)構(gòu)的可短路面積及A(q)是產(chǎn)品布局上的所有實(shí)例類型q的可短路面積。Yr(q)是在假設(shè)隨機(jī)缺陷是唯一的產(chǎn)量損失機(jī)制的情況下此結(jié)構(gòu)的預(yù)測(cè)產(chǎn)量。用于計(jì)算此量的過程在下面結(jié)合隨機(jī)產(chǎn)量模型進(jìn)行描述。
可短路面積的定義最好地闡述于圖18中所示例子中。這個(gè)類型的測(cè)試結(jié)構(gòu)能夠用于判斷該工廠是否能夠生產(chǎn)具有間距s的彎曲寬線。在此示例性測(cè)試結(jié)構(gòu)中，通過將一個(gè)電壓施加于端頭(1)和(2)之間同時(shí)測(cè)量自端頭(1)流向(2)的電流而測(cè)量一個(gè)短路。如果此電流大于一個(gè)規(guī)定閾值(通常為1-100na)，則檢測(cè)出一個(gè)短路。可短路面積被定義為一個(gè)面積，其中如果出現(xiàn)跨接，則將能測(cè)量一個(gè)短路。在圖18的例子中，該可短路面積大約為x*s。A(q)項(xiàng)是產(chǎn)品布局中圖18中所示正確的或幾乎正確的圖形(即一條具有間距s和彎曲45度的粗線)的所有實(shí)例的可短路面積。Yr(q)項(xiàng)是使用以下將要描述的臨界面積方法來預(yù)測(cè)此特定結(jié)構(gòu)的隨機(jī)產(chǎn)量極限而被提取的。
重要的是意識(shí)到此模型的有效性只是與被放置于特征化載體上的結(jié)構(gòu)數(shù)量和結(jié)構(gòu)尺寸同樣良好。例如，如果圖18中所示的有角度彎曲測(cè)試結(jié)構(gòu)從未被放置于特征化載體上或被放置得不夠經(jīng)常以致無法獲得有意義的產(chǎn)量數(shù)量，則將沒有希望將產(chǎn)品布局上的寬線彎曲的產(chǎn)量損失進(jìn)行模型化。由于難于正確地定義多少個(gè)多大的測(cè)試結(jié)構(gòu)應(yīng)該被放置于特征化載體上，實(shí)際實(shí)驗(yàn)已經(jīng)顯示出特征化載體上的每個(gè)測(cè)試結(jié)構(gòu)的總可短路面積應(yīng)該理論上為使A(q)/Ao(q)＜10。
以上討論集中于短路上，因?yàn)樗鼈兺ǔ１乳_路產(chǎn)量損失機(jī)制更為重要。然而，只要可短路面積能夠被造成開路面積所替代，則開路產(chǎn)量損失機(jī)制能夠同樣良好地使用此產(chǎn)量模型進(jìn)行模型化。
基于實(shí)例產(chǎn)量模型基于實(shí)例產(chǎn)量模型的一般形式為Ysi=[Yo(q)Yr(q)]Ni(q)/No(q)]]>其中Yo(q)和Yr(q)如同基于面積產(chǎn)量模型中一樣是完全相同的。Ni(q)是特征化載體上的單元圖形或與測(cè)試圖形非常類似的單元圖形出現(xiàn)于產(chǎn)品布局中的次數(shù)。No(q)是單元圖形出現(xiàn)于特征化載體中的次數(shù)。
例如，圖19顯示一個(gè)簡單的測(cè)試圖形，用于檢查間距s附近的各線端頭處的T型端頭的產(chǎn)量。此測(cè)試圖形通過將一個(gè)電壓施加于端頭(1)和(2)上同時(shí)測(cè)量該短路電流而進(jìn)行測(cè)量。如果在特征化載體上某處該圖形被重復(fù)25次，則No(q)將為25×5＝125，因?yàn)槊總€(gè)測(cè)試結(jié)構(gòu)具有5個(gè)單元。
如果這個(gè)間距s附近的單元的出現(xiàn)次數(shù)是從產(chǎn)品布局中提取的，則能夠預(yù)測(cè)這種類型的結(jié)構(gòu)的系統(tǒng)產(chǎn)量。例如，如果有5個(gè)結(jié)構(gòu)，而每個(gè)結(jié)構(gòu)中有500個(gè)單元，則No(q)＝2500。如果某些產(chǎn)品的Ni(q)是10,000，并且測(cè)量到特征化載體上的測(cè)試結(jié)構(gòu)的產(chǎn)量為98.20％。使用以下所述技術(shù)，能夠?qū)r(q)估計(jì)為99.67％。在等式中使用這些數(shù)Ysi=
10000/2500=92.84%]]>隨機(jī)產(chǎn)量模型隨機(jī)分量能夠被寫為Yr=e-∫xo∞CA(x)×DSD(x)dx]]>其中CA(x)是缺陷尺寸x的臨界面積及DSD(x)是缺陷尺寸分布，它也被描述于“VSLI電路的CAD的金屬印刷板相關(guān)產(chǎn)量損失的模型化”，W.Maly，IEEE Trans.on CAD，July 1985，pp 161-177，它在此處全部引為參考。Xo是能夠被可信地觀察或測(cè)量的最小缺陷尺寸。這通常是在最小間距設(shè)計(jì)規(guī)則時(shí)設(shè)置的。該臨界面積是一塊面積，其中如果存在一個(gè)尺寸為x的缺陷則將出現(xiàn)短路。對(duì)于非常小的x而言，臨界面積接近于0，而非常大的缺陷尺寸將具有一個(gè)接近于整塊芯片面積的臨界面積。臨界面積和提取技術(shù)的附加描述能夠在以下文章中找到P.K.Nag和W.Maly，“VLSI電路的產(chǎn)量評(píng)估”，Techcon90，Oct.16-18，1990.San Jose；P.K.Nag和W.Maly，“非常大IC中的短路臨界面積的階層性提取”，Proceedings of The IEEE International Workshop on Detect and FaultTolerance in VLSI Systems，IEEE Computer Society Press 1995，pp.10-18；I.Bubel，W.Maly，T.Waas，P.K.Nag，H.Hartmann，D.Schmitt-landsiedel和S.Griep，“AFFCCA對(duì)圓形缺陷和金屬印刷板變形布局的臨界面積分析的工具”，Proceedings of The IEEEInternational Workshop on Detect and Fault Tolerance in VLSI Systems，IEEE Computer Society Press 1995，pp.19-27；C.Ouyang和W.Maly，“大VISI IC中的臨界面積的有效提取”，Proc.IEEE IntenationalSymposium on Semiconductor Manufacturing，1996，pp.301-304；C.Ouyang，W.Pleskacz和W.Waly，“大VLSI電路中開路的臨界面積的提取”，Proc.IEEE International Workshop on Detect and FaultTolerance of VLSI Systems，1996，pp.21-29，所有以上文章都全部引為參考。
該缺陷尺寸分布表示尺寸為x的缺陷的缺陷密度。有許多缺陷尺寸分布的建議模型(例如見“產(chǎn)量模型-比較性研究”，W.Maly，Defectand Fault Tolerance in VLSI Systems，由C.Stapper等編輯，PlenumPress，New York，1990；及“集成電路缺陷敏感性的模型化”，C.H.Stapper，IBM J.Res.Develop.，Vol.27，No.6，November，1983，這兩者都在此處全部引為參考)，但為闡述目的，最普通的分布DSD(x)=Do×kxp]]>將被使用，其中Do表示大于觀察的xo的缺陷/cm2的總數(shù)。P是一個(gè)無單位值，它表示缺陷隨著尺寸的變化而衰減的速率。通常p位于2和4之間。K是一個(gè)規(guī)范化因子，以使∫xo∞kxpdx=1]]>
以下兩段描述用于從特征化載體中提取缺陷尺寸分布的技術(shù)。
疊套結(jié)構(gòu)技術(shù)疊套結(jié)構(gòu)被設(shè)計(jì)為用于提取缺陷尺寸分布。它由線寬為w和間距為s的N條線組成，如圖20中所示。通過測(cè)量線1和2、2和3、3和4、...、及N-1和N之間的短路電流來測(cè)試此結(jié)構(gòu)。任何大于給定特定限值的電流被認(rèn)為是短路。此外，能夠通過測(cè)量各線1、2、3、...、N-1和N的電阻來測(cè)試開路。任何大于給定特定限值的電阻被認(rèn)為是開路線。通過檢查多少條線被短路在一起，能夠確定缺陷尺寸分布。
如果只有兩條線被短路，則缺陷尺寸必定大于s及不大于3w+2s。任何小于s的缺陷根本不會(huì)造成短路，而大于3w+2s的缺陷則肯定會(huì)造成至少3條線的短路。對(duì)于被短路線的每個(gè)數(shù)量，能夠建立一個(gè)尺寸范圍

應(yīng)該注意到，這些范圍是重疊的；因此無法直接計(jì)算缺陷尺寸分布。此局限性只對(duì)p提取有限制。因此，為評(píng)估p，從所有偶數(shù)線的分布中計(jì)算一個(gè)p估計(jì)，然后從所有奇數(shù)線的分布中計(jì)算一個(gè)p估計(jì)。最后這兩個(gè)值被求平均以便估計(jì)p。為提取p，畫出ln(x條短路線的故障數(shù)量)與log([x-1]s+[x-2]w)的曲線。能夠看出，此線的斜率為-p。該Do項(xiàng)是通過將每一組線的故障數(shù)量計(jì)數(shù)并且除以結(jié)構(gòu)面積而提取的。然而，對(duì)于非常大的Do，此估計(jì)值將會(huì)太樂觀。有關(guān)從類似于測(cè)試結(jié)構(gòu)的結(jié)構(gòu)中提取缺陷尺寸分布的附加信息能夠在以下文章中找到，例如“使用測(cè)試結(jié)構(gòu)數(shù)據(jù)提取IC層中的缺陷尺寸分布”，J.Khare，W.Naly和M.E.Thomas，IEEE Transactions on Semiconductor Manufacturing，pp.354-368，Vol.7，No.3，August，1994，它在此處被全部引為參考。
作為例子，考慮以下從一片具有100個(gè)小片的晶片中取出的數(shù)據(jù)

如果結(jié)構(gòu)尺寸是1cm2，則Do將為98+11+4+2+1＝133/(100*1)＝1.33缺陷/cm2。此外，log(故障數(shù)量)與log([x-1]s+[x-2]w)的曲線(見圖21)顯示出p＝2.05。
梳結(jié)構(gòu)技術(shù)假設(shè)一個(gè)梳的寬度＝間距＝s，則此結(jié)構(gòu)的產(chǎn)量能夠書寫如下ln[|ln(Y)|]=ln[-∫xo∞DSD(x)×CA(x)dx]∝(1-p)×ln(s)]]>因此能夠從ln[|ln(Y)|]與ln(s)的曲線斜率來估計(jì)p。Do提取技術(shù)與以上所述技術(shù)相同。
產(chǎn)量影響和評(píng)價(jià)一旦已經(jīng)使用足夠數(shù)量的特征化載體，并且為每個(gè)特征化載體作出產(chǎn)量估計(jì)，這些結(jié)果被放置于一張數(shù)據(jù)表內(nèi)以便對(duì)產(chǎn)量活動(dòng)賦予優(yōu)先級(jí)。表XIV至XVI是包含于這類數(shù)據(jù)表中的信息的例子。它已經(jīng)被劃分為金屬產(chǎn)量、聚合物和有源面積(AA)產(chǎn)量(表XIV)、觸點(diǎn)和通道產(chǎn)量(表XV)和設(shè)備產(chǎn)量(表XVI)各段。左面各列標(biāo)示系統(tǒng)產(chǎn)量損失機(jī)制，而右面各列標(biāo)示隨機(jī)產(chǎn)量損失機(jī)制。系統(tǒng)故障機(jī)制的正確類型隨著產(chǎn)品不同而不同，隨著技術(shù)不同而不同，在表XIV至XVI中顯示各例子。
通常各目標(biāo)被歸屬于數(shù)據(jù)表中列舉的每個(gè)模塊。一個(gè)模塊離目標(biāo)愈遠(yuǎn)，則為解決問題需要更多重視和資源。例如，在表XIV至XVI中所示例子中，如果每個(gè)模塊的目標(biāo)被人為地設(shè)置為95％，則很清楚(M2-＞M3)通道(75.12％)后隨以類似的通道(M1-＞M2)(81.92％)。M1短路(82.25％)，和觸點(diǎn)至聚合物(87.22％)都低于目標(biāo)，以及其中通道(M2-＞M3)最需要工作量及觸點(diǎn)至聚合物需要最少的工作量。
在每個(gè)模塊內(nèi)，還有可能查出最大產(chǎn)量損失位于何處。也即，它是否為一個(gè)使產(chǎn)量下降的特定系統(tǒng)機(jī)制，或者它是否只是一個(gè)隨機(jī)缺陷問題，或者它是否為兩個(gè)問題的某些組合？例如，如表XV中所示，通道(M2-＞M3)產(chǎn)量損失清楚地是由一個(gè)系統(tǒng)問題起主要作用，它影響M3級(jí)別上連至長金屬連線的通道(77.40％)。除隨機(jī)缺陷問題(92.49％)之外，來自(M1-＞M2)的通道也受到同樣問題的影響(91.52％)。要解決通道(M1-＞M2)產(chǎn)量問題必須都解決這兩個(gè)問題。
如表XIV中所示，除影響小間距附近的寬線(96.66％)的系統(tǒng)問題外，M1產(chǎn)量損失也由一個(gè)隨機(jī)缺陷問題起主要作用(85.23％)。為改進(jìn)金屬1，必須都解決這兩個(gè)問題。對(duì)于數(shù)據(jù)表中的其他模塊也能作出類似結(jié)論。
對(duì)于最壞產(chǎn)量模塊，要求經(jīng)常操作此模塊的其他特征化載體。通常在這些特征化載體上進(jìn)行劃分以便試圖改進(jìn)和使模塊產(chǎn)量中的改進(jìn)生效。對(duì)于位于目標(biāo)內(nèi)的那些模塊，仍然要求日常性地檢測(cè)短流程特征化載體以便證實(shí)模塊產(chǎn)量中沒有下轉(zhuǎn)或其他移動(dòng)。然而，這些特征化載體不必如其他具有已知問題的模塊的操作一樣經(jīng)常。
表XIV



表XV



表XVI


權(quán)利要求
1.一種產(chǎn)生對(duì)于全部或部分集成電路的產(chǎn)量預(yù)測(cè)的方法，該方法包括(a)使用來自集成電路的產(chǎn)品布局的布局特性，來識(shí)別產(chǎn)品布局的屬性，其中所識(shí)別的屬性能夠表示系統(tǒng)產(chǎn)量損失；以及(b)使用與在產(chǎn)品布局中識(shí)別的屬性相關(guān)的信息以及由產(chǎn)量模型所定義的參數(shù)作為輸入，來產(chǎn)生產(chǎn)量預(yù)測(cè)，其中產(chǎn)量模型的參數(shù)表征了可能由實(shí)際制造處理引起的集成電路的一個(gè)部分或多個(gè)部分中的缺陷。
2.根據(jù)權(quán)利要求1的方法，進(jìn)一步包括使用來自集成電路的產(chǎn)品布局的布局特性來識(shí)別該產(chǎn)品布局中的臨界面積。
3.根據(jù)權(quán)利要求1的方法，其中系統(tǒng)產(chǎn)量損失不包括隨機(jī)產(chǎn)量損失。
4.根據(jù)權(quán)利要求1的方法，其中系統(tǒng)產(chǎn)量損失是由面積比定義的。
5.根據(jù)權(quán)利要求1的方法，其中系統(tǒng)產(chǎn)量損失是由實(shí)例比定義的。
6.根據(jù)權(quán)利要求1的方法，其中產(chǎn)量預(yù)測(cè)能夠用于對(duì)產(chǎn)品布局和實(shí)際制造處理這兩者中的任一者或兩者進(jìn)行修改。
7.根據(jù)權(quán)利要求1的方法，其中產(chǎn)量模型是從半導(dǎo)體制造商獲得的。
8.根據(jù)權(quán)利要求1的方法，其中產(chǎn)量模型是通過檢查產(chǎn)品布局而獲得的。
9.根據(jù)權(quán)利要求1的方法，其中產(chǎn)量模型是從集成電路設(shè)計(jì)者獲得的。
10.一種集成電路器件，包括基板；定義在基板上的多個(gè)晶體管結(jié)構(gòu)，其中所述多個(gè)晶體管結(jié)構(gòu)中的一個(gè)或多個(gè)是通過如下方式而被進(jìn)行針對(duì)產(chǎn)量的優(yōu)化識(shí)別來自產(chǎn)量模型的特性以及與從集成電路的至少一個(gè)布局級(jí)別的布局特性獲得的屬性相關(guān)的信息，其中從布局特性獲得的屬性能夠表示系統(tǒng)產(chǎn)量損失。
11.根據(jù)權(quán)利要求10的集成電路器件，其中系統(tǒng)產(chǎn)量損失不包括隨機(jī)產(chǎn)量損失。
12.根據(jù)權(quán)利要求10的集成電路器件，其中系統(tǒng)產(chǎn)量損失是由面積比定義的。
13.根據(jù)權(quán)利要求10的集成電路器件，其中系統(tǒng)產(chǎn)量損失是由實(shí)例比定義的。
14.根據(jù)權(quán)利要求10的集成電路器件，其中集成電路器件被定義在一小片上。
15.根據(jù)權(quán)利要求14的集成電路器件，其中該小片是半導(dǎo)體晶片上的多個(gè)小片之一。
16.根據(jù)權(quán)利要求14的集成電路器件，其中該小片在一封裝中。
17.根據(jù)權(quán)利要求16的集成電路器件，其中具有該小片的封裝被集成在印刷電路板上。
18.一種生產(chǎn)產(chǎn)量優(yōu)化的集成電路的方法，該方法包括(a)使用來自集成電路的產(chǎn)品布局的布局特性，來識(shí)別該產(chǎn)品布局的屬性，其中所識(shí)別的屬性能夠表示系統(tǒng)產(chǎn)量損失；以及(b)使用與在產(chǎn)品布局中識(shí)別的屬性相關(guān)的信息以及由產(chǎn)量模型所定義的參數(shù)作為輸入，來產(chǎn)生產(chǎn)量預(yù)測(cè)，其中產(chǎn)量模型的參數(shù)表征了可能由實(shí)際制造處理引起的集成電路的一個(gè)部分或多個(gè)部分中的缺陷；(c)使用所產(chǎn)生的產(chǎn)量預(yù)測(cè)，修改制造參數(shù)以及對(duì)于產(chǎn)品布局的布局限制這兩者中的一者或兩者；以及(d)使用在(c)中所識(shí)別的制造參數(shù)和布局限制中的所述一者或兩者，制造半導(dǎo)體晶片，以生產(chǎn)集成電路。
19.根據(jù)權(quán)利要求18的方法，進(jìn)一步包括使用來自集成電路的產(chǎn)品布局的布局特性，來識(shí)別產(chǎn)品布局中的臨界面積。
20.一種具有計(jì)算機(jī)可執(zhí)行指令的計(jì)算機(jī)可讀介質(zhì)，這些計(jì)算機(jī)可執(zhí)行指令能夠使計(jì)算機(jī)預(yù)測(cè)集成電路的產(chǎn)量，這些指令包括(a)使用來自集成電路的產(chǎn)品布局的布局特性，來識(shí)別該產(chǎn)品布局的屬性，其中所識(shí)別的屬性能夠表示系統(tǒng)產(chǎn)量損失；以及(b)使用與在產(chǎn)品布局中識(shí)別的屬性相關(guān)的信息以及由產(chǎn)量模型所定義的參數(shù)作為輸入，來產(chǎn)生產(chǎn)量預(yù)測(cè)，其中產(chǎn)量模型的參數(shù)表征了可能由實(shí)際制造處理引起的集成電路的一個(gè)部分或多個(gè)部分中的缺陷。
21.根據(jù)權(quán)利要求20的計(jì)算機(jī)可讀介質(zhì)，還包括使用來自集成電路的產(chǎn)品布局的布局特性，來識(shí)別產(chǎn)品布局中的臨界面積。
22.根據(jù)權(quán)利要求20的計(jì)算機(jī)可讀介質(zhì)，其中系統(tǒng)產(chǎn)量損失不包括隨機(jī)產(chǎn)量損失。
23.根據(jù)權(quán)利要求20的計(jì)算機(jī)可讀介質(zhì)，其中系統(tǒng)產(chǎn)量損失由面積比定義。
24.根據(jù)權(quán)利要求20的計(jì)算機(jī)可讀介質(zhì)，其中系統(tǒng)產(chǎn)量損失由實(shí)例比定義。
25.根據(jù)權(quán)利要求20的計(jì)算機(jī)可讀介質(zhì)，其中產(chǎn)量預(yù)測(cè)能夠用于定義對(duì)于產(chǎn)品布局以及實(shí)際制造處理這兩者中的任一者或兩者的修改。
26.根據(jù)權(quán)利要求20的計(jì)算機(jī)可讀介質(zhì)，其中產(chǎn)量模型是從半導(dǎo)體制造商獲得的。
27.根據(jù)權(quán)利要求20的計(jì)算機(jī)可讀介質(zhì)，其中產(chǎn)量模型是通過檢查產(chǎn)品布局而獲得的。
28.根據(jù)權(quán)利要求20的計(jì)算機(jī)可讀介質(zhì)，其中所述產(chǎn)量模型是從集成電路設(shè)計(jì)者獲得的。
全文摘要
一種用于預(yù)測(cè)集成電路產(chǎn)量的系統(tǒng)和方法包括至少一種類型的特征化載體，它包括用于表示包括于集成電路最后產(chǎn)品中的至少一種類型特征的至少一個(gè)特征。該特征化載體經(jīng)受至少一個(gè)組成將要用于制造集成電路產(chǎn)品制造周期的操作過程以便產(chǎn)生一個(gè)產(chǎn)量模型。該產(chǎn)量模型包含一個(gè)由該特征化載體所定義的布局，并且優(yōu)選地包括有助于采集電氣測(cè)試數(shù)據(jù)和以操作速度測(cè)試原型段的各特征。一個(gè)提取引擎從一個(gè)建議的產(chǎn)品布局中提取預(yù)定布局屬性。該提取引擎在產(chǎn)量模型上操作而產(chǎn)生作為布局屬性的函數(shù)的產(chǎn)量預(yù)測(cè)，并且被分解為制造過程中的各層或各步驟。這些產(chǎn)量預(yù)測(cè)然后被用于確定制造過程中哪些區(qū)域最需要改進(jìn)。
文檔編號(hào)G05B15/02GK1975741SQ20061009413
公開日2007年6月6日 申請(qǐng)日期2000年11月17日 優(yōu)先權(quán)日1999年11月18日
發(fā)明者布賴恩·E.·斯泰恩, 約翰·基巴里安, 基蒙·米歇爾斯, 喬·戴維斯, P.K.·摩祖姆德, 謝麗·李, 克里斯托弗·赫斯, 拉格·威蘭德, 丹尼斯·J.·西普里卡斯, 大衛(wèi)·M.·斯塔紹爾 申請(qǐng)人:Pdf全解公司