專利名稱：低電壓帶隙基準(zhǔn)源的安全啟動(dòng)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路中的基準(zhǔn)源電路領(lǐng)域，特別涉及一種低電壓帶隙 基準(zhǔn)源的安全啟動(dòng)電路。
背景技術(shù)：
1999年5月發(fā)表在IEEE雜志固體電路第34巻的《亞1伏工作的CMOS 帶隙基準(zhǔn)電路》(《A CMOS Bandgap Reference Circuit with Sub-l-V 0peration》)，該論文公開了一種極低電源電壓下的帶隙基準(zhǔn)電壓源的典型 結(jié)構(gòu)，該帶隙基準(zhǔn)電壓源的結(jié)構(gòu)如圖1所示。
圖1為一種極低電源電壓下的帶隙基準(zhǔn)電壓源的典型結(jié)構(gòu)，如圖2所 示，其啟動(dòng)電路主要是通過PONRST信號(hào)控制MO管的柵極，M0的襯底和源 極接地，漏極接到了V1節(jié)點(diǎn)上。當(dāng)PONRST為高電平時(shí)，M0把V1拉到了低 電位，從而使整個(gè)電路啟動(dòng)。而PONRST是由該基準(zhǔn)源之外的上電清零模塊 (P0R，全稱power on reset)來產(chǎn)生的，僅在上電過程中有一段時(shí)間為高電 壓，當(dāng)經(jīng)過有效的清零間隔后，即帶隙基準(zhǔn)源正常工作時(shí)，該信號(hào)一直維 持為低電平。
在根據(jù)圖1的帶隙基準(zhǔn)電壓源的電路來實(shí)現(xiàn)具體的帶隙基準(zhǔn)源電路 BGR，全稱Bandgap Reference)中，如果帶隙基準(zhǔn)源的輸出電壓由于外 界的因素使其回復(fù)到電路出于0電平工作(這是帶隙基準(zhǔn)電路工作的另一 個(gè)穩(wěn)態(tài)區(qū))的狀態(tài)，此時(shí)只要電源電壓的變化不足以使PONRST信號(hào)出現(xiàn)高電平，則基準(zhǔn)電壓無法正常輸出。只有當(dāng)下一次重新上電后這個(gè)模塊才能 正常工作。
而且當(dāng)電源電壓下降到一定程度，如要求1.3V工作，而上電清零模塊
電路的上升閾值電壓一般設(shè)定為0.8V-1.4V (例如，針對(duì)正常工作的1.8V 電源來說)。則此時(shí)PONRST信號(hào)有可能永遠(yuǎn)都為0。因此，利用如圖l所示 的現(xiàn)有的帶隙基準(zhǔn)電壓源結(jié)構(gòu)，仍然使用M0和外置POR來啟動(dòng)電壓源是無 法實(shí)現(xiàn)的。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種低電壓帶隙基準(zhǔn)源的安全啟動(dòng) 電路，能夠在極低電源電壓下安全啟動(dòng)帶隙基準(zhǔn)電壓源。
為解決上述技術(shù)問題，本發(fā)明低電壓帶隙基準(zhǔn)源的安全啟動(dòng)電路的技 術(shù)方案是，包括依次連接的電流源產(chǎn)生電路，帶隙基準(zhǔn)源的啟動(dòng)電路，帶 隙基準(zhǔn)源主體電路，該電流源產(chǎn)生電路產(chǎn)生帶隙基準(zhǔn)源啟動(dòng)電路中運(yùn)放工 作的偏置電流，其特征在于，所述的帶隙基準(zhǔn)源的啟動(dòng)電路包括P型晶體 管M42，其柵極與電流源產(chǎn)生電路的輸出相連接，源極接電源電壓Vdd，漏 極與N型本征晶體管M30的漏極以及N型晶體管M35的柵極相連接，N型本 征晶體管M30的源極與PNP三極管Q3的發(fā)射極相連接，N型本征晶體管M30 的柵極與N型晶體管M35的源極相連接，并且，N型本征晶體管M30的襯底 和源極短接并接入Q3的發(fā)射極，PNP三極管Q3的基極和集電極短接并與地 相連，N型晶體管M35的漏極接電源電壓Vdd，且襯底接地，N型本征晶體 管M32的襯底接地，漏極與柵極短接后接N型晶體管M35的源極，并與N型本征晶體管M30的柵極相連接，N型本征晶體管M32的源極與帶隙基準(zhǔn)源 主體電路中的運(yùn)放的負(fù)輸入端INN相連接，帶隙基準(zhǔn)源主體電路中包含P 型晶體管Mll，其源極與N型本征晶體管M32的源極以及運(yùn)放的負(fù)輸入端 I麗相連接，電阻R17—端與運(yùn)放的負(fù)輸入端INN相連接，另一端接地，PNP 三極管Q1的發(fā)射極與運(yùn)放負(fù)輸入端INN相連接，基極與集電極短接并且接 地，P型晶體管M42上的電流用Ibias標(biāo)征，而Mil上的電流用Ibgr來表 征，運(yùn)放負(fù)輸入端的電位以VINN表征，運(yùn)放負(fù)輸入端的電位VINN為電阻 R17上的電壓和Ql上電壓的和，P型晶體管(M42)上的電流Ibias送入PNP 三極管Q3和N型本征晶體管M30產(chǎn)生了啟動(dòng)電位Vstart，即N型本征晶體 管M32的柵(源)電位，當(dāng)Vstart-VI畫〉N型本征晶體管M32的閾值電壓 Vth(M32)，則N型本征晶體管M32會(huì)導(dǎo)通，則VINN將會(huì)被拉高，最終達(dá)到 Vstart- Vth(M32)。
本發(fā)明的低電壓帶隙基準(zhǔn)源的安全啟動(dòng)電路，不僅在傳統(tǒng)的帶隙基準(zhǔn) 電壓源基礎(chǔ)上增加了一路電流，并利用該電流建立起一個(gè)啟動(dòng)電路工作的 閾值電壓，并且加入一個(gè)N型本征晶體管，由于N型本征晶體管的閾值電 壓非常低，使得在極低的地緣電壓下，帶隙基準(zhǔn)電壓源也能正常工作。


下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明 圖1為已有技術(shù)中帶隙基準(zhǔn)電壓源的典型結(jié)構(gòu)； 圖2為本發(fā)明帶隙基準(zhǔn)電壓源的啟動(dòng)電路。
具體實(shí)施方式
例如，在某工藝條件下，提供了 5V和1. 8V電壓下的標(biāo)準(zhǔn)CMQS晶體管。 而帶隙基準(zhǔn)源電路由于系統(tǒng)工作需要，要求工作電壓在為1.3V-5.5V。由于 電路需要工作在5V電壓下，因此必須使用5V CMOS晶體管。而在該CMOS 工藝中，P型晶體管的閾值電壓典型值為1. IV。 N型晶體管的閾值電壓典型 值為0.8V。則在某些情況下，PMOS的閾值電壓幾乎要與電源電壓相等了。 這個(gè)時(shí)候，帶隙基準(zhǔn)源的主體電路和啟動(dòng)電路都要求非常嚴(yán)格才能夠保證 在各種工藝條件下能夠正常啟動(dòng)工作。
如圖2所示，本發(fā)明的帶隙基準(zhǔn)電壓源的啟動(dòng)電路從左向右依次包括 三個(gè)部分電流源產(chǎn)生電路，帶隙基準(zhǔn)源的啟動(dòng)電路，帶隙基準(zhǔn)源主體電 路。
其中，電流源產(chǎn)生電路，包括電阻R0和電阻R5。 一個(gè)N型晶體管M1， 其漏極與與柵極相短接并且與電阻RO相連接，襯底和源極接地。還包括一 個(gè)N型晶體管M2，其柵極與M1的柵極相連，源極及襯底接地，漏極與P型 晶體管M4的柵極及P型晶體管M3的漏極相連接。所述的P型晶體管M4的 源極與襯底都接電源電壓Vdd，而M4的漏極與N型晶體管M7的漏極相連接。 N型晶體管M7的漏極和柵極相短接。所述的P型晶體管M3的柵極與P型晶 體管M5， P型晶體管M6， P型晶體管M40， P型晶體管M42的柵極相連，并 且P型晶體管M3、 P型晶體管M5、 P型晶體管M6、 P型晶體管M40和P型 晶體管M42的源極和襯底都接到Vdd上。所述的P型晶體管M5的源極接電 源電壓Vdd，漏極與P型晶體管M4的漏極、N型晶體管M7的漏極相連接。N 型晶體管M8的柵極與M7相連，漏極與P型晶體管M6的漏極相連，源極通過電阻R5接地，襯底接地。P型晶體管M40的漏極將送入放大器中作為放 大器的偏置電流，P型晶體管M42的電流將作為啟動(dòng)電路的偏置電流用。
上述電流產(chǎn)生電路可以產(chǎn)生P倍乘的電流，為BGR中運(yùn)放提供工作的 偏置電流，并且能在電源電壓Vdd為1.3V時(shí)正常工作，并保證BGR運(yùn)放正 常偏置。
所述的帶隙基準(zhǔn)源的啟動(dòng)電路，包括P型晶體管M42，其柵極與電流源 產(chǎn)生電路的輸出相連接，源極接電源電壓Vdd，漏極與N型本征晶體管M30 的漏極以及N型晶體管M35的柵極相連接，N型本征晶體管M30的源極與 PNP三極管Q3的發(fā)射極相連接，N型本征晶體管M30的柵極與N型晶體管 M35的源極相連接，并且，N型本征晶體管M30的襯底和源極短接并接入Q3 的發(fā)射極，PNP三極管Q3的基極和集電極短接并與地相連，N型晶體管M35 的漏極接電源電壓Vdd，且襯底接地，N型本征晶體管M32的襯底接地，漏 極接N型晶體管M35的源極，并與N型本征晶體管M30的柵極相連接，N型 本征晶體管M32的源極與帶隙基準(zhǔn)源主體電路中的運(yùn)放的負(fù)輸入端INN相 連接，帶隙基準(zhǔn)源主體電路中包含P型晶體管Mll，其源極與N型本征晶體 管M32的源極以及運(yùn)放的負(fù)輸入端INN相連接，電阻R17 —端與運(yùn)放的負(fù) 輸入端INN相連接，另一端接地，PNP三極管Ql的發(fā)射極與運(yùn)放負(fù)輸入端 INN相連接，基極與集電極短接并且接地。
所述的帶隙基準(zhǔn)源主體電路，包括電阻R17，其一端與N型本征晶體管 M32的源極以及N型本征晶體管M28的柵極相連接，另一端接地。N型本征 晶體管M28的柵極與運(yùn)放的負(fù)輸入端INN相連接，源極、漏極以及襯底端短接并且接地，用作電容；還包括PNP三極管Q1，和PNP三極管QO, PNP 三極管Ql和Q0的基極以及集電極全部接地，PNP三極管Q0的發(fā)射極與電 阻R4相連接，電阻R4的另一端與運(yùn)放的正輸入端相連接，PNP三極管Ql 的發(fā)射極與運(yùn)放的負(fù)輸入端相連。P型晶體管Mll、 P型晶體管M18和P型 晶體管M31的源極和襯底都接Vdd，并且它們的柵極連接在一起后與運(yùn)放的 輸出端相連接。其中，P型晶體管Mll的漏極與QO的集電極相連，P型晶 體管M18的漏極與電阻R4的一端相連接，P型晶體管M31的的漏極與電阻 Rll相連接，并與N型本征晶體管M21的柵極相連接，并且N型本征晶體管 M21的源極、漏極及襯底相互短接且接地，該N型本征晶體管M21的柵極即
為帶隙基準(zhǔn)源主體電路的輸出電壓。
在圖2中，P型晶體管M42相當(dāng)于是電流產(chǎn)生源的鏡像輸出電流，P型 晶體管M42的漏極接入了 N型本征晶體管M30的漏極和N型晶體管M35的 柵極。N型晶體管M35和N型本征晶體管M32的襯底皆接地。N型晶體管M35 的漏極接電源電壓，源極接到了 N型本征晶體管M32的源極以及柵極，而且 還與N型本征晶體管M30的柵極結(jié)在一起。而N型本征晶體管M32的漏極 接到了運(yùn)放的負(fù)輸入端I麗。N型本征晶體管M30的襯底和源極短接并接 入PNP三極管Q3的射極。PNP三極管Q3的基極和集電極短接并于GND相連， 此寄生的三極管此時(shí)被當(dāng)作一個(gè)二極管使用。P型晶體管M42上的電流用 Ibias標(biāo)征，而P型晶體管M1上的電流用Ibgr來表征。由于INN的電位主 要由Ibgr送入電阻R17和三極管Ql產(chǎn)生(用VI麗表征)。Ibias送入Q3 和M30產(chǎn)生了啟動(dòng)電位Vstart，即M32的柵(源)電位)。當(dāng)Vstart-VINN〉Vth(M32)，則M32會(huì)導(dǎo)通，則VINN將會(huì)被拉高，使Vstart-VINN〈Vth (M32)。 由于M32為本征晶體管，Vth很小。所以基本上可以看成VINN約等于Vstart。 而當(dāng)BGR進(jìn)入正常工作時(shí)，Vstart〈VINN，此時(shí)M32不再導(dǎo)通。則該啟動(dòng)電 路不會(huì)影響B(tài)GR主體電路的輸出。
在本發(fā)明中，由于N型本征晶體管的閾值電壓非常低。啟動(dòng)電壓點(diǎn) VSTART —般為一個(gè)PNP寄生三極管的VBE和N型本征晶體管的閾值電壓相 加的電平，大約為0.6V左右。則VINN將被M1的N型本征晶體管實(shí)現(xiàn)的傳 輸門拉到0.6V左右。0.6V已經(jīng)達(dá)到了運(yùn)放的共模輸入電平，整個(gè)環(huán)路開始 工作。而當(dāng)帶隙基準(zhǔn)電路的主體電路正常工作之后，VINN通常為0. 7V左右。 一般Ibias電流比Ibgr要小得多，并且可以改變Q3和QO的個(gè)數(shù)來調(diào)節(jié)， 使得正常工作的時(shí)候VSTART電壓小于VINN。圖2中的M32的襯底接地，可 以利用晶體管的襯偏效應(yīng)使得正常工作的時(shí)候M32的實(shí)際閾值電壓略高于 襯底和源極短接的同樣尺寸的晶體管。因此，該電路既能保證主體電路的 正常啟動(dòng)，又不會(huì)影響主體電路正常工作時(shí)的特性。
權(quán)利要求
1.一種低電壓帶隙基準(zhǔn)源的安全啟動(dòng)電路，包括依次連接的電流源產(chǎn)生電路，帶隙基準(zhǔn)源的啟動(dòng)電路，帶隙基準(zhǔn)源主體電路，該電流源產(chǎn)生電路產(chǎn)生帶隙基準(zhǔn)源啟動(dòng)電路中運(yùn)放工作的偏置電流，其特征在于，所述的帶隙基準(zhǔn)源的啟動(dòng)電路包括P型晶體管(M42)，其柵極與電流源產(chǎn)生電路的輸出相連接，源極接電源電壓(Vdd)，漏極與N型本征晶體管(M30)的漏極以及N型晶體管(M35)的柵極相連接，N型本征晶體管(M30)的源極與PNP三極管(Q3)的發(fā)射極相連接，N型本征晶體管(M30)的柵極與N型晶體管(M35)的源極相連接，并且，N型本征晶體管(M30)的襯底和源極短接并接入(Q3)的發(fā)射極，PNP三極管(Q3)的基極和集電極短接并與地相連，N型晶體管(M35)的漏極接電源電壓(Vdd)，且襯底接地，N型本征晶體管(M32)的襯底接地，漏極與柵極短接后接N型晶體管(M35)的源極，并與N型本征晶體管(M30)的柵極相連接，N型本征晶體管(M32)的源極與帶隙基準(zhǔn)源主體電路中的運(yùn)放的負(fù)輸入端(INN)相連接，帶隙基準(zhǔn)源主體電路中包含P型晶體管(M11)，其源極與N型本征晶體管(M32)的源極以及運(yùn)放的負(fù)輸入端(INN)相連接，電阻(R17)一端與運(yùn)放的負(fù)輸入端(INN)相連接，另一端接地，PNP三極管(Q1)的發(fā)射極與運(yùn)放負(fù)輸入端(INN)相連接，基極與集電極短接并且接地，P型晶體管(M42)上的電流用Ibias表征，而(M11)上的電流用Ibgr來表征，運(yùn)放負(fù)輸入端的電位以VINN表征，運(yùn)放負(fù)輸入端的電位VINN為電阻(R17)上的電壓和(Q1)上電壓的和，P型晶體管(M42)上的電流Ibias送入PNP三極管(Q3)和N型本征晶體管(M30)產(chǎn)生了啟動(dòng)電位Vstart，即N型本征晶體管(M32)的柵(源)電位，當(dāng)Vstart-VINN＞N型本征晶體管M32的閾值電壓Vth(M32)，則N型本征晶體管(M32)會(huì)導(dǎo)通，則VINN將會(huì)被拉高，最終達(dá)到Vstart-Vth(M32)。
2. 根據(jù)權(quán)利要求1所述的低電壓帶隙基準(zhǔn)源的安全啟動(dòng)電路，其特征 在于，所述的電流源產(chǎn)生電路為e倍乘的電流源產(chǎn)生電路。
3. 根據(jù)權(quán)利要求2所述的低電壓帶隙基準(zhǔn)源的安全啟動(dòng)電路，其特征 在于，該電流源產(chǎn)生電路包括電阻(R0)和電阻(R5)， 一個(gè)N型晶體管(M1)， 其漏極與與柵極相短接并且與電阻(RO)相連接，襯底和源極接地，還包 括一個(gè)N型晶體管(M2)，其柵極與(Ml)的柵極相連，源極及襯底接地， 漏極與P型晶體管(M4)的柵極及P型晶體管(M3)的漏極相連接，所述 的P型晶體管(M4)的源極與襯底都接電源電壓(Vdd)，而(M4)的漏極 與N型晶體管(M7)的漏極相連接，N型晶體管(M7)的漏極和柵極相短接， 所述的P型晶體管(M3)的柵極與P型晶體管(M5)， P型晶體管(M6)， P 型晶體管(M40)， P型晶體管(M42)的柵極相連，并且P型晶體管(M3)、 P型晶體管(M5)、 P型晶體管(M6)、 P型晶體管(M40)和P型晶體管(M42) 的源極和襯底都接到Vdd上，所述的P型晶體管(M5)的源極接電源電壓 Vdd,漏極與P型晶體管(M4)的漏極、N型晶體管(M7)的漏極相連接，N 型晶體管(M8)的柵極與(M7)相連，漏極與P型晶體管(M6)的漏極相 連，源極通過電阻(R5)接地，襯底接地，P型晶體管(M40)的漏極將送 入放大器中作為放大器的偏置電流，P型晶體管(M42)的電流將作為啟動(dòng) 電路的偏置電流用。
4. 根據(jù)權(quán)利要求1所述的低電壓帶隙基準(zhǔn)源的安全啟動(dòng)電路，其特征在于，帶隙基準(zhǔn)源的啟動(dòng)電路包括P型晶體管(M42)，其柵極與電流源產(chǎn)生電路的輸出相連接，源極接電源電壓(Vdd),漏極與N型本征晶體管(M30) 的漏極以及N型晶體管(M35)的柵極相連接，N型本征晶體管(M30)的源 極與PNP三極管(Q3)的發(fā)射極相連接，N型本征晶體管(M30)的柵極與 N型晶體管(M35)的源極相連接，并且，N型本征晶體管(M30)的襯底和 源極短接并接入(Q3)的發(fā)射極，PNP三極管(Q3)的基極和集電極短接并 與地相連，N型晶體管(M35)的漏極接電源電壓(Vdd)，且襯底接地，N 型本征晶體管(M32)的襯底接地，漏極接N型晶體管(M35)的源極，并 與N型本征晶體管(M30)的柵極相連接，N型本征晶體管(M32)的源極與 帶隙基準(zhǔn)源主體電路中的運(yùn)放的負(fù)輸入端(INN)相連接，帶隙基準(zhǔn)源主體 電路中包含P型晶體管(Mll)，其源極與N型本征晶體管(M32)的源極以 及運(yùn)放的負(fù)輸入端I麗相連接，電阻(K17) —端與運(yùn)放的負(fù)輸入端(INN) 相連接，另一端接地，PNP三極管(Ql)的發(fā)射極與運(yùn)放負(fù)輸入端(INN) 相連接，基極與集電極短接并且接地。
全文摘要
本發(fā)明公開了一種低電壓帶隙基準(zhǔn)源的安全啟動(dòng)電路，包括電流源產(chǎn)生電路，帶隙基準(zhǔn)源的啟動(dòng)電路，帶隙基準(zhǔn)源主體電路，帶隙基準(zhǔn)源的啟動(dòng)電路包括M42，其柵極與電流源產(chǎn)生電路的輸出相連接，源極接電源電壓Vdd，漏極與M30的漏極以及M35的柵極相連接，M30的源極與Q3的發(fā)射極相連接，M30的柵極與M35的源極相連接，M30的襯底和源極短接并接入Q3的發(fā)射極，其基極和集電極短接并與地相連，M35的漏極接Vdd，且襯底接地，M32的襯底接地，漏極接M35的源極，并與M30的柵極相連接，M32的源極與INN相連接。本發(fā)明能在極低的電壓下保證帶隙基準(zhǔn)源的安全啟動(dòng)。
文檔編號(hào)G05F3/16GK101644938SQ200810043689
公開日2010年2月10日 申請(qǐng)日期2008年8月6日 優(yōu)先權(quán)日2008年8月6日
發(fā)明者何劍華, 李兆桂 申請(qǐng)人:上海華虹Nec電子有限公司