基于異步串行通信的多主無損總線競爭電路的制作方法
【專利摘要】本發(fā)明公布了一種基于異步串行通信的多主無損總線競爭電路，屬于控制工程和通信工程【技術(shù)領(lǐng)域】，涉及一種基于異步串行通信的多主無損總線競爭電路。在嵌入式處理器的異步串行端口使用邏輯電路檢測信息發(fā)送和接收的電平，如果這兩者一致，則給出邏輯低電平，如果這兩者不一致，則給出邏輯高電平；通過給出的邏輯高電平封鎖信息發(fā)送端口，同時觸發(fā)嵌入式處理器的外部中斷；封鎖信息發(fā)送端口由嵌入式處理器的輸出端口給出信號予以解除。通過這種對嵌入式處理器輸出端口進(jìn)行封鎖和解除封鎖，實(shí)現(xiàn)異步串行通信的多主無損現(xiàn)場總線競爭。
【專利說明】基于異步串行通信的多主無損總線競爭電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種基于異步串行通信的多主無損總線競爭電路。在嵌入式處理器的串行端口使用邏輯電路檢測信息發(fā)送和接收的電平，如果這兩者一致，則給出邏輯低電平，如果這兩者不一致，則給出邏輯高電平；通過給出的邏輯高電平封鎖信息發(fā)送端口，同時觸發(fā)嵌入式處理器的外部中斷；信息發(fā)送端口的封鎖由嵌入式處理器的輸出端口給出信號予以解除。通過這種對嵌入式處理器輸出端口進(jìn)行封鎖和解除封鎖的功能，實(shí)現(xiàn)異步串行通信的多主無損總線競爭。本發(fā)明屬于控制工程和通信工程【技術(shù)領(lǐng)域】。。
【背景技術(shù)】
[0002]現(xiàn)場總線在工業(yè)上得到廣泛的應(yīng)用。異步串行通信軟硬件結(jié)構(gòu)簡單，價格低廉，得到了工程界的青睞。但由于異步串行通信在信息的發(fā)送過程中信息傳輸?shù)牟贿B貫性，使得目前基于異步串行通信的現(xiàn)場總線都是主從方式，即連接在現(xiàn)場總線的設(shè)備中，有一個設(shè)備為主設(shè)備，其余設(shè)備為從設(shè)備，現(xiàn)場總線使用分配或從設(shè)備間相互信息交換都要通過主設(shè)備進(jìn)行?；诋惒酱型ㄐ诺闹鲝氖浆F(xiàn)場總線有信息傳輸效率較低、實(shí)時性較差、擴(kuò)展性不好、一旦主設(shè)備出現(xiàn)故障則整個網(wǎng)絡(luò)會崩潰等問題。
[0003]發(fā)明人在對異步串行通信現(xiàn)場總線的技術(shù)特征分析基礎(chǔ)上，提出了基于異步串行通信的多主無損總線競爭電路。該電路可以使每個連接到異步串行通信現(xiàn)場總線的設(shè)備都可以主動發(fā)送信息，如果兩個及以上的設(shè)備同時申請使用現(xiàn)場總線，則通過該電路能夠封鎖在現(xiàn)場總線競爭中失敗設(shè)備的信息發(fā)送端口，直到現(xiàn)場總線被當(dāng)前設(shè)備使用完畢，才解除信息發(fā)送端的封鎖；而在現(xiàn)場總線競爭中獲勝的設(shè)備則繼續(xù)使用現(xiàn)場總線，且在競爭過程中發(fā)送的信息依然有效，沒有信息傳輸損失。該電路可以使異步串行通信現(xiàn)場總線成為多主式的現(xiàn)場總線。

【發(fā)明內(nèi)容】

[0004]為了使連接到異步串行通信現(xiàn)場總線的設(shè)備都具有主動發(fā)送信息的功能，本發(fā)明提出了基于異步串行通信的多主無損總線競爭電路。該電路通過檢測嵌入式處理器信息發(fā)送和接收端口的電平，來判斷該設(shè)備發(fā)送和接收的信息是否一致；如果發(fā)送和接收端口的電平不一致，則封鎖該設(shè)備的發(fā)送端口，直到現(xiàn)場總線被釋放，才解除發(fā)送端口的封鎖。通過該電路這種對發(fā)送端口封鎖和解除封鎖的能力，可以實(shí)現(xiàn)多個設(shè)備主動發(fā)送信息進(jìn)行現(xiàn)場總線競爭，獲勝的設(shè)備繼續(xù)發(fā)送信息且在競爭過程中發(fā)送的信息繼續(xù)有效，沒有信息發(fā)送損失，直到信息發(fā)送完畢才釋放現(xiàn)場總線。
[0005]為了實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)解決方案是:
如圖1所示，嵌入式處理器U8的異步串行通信的輸入端和輸出端與異或門U3連接；異或門U3的輸出直接作為JK觸發(fā)器U7的J端輸入，而異或門U3的輸出經(jīng)過非門U4后作為JK觸發(fā)器U7的K端輸入；嵌入式處理器U8的一個輸出端Px.X作為控制信號輸入到與非門U5，與非門U5的另一個輸入信號為非門U4的輸出，與非門U5的輸出經(jīng)過非門U6后作為JK觸發(fā)器U7的CP輸入JK觸發(fā)器U7的反相輸出端作為嵌入式處理器U8的中斷信號，同相輸出端Q與嵌入式處理器U8的異步串行數(shù)據(jù)輸出端作為或門U2的輸入，或門U2的輸出連接到現(xiàn)場總線接口電路Ul上。
[0006]通過異或門U3檢測嵌入式處理器U8數(shù)據(jù)接收端口和數(shù)據(jù)發(fā)送端口的電平一致性；如果電平一致，異或門U3輸出為低電平“0”，如果電平不一致，則異或門U3輸出為高電平“I”。在嵌入式處理器U8的異步串行通信中，如果發(fā)送數(shù)據(jù)和接收數(shù)據(jù)一致或者現(xiàn)場總線處于空閑狀態(tài)，則異或門U3輸出為“0”，當(dāng)檢測到不一致時，則異或門U3輸出為“I” ?’異或門U3的輸出直接送入JK觸發(fā)器U7的J端和經(jīng)非門U4后送入JK觸發(fā)器的K端，則JK觸發(fā)器U7的J端和K端的相位總是相反，JK觸發(fā)器U7只能工作在置位和復(fù)位兩種狀態(tài)；如果約定發(fā)送數(shù)據(jù)和接收數(shù)據(jù)不一致時總線競爭失敗，則在總線競爭失敗時異或門U3的輸出會發(fā)生由“O”到“I”的翻轉(zhuǎn)；當(dāng)嵌入式處理器U8的控制輸出信號Px.X為高電平“I”時，會在JK觸發(fā)器U7的CP端形成一個下降沿輸入，由于與非門U5后面又連接了一個非門U6電路，CP端的下降沿比J端的高電平和K端低電平延遲達(dá)到，CP的下降沿輸入會使JK觸發(fā)器U7復(fù)位，同相端輸出高電平“ I ”，反相端輸出低電平“O” JK觸發(fā)器U7反相端低電平“O”觸發(fā)嵌入式處理器U8的中斷，而同相端的高電平“I”作為或門U2的輸入，封鎖嵌入式處理器U8的信息發(fā)送端口，禁止嵌入式處理器U8的信息發(fā)送到現(xiàn)場總線上去。當(dāng)現(xiàn)場總線被釋放后，現(xiàn)場總線處于空閑狀態(tài)，異或門U3的輸出為低電平“0”，JK觸發(fā)器U7的J端輸入為低電平“0”，K端為高電平“1”，此時如果嵌入式處理器U8的控制信號Px.x輸出由高電平“I”變?yōu)榈碗娖健?”，則在JK觸發(fā)器U7的CP端有一個下降沿的輸入信號，下降沿輸出信號使JK觸發(fā)器U7置位JK觸發(fā)器U7的反相輸出端輸出高電平“1”，為下一次中斷做準(zhǔn)備；同相輸出端輸出低電平“0”，解除嵌入式處理器U8信號傳輸?shù)浆F(xiàn)場總線的封鎖。
[0007]通過本發(fā)明提出的電路，可以使連接在異步串行通信現(xiàn)場總線上的兩個及以上的設(shè)備在現(xiàn)場總線競爭時封鎖競爭失敗的設(shè)備輸出端口，也封鎖沒有現(xiàn)場總線請求設(shè)備的輸出端口 ；同時，設(shè)備輸出端口封鎖解除可以通過嵌入式處理器中的軟件控制。通過對嵌入式處理器輸出端口的封鎖和解除`封鎖的功能，使連接到異步串行通信現(xiàn)場總線上的每個設(shè)備都可以主動發(fā)送信息，且兩個及以上的設(shè)備在現(xiàn)在總線競爭中，競爭獲勝的設(shè)備的數(shù)據(jù)發(fā)送沒有損失，使該電路成為多主異步無損總線競爭電路。
[0008]本發(fā)明具有如下優(yōu)點(diǎn):
1、使用基于異步串行通信的多主無損總線競爭電路，可以使異步串行通信現(xiàn)場總線成為多主式總線結(jié)構(gòu)；
2、基于異步串行通信的多主無損總線競爭電路結(jié)構(gòu)簡單；
3、可以用于多種嵌入式處理系統(tǒng)。
【專利附圖】

【附圖說明】
[0009]圖1是基于異步串行通信的多主無損總線競爭電路圖，在圖1中 Ul——總線接口電路；
U2——邏輯電路或門；
U3——邏輯電路異或門；
U4——邏輯電路非門； U5——邏輯電路與非門；
U6——邏輯電路非門；
U7——邏輯電路JK觸發(fā)器；
U8—嵌入式處理器；
LI——嵌入式處理器U8異步串行通信輸入端口與總線接口電路Ul連接線；
L2——邏輯電路或門U2與現(xiàn)場總線接口電路Ul連接線；
L3——嵌入式處理器U8異步串行通信輸出端口與邏輯電路或門U2輸入端連接線；
L4——JK觸發(fā)器U7同相輸出端口與邏輯電路或門U2輸入端連接線；
L5——嵌入式處理器U8控制輸出端口與邏輯電路與非門U5輸入端連接線；
L5——嵌入式處理器U8中斷輸入端口與JK觸發(fā)器U7反相輸出端口端連接線。
【具體實(shí)施方式】
[0010]按照圖1的電路原理設(shè)計出實(shí)際的PCB電路板，選用圖1所示對應(yīng)的電子元件和總線接口電路(可以是分立元件，也可以是集成電路元件)進(jìn)行焊接、制作，并在嵌入式處理器的軟件中設(shè)定該電路的控制程序，即可使設(shè)備具有和異步串行通信現(xiàn)場總線相連接并主動發(fā)送信息的功能。
【權(quán)利要求】
1.基于異步串行通信的多主無損總線競爭電路，其特征在于:通過邏輯電路，實(shí)現(xiàn)嵌入式處理器異步串行輸出端口的封鎖和解除封鎖功能。
2.按照權(quán)利要求1所述基于異步串行通信的多主無損總線競爭電路，其特征在于:在兩個及以上的嵌入式處理器申請使用現(xiàn)場總線出現(xiàn)沖突時，如果檢測到嵌入式處理器異步串行輸出和輸入端口電平不一致，就封鎖相應(yīng)的輸出端口。
3.按照權(quán)利要求1、2所述基于異步串行通信的多主無損總線競爭電路，其特征在于:通過嵌入式處理器的控制信號解除嵌入式處理器異步串行輸出端口的封鎖，恢復(fù)嵌入式處理器向現(xiàn)場總線發(fā)送信息的能力。
【文檔編號】G05B19/042GK103869731SQ201410066045
【公開日】2014年6月18日 申請日期:2014年2月26日 優(yōu)先權(quán)日:2014年2月26日
【發(fā)明者】蔣秀潔, 張婷, 張雪原, 巨輝, 周定文, 張江林, 何西鳳, 王萬崗 申請人:成都信息工程學(xué)院