帶隙基準(zhǔn)電壓源的制作方法
【專利摘要】本發(fā)明公開了帶隙基準(zhǔn)電壓源，屬于集成電路的【技術(shù)領(lǐng)域】，包括：第一、第二PMOS管組成的第一共柵差分對，第六、第七PMOS管組成的第二共柵差分對，第三、第四PMOS管組成的第三共柵差分對，第八、第九PMOS管組成的第四共柵差分對，第一、第二PNP型三極管，第一、第二運放，第五、第十PMOS管，具有負(fù)溫度系數(shù)的第一、第二、第三電阻，具有正溫度系數(shù)的第四電阻。本發(fā)明利用不同溫度系數(shù)電阻的多階非線性溫度特性分量來補(bǔ)償帶隙基準(zhǔn)電壓源的高階分量，在不增加工藝成本的前提下，實現(xiàn)高精度和低溫度系數(shù)目的；采用共源共柵結(jié)構(gòu)的偏置電路，實現(xiàn)高電源輸出抑制比的目的。
【專利說明】帶隙基準(zhǔn)電壓源
【技術(shù)領(lǐng)域】
[0001]本發(fā)明公開了帶隙基準(zhǔn)電壓源，屬于集成電路的【技術(shù)領(lǐng)域】。
【背景技術(shù)】
[0002]隨著電子技術(shù)的不斷發(fā)展，便攜式電子產(chǎn)品，如筆記本電腦、手機(jī)等，由于其體積小、使用方便的特點，越來越受到人們的青睞。并且在電路集成水平不斷提高以及計算機(jī)、通信和多媒體技術(shù)不斷融合的情況下，越來越多的功能集成到這些產(chǎn)品的芯片中。
[0003]然而便攜式電子產(chǎn)品對集成電路芯片性能如精度、功耗、穩(wěn)定性及抗噪能力等提出了更高的要求，而其中模擬電路或者混合電路中需要各種基準(zhǔn)源來提供準(zhǔn)確的電壓或者電流，這個基準(zhǔn)必須對外部供電的電源和工藝參數(shù)的依賴程度很小，且與溫度的關(guān)系是可控的，以保證內(nèi)部電路穩(wěn)定工作。帶隙基準(zhǔn)電壓源可以精確地提供一個低溫度系數(shù)的電壓值，用作系統(tǒng)級電路的參考電壓。另外，在一些高精度的系統(tǒng)中，如數(shù)據(jù)轉(zhuǎn)換器，帶隙基準(zhǔn)電壓源的電路的溫度系數(shù)，PSRR (Power Supply Rejection Ratio,電源抑制比)性能直接影響系統(tǒng)整體性能。隨著技術(shù)的不斷發(fā)展，對這些高精度系統(tǒng)的要求越來越高，從而對帶隙基準(zhǔn)電壓源提出更高的要求。
[0004]傳統(tǒng)的帶隙基準(zhǔn)電壓源，對溫度的一階項進(jìn)行補(bǔ)償，其溫度系數(shù)偏高，無法滿足高精度系統(tǒng)的要求，而對溫度的高階項進(jìn)行補(bǔ)償?shù)幕鶞?zhǔn)源產(chǎn)生電路，其結(jié)構(gòu)復(fù)雜，功耗和面積均較大。
[0005]因而，提供一種低溫度系數(shù)且結(jié)構(gòu)簡單、高電源抑制比、功耗小的低電源電壓下工作的帶隙基準(zhǔn)源產(chǎn)生電路成為當(dāng)前基準(zhǔn)電壓源發(fā)展所亟需解決的問題。

【發(fā)明內(nèi)容】

[0006]本發(fā)明所要解決的技術(shù)問題是針對上述【背景技術(shù)】的不足，提供了帶隙基準(zhǔn)電壓源。
[0007]本發(fā)明為實現(xiàn)上述發(fā)明目的采用如下技術(shù)方案。
[0008]帶隙基準(zhǔn)電壓源，包括:第一、第二 PMOS管組成的第一共柵差分對，第六、第七PMOS管組成的第二共柵差分對，第三、第四PMOS管組成的第三共柵差分對，第八、第九PMOS管組成的第四共柵差分對，第一、第二 PNP型三極管，第一、第二運放，第五、第十PMOS管，具有負(fù)溫度系數(shù)的第一、第二、第三電阻，具有正溫度系數(shù)的第四電阻；
[0009]其中:
[0010]所述第一、第二、第三、第四、第五PMOS管源極均接電源正極；
[0011]所述第二共柵差分對的共柵極連接點、第四共柵差分對的柵極連接點、第十PMOS管柵極均接偏置電壓；
[0012]所述第六PMOS管的源極接所述第一 PMOS管漏極；
[0013]所述第七PMOS管的源極接所述第二 PMOS管漏極；
[0014]所述第八PMOS管的源極接所述第三PMOS管漏極；[0015]所述第九PMOS管的源極接所述第四PMOS管漏極；
[0016]所述第十PMOS管的源極接所述第五PMOS管漏極；
[0017]所述第一運放，其負(fù)輸入端接所述第一 PNP型三極管發(fā)射極，其正輸入端連接第一電阻一端、第二運放負(fù)輸入端、第七PMOS管漏極,其輸出端連接第一共柵差分對的柵極連接點、第五PMOS管柵極；
[0018]所述第二運放，其正輸入端連接第二電阻一端、第八PMOS管漏極，其輸出端連接第三共柵差分對的柵極連接點；
[0019]所述第一電阻，其另一端接第二 PNP型三極管發(fā)射極；
[0020]所述第三、第四電阻一端分別于第九PMOS管漏極連接；
[0021]所述第四電阻的另一端與第十PMOS管漏極連接；
[0022]所述第一 PNP型三極管的基極以及集電極、第二 PNP型三極管的基極以及集電極、第二電阻另一端、第三電阻另一端接電源負(fù)極。
[0023]作為所述帶隙基準(zhǔn)電壓源的進(jìn)一步優(yōu)化方案，所述第一、第二、第三、第四、第五PMOS管具有相同的寬長比。
[0024]作為所述帶隙基準(zhǔn)電壓源的進(jìn)一步優(yōu)化方案，所述第六、第七、第八、第九、第十PMOS管具有相同的尺寸。 [0025]作為所述帶隙基準(zhǔn)電壓源的進(jìn)一步優(yōu)化方案，所述第二 PNP型三極管面積是第一PNP型三極管面積的N倍，N為正整數(shù)。
[0026]本發(fā)明采用上述技術(shù)方案，具有以下有益效果:
[0027](I)區(qū)別于傳統(tǒng)的一階溫度補(bǔ)償技術(shù)，本發(fā)明采用傳統(tǒng)工藝中常見的幾種不同溫度特性的電阻，利用這些電阻的多階非線性溫度特性分量來補(bǔ)償帶隙基準(zhǔn)電壓源的高階分量，可以在不增加工藝成本的前提下，實現(xiàn)高精度和低溫度系數(shù)目的；
[0028]( 2 )通過采用共源共柵結(jié)構(gòu)的偏置電路，實現(xiàn)高電源輸出抑制比的目的。
【專利附圖】

【附圖說明】
[0029]圖1為具體實施例的電路圖。
[0030]圖2為具體實施例所示帶隙基準(zhǔn)電壓源的溫度系數(shù)圖。
[0031]圖3為具體實施例所示帶隙基準(zhǔn)電壓源的電源抑制比圖。
[0032]圖中標(biāo)號說明=Ml-MlO為第一至第十PMOS管，Q1、Q2為第一、第二 PNP型三極管，R1-R4為第一至第四電阻，OPU 0P2為第一、第二運放。
【具體實施方式】
[0033]下面結(jié)合附圖對發(fā)明的技術(shù)方案進(jìn)行詳細(xì)說明:
[0034]如圖1所示的帶隙基準(zhǔn)電壓源，包括:第一、第二PMOS管M1、M2組成的第一共柵差分對，第六、第七PMOS管M6、M7組成的第二共柵差分對，第三、第四PMOS管M3、M4組成的第三共柵差分對，第八、第九PMOS管M8、M9組成的第四共柵差分對，第一、第二 PNP型三極管
01、02，第一、第二運放0?1、0?2，第五、第十？1?)3管15』10，具有負(fù)溫度系數(shù)的第一、第二、第三電阻Rl、R2、R3，具有正溫度系數(shù)的第四電阻R4。
[0035]第一、第二、第三、第四、第五PMOS管祖12、10、1415源極均接電源正極￥0:。第二共柵差分對的共柵極連接點、第四共柵差分對的柵極連接點、第十PMOS管MlO柵極均接偏置電壓Vbias。第六PMOS管M6的源極接第一 PMOS管Ml漏極。第七PMOS管M7的源極接第二 PMOS管M2漏極。第八PMOS管M8的源極接第三PMOS管M3漏極。第九PMOS管M9的源極接第四PMOS管M4漏極。第十PMOS管MlO的源極接第五PMOS管M5漏極。第一運放0P1,其負(fù)輸入端接第一 PNP型三極管Ql發(fā)射極，其正輸入端連接第一電阻Rl —端、第二運放0P2負(fù)輸入端、第七PMOS管M7漏極，其輸出端連接第一共柵差分對的柵極連接點、第五PMOS管M5柵極。第二運放0P2，其正輸入端連接第二電阻R2 —端、第八PMOS管M8漏極，其輸出端連接第三共柵差分對的柵極連接點。第一電阻Rl的另一端接第二 PNP型三極管Q2發(fā)射極。第三、第四電阻R3、R4—端分別于第九PMOS管M9漏極連接。第四電阻R4的另一端與第十PMOS管MlO漏極連接。第一 PNP型三極管Ql的基極以及集電極、第二 PNP型三極管Q2的基極以及集電極、第二電阻R2另一端、第三電阻R3另一端接電源負(fù)極GND。第十PMOS管MlO漏極與第四電阻R4的連接點即為帶隙基準(zhǔn)電壓源的輸出端，輸出基準(zhǔn)電壓 Vout。
[0036]第一、第二、第三、第四、第五PMOS管M1、M2、M3、M4、M5具有相同的寬長比。第六、第七、第八、第九、第十PMOS管M6、M7、M8、MlO具有相同的尺寸。第二 PNP型三極管Q2面積SQ2是第一 PNP型三極管Ql面積SQl的N倍。
[0037]基準(zhǔn)電壓Vout為:
[0038]Vout=IM5*R4+(IM4+IM5)*R3 (I),
[0039]式(I)中:頂4為流經(jīng)第四PMOS管的電流，IM5為流經(jīng)第五PMOS管的電流。
[0040]流經(jīng)第一 PMOS管的電流Ml:
[0041]IM1=IM2=K1*IM5 (2),
[0042]式(2)中:頂2為流經(jīng)第二 PMOS管的電流，Kl表示M5的寬度是Ml (或M2)寬度的Kl倍。
[0043]流經(jīng)第三PMOS管的電流頂3:
[0044]IM3=K2*IM4 (3)，
[0045]式(3)中:K2表示示M4寬度是M3寬度的K2倍。
IQl = Isl *evbel/YT
[0046]< IQ2 = Is2 ^cvhu2 vr(4),
IQl = 1(')2
[0047]式(4)中:Isl、Is2是Q1、Q2的飽和電流，VT=KT/q，q為電子電量，K是玻爾茲曼常數(shù)，T為熱力學(xué)溫度，Vbel為第一 PNP型三極管基極與發(fā)射極之間的電壓，Vbe2為第二 PNP型三極管基極與發(fā)射極之間的電壓，
[0048]再結(jié)合:
[0049]Δ Vbe=Vbel-Vbe2=VT*ln(Is2/Isl)=VT*ln(N) (5)，
[0050]得到:
[0051 ] Vout=ΔVbe*(R4/(K1*R1)) + (Vbel/(K2X R2) + ΔVbe*R3/(Kl**l)) (6),
[0052]任意的R=R0+a(T-TO)+b (T-TO)2 (泰勒函數(shù)近似展開)，其中RO為溫度是TO時對應(yīng)的電阻，a、b參數(shù)與工藝有關(guān)，
[0053]則對應(yīng)的變化為:
【權(quán)利要求】
1.帶隙基準(zhǔn)電壓源，其特征在于:包括:第一、第二PMOS管組成的第一共柵差分對，第六、第七PMOS管組成的第二共柵差分對，第三、第四PMOS管組成的第三共柵差分對，第八、第九PMOS管組成的第四共柵差分對，第一、第二 PNP型三極管，第一、第二運放，第五、第十PMOS管，具有負(fù)溫度系數(shù)的第一、第二、第三電阻，具有正溫度系數(shù)的第四電阻； 其中: 所述第一、第二、第三、第四、第五PMOS管源極均接電源正極； 所述第二共柵差分對的共柵極連接點、第四共柵差分對的柵極連接點、第十PMOS管柵極均接偏置電壓； 所述第六PMOS管的源極接所述第一 PMOS管漏極； 所述第七PMOS管的源極接所述第二 PMOS管漏極； 所述第八PMOS管的源極接所述第三PMOS管漏極； 所述第九PMOS管的源極接所述第四PMOS管漏極； 所述第十PMOS管的源極接所述第五PMOS管漏極； 所述第一運放，其負(fù)輸入端接所述第一 PNP型三極管發(fā)射極，其正輸入端連接第一電阻一端、第二運放負(fù)輸入端、第七PMOS管漏極，其輸出端連接第一共柵差分對的柵極連接點、第五PMOS管柵極； 所述第二運放，其正輸入端連接第二電阻一端、第八PMOS管漏極，其輸出端連接第三共柵差分對的柵極連接點； 所述第一電阻，其另一端接第二 PNP型三極管發(fā)射極； 所述第三、第四電阻一端分別于第九PMOS管漏極連接； 所述第四電阻的另一端與第十PMOS管漏極連接； 所述第一 PNP型三極管的基極以及集電極、第二 PNP型三極管的基極以及集電極、第二電阻另一端、第三電阻另一端接電源負(fù)極。
2.根據(jù)權(quán)利要求1所述的帶隙基準(zhǔn)電壓源，其特征在于:所述第一、第二、第三、第四、第五PMOS管具有相同的寬長比。
3.根據(jù)權(quán)利要求1或2所述的帶隙基準(zhǔn)電壓源，其特征在于:所述第六、第七、第八、第九、第十PMOS管具有相同的尺寸。
4.根據(jù)權(quán)利要求3所述的帶隙基準(zhǔn)電壓源，其特征在于:所述第二PNP型三極管面積是第一 PNP型三極管面積的N倍，N為正整數(shù)。
【文檔編號】G05F1/567GK103901937SQ201410081677
【公開日】2014年7月2日 申請日期:2014年3月6日 優(yōu)先權(quán)日:2014年3月6日
【發(fā)明者】周燁, 周金風(fēng), 季海梅, 章志瑩, 李芳芳 申請人:無錫芯響電子科技有限公司