一種基于usb的伺服系統(tǒng)高速數(shù)據(jù)交互的通信單元的制作方法
【專利摘要】本發(fā)明涉及一種基于USB的伺服系統(tǒng)高速數(shù)據(jù)交互的通信單元。其技術(shù)方案是：所述上位機(jī)(1)的COM端與USB接口模塊(2)的輸入輸出端2a連接；USB接口模塊(2)的數(shù)據(jù)端和控制端2b與FPGA(11)的數(shù)據(jù)端和控制端11b連接，F(xiàn)PGA(11)的數(shù)據(jù)總線和地址總線與DSP控制器(8)的數(shù)據(jù)總線和地址總線對(duì)應(yīng)連接；DSP控制器(8)的PWM輸出端與功率驅(qū)動(dòng)模塊(10)的PWM輸入端連接，永磁同步電機(jī)(9)的兩路電流反饋端與DSP控制器(8)的輸入端8c、8d對(duì)應(yīng)連接，永磁同步電機(jī)(9)的位置反饋端與DSP控制器(8)的輸入端8b連接；功率驅(qū)動(dòng)模塊(10)的輸出端與永磁同步電機(jī)(9)的輸入端連接。本發(fā)明具有結(jié)構(gòu)簡單、傳輸速率高、傳輸穩(wěn)定、使用方便的特點(diǎn)。
【專利說明】—種基于USB的伺服系統(tǒng)高速數(shù)據(jù)交互的通信單元

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于伺服系統(tǒng)高速數(shù)據(jù)交互的通信單元【技術(shù)領(lǐng)域】。尤其涉及一種基于USB的伺服系統(tǒng)高速數(shù)據(jù)交互的通信單元。

【背景技術(shù)】
[0002]以聞速、聞精為目標(biāo)的伺服系統(tǒng)，在激光加工、機(jī)器人、聞精度機(jī)床等聞科技領(lǐng)域中得到廣泛的應(yīng)用。隨著伺服系統(tǒng)的控制算法越來越復(fù)雜，伺服控制效果很大程度上由算法的若干相關(guān)參數(shù)決定，伺服系統(tǒng)運(yùn)行過程中各個(gè)狀態(tài)參量，如位置、速度、誤差等都是獲得修改算法參數(shù)的基本依據(jù)。在研發(fā)過程中，為了對(duì)伺服系統(tǒng)的運(yùn)行狀態(tài)有更深入、更方便的認(rèn)識(shí)，需要采用上位機(jī)實(shí)時(shí)監(jiān)測(cè)并顯示伺服系統(tǒng)的運(yùn)行狀態(tài)。伺服系統(tǒng)的運(yùn)動(dòng)狀態(tài)參量復(fù)雜且數(shù)據(jù)傳輸量大，因此伺服系統(tǒng)和上位機(jī)進(jìn)行數(shù)據(jù)交互時(shí)對(duì)數(shù)據(jù)的傳輸速率要求較聞。
[0003]目前，國內(nèi)使用的伺服系統(tǒng)與上位機(jī)通信的主要方式有以下幾種:串口通信方式，該方式結(jié)構(gòu)簡單，但數(shù)據(jù)傳輸速率低且穩(wěn)定性差，傳輸數(shù)據(jù)不可靠；光纖通信，該方式傳輸速率高且傳輸穩(wěn)定性較好，但是成本較高，結(jié)構(gòu)復(fù)雜，且不便于與常規(guī)PC電腦進(jìn)行數(shù)據(jù)通?目。


【發(fā)明內(nèi)容】

[0004]本發(fā)明旨在克服現(xiàn)有技術(shù)存在的缺陷，目的是提供一種使用方便、傳輸穩(wěn)定和傳輸速率高的基于USB的伺服系統(tǒng)高速數(shù)據(jù)交互的通信單元。
[0005]為實(shí)現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案是:所述通信單元包括:上位機(jī)、USB接口模塊、鍵盤及顯示、I/o接口、現(xiàn)場(chǎng)總線接口、脈沖輸入接口、模擬量接口、DSP控制器、FPGA、故障檢測(cè)模塊、功率驅(qū)動(dòng)模塊和永磁同步電機(jī)。
[0006]所述上位機(jī)的COM端與USB接口模塊的輸入輸出端2a連接。USB接口模塊的數(shù)據(jù)端和控制端2b與FPGA的數(shù)據(jù)端和控制端Ilb連接，鍵盤及顯示的輸入輸出端3a與FPGA的控制端Ilc連接，I/O接口的輸入輸出端4a與FPGA的控制端Ild連接，現(xiàn)場(chǎng)總線接口的輸入輸出端5a與FPGA的控制端Ile連接，脈沖輸入接口的輸入輸出端6a與FPGA的控制端Ilf連接，故障檢測(cè)模塊的輸出端12a與FPGA的輸入端Ila連接，F(xiàn)PGA的數(shù)據(jù)總線和地址總線與DSP控制器的數(shù)據(jù)總線和地址總線對(duì)應(yīng)連接。模擬量接口的輸入輸出端7a與DSP控制器的輸入輸出口 8a連接，DSP控制器的PWM輸出端與功率驅(qū)動(dòng)模塊的PWM輸入端連接，永磁同步電機(jī)的兩路電流反饋端與DSP控制器的輸入端8c、8d對(duì)應(yīng)連接，永磁同步電機(jī)的位置反饋端與DSP控制器的輸入端Sb連接；功率驅(qū)動(dòng)模塊的輸出端與永磁同步電機(jī)的輸入端連接。
[0007]上位機(jī)裝有讀寫USB接口軟件，F(xiàn)PGA寫有USB接口的讀寫邏輯時(shí)序控制軟件，F(xiàn)PGA寫有對(duì)采集數(shù)據(jù)組幀操作軟件。
[0008]所述的USB接口模塊由USB接口和USB控制芯片F(xiàn)T245RL組成，USB控制芯片F(xiàn)T245RL的引腳USBDM、弓丨腳USBDP與USB接口的引腳UD-和引腳UD+對(duì)應(yīng)連接。
[0009]上位機(jī)的COM端與USB接口的輸入輸出端2a連接，USB控制芯片F(xiàn)T245RL的數(shù)據(jù)信號(hào)引腳D0-D7、寫控制信號(hào)輸入引腳WR、讀控制信號(hào)輸入引腳RD、滿信號(hào)引腳TXE和空信號(hào)引腳RXF依次與FPGA的數(shù)據(jù)輸入輸出端口 D0-D7、寫控制引腳WR、讀控制引腳RD、滿信號(hào)輸入引腳TXE和空信號(hào)輸入引腳RXF對(duì)應(yīng)連接。
[0010]所述的讀寫USB接口軟件的主流程是:
S-1、獲取USB接口的端口號(hào)；
S-2、USB接口使能；
S-3、判斷讀數(shù)據(jù)或?qū)憯?shù)據(jù)，若為讀數(shù)據(jù)，進(jìn)入S-4，否則，進(jìn)入S-7 ；
S-4、上位機(jī)讀取USB接口的數(shù)據(jù)，判斷一幀數(shù)據(jù)是否讀取完成，若一幀數(shù)據(jù)讀取完成，進(jìn)入S-5，否則，重新執(zhí)行S-4;
S-5、上位機(jī)接收完一幀數(shù)據(jù)后，對(duì)接收到的數(shù)據(jù)進(jìn)行解析和緩存；
S-6、上位機(jī)判斷USB接口的數(shù)據(jù)是否全部讀取完成，若數(shù)據(jù)全部讀取完成，進(jìn)入S-8，否則返回S-4 ；
S-7、上位機(jī)向USB接口寫數(shù)據(jù)，判斷寫數(shù)據(jù)操作是否完成，若寫數(shù)據(jù)完成，進(jìn)入S-8，否貝U，重新執(zhí)行S-7;
S-8、讀數(shù)據(jù)完成或?qū)憯?shù)據(jù)完成；程序結(jié)束。
[0011]所述的USB接口的讀寫邏輯時(shí)序控制軟件的主流程是:
S-1、FPGA判斷讀數(shù)據(jù)或?qū)憯?shù)據(jù)，若為讀數(shù)據(jù)，進(jìn)入S-2，否則，進(jìn)入S-5 ；
S-2、FPGA判斷RXF是否為低電平，若為低電平，進(jìn)入S-3，否則，進(jìn)入S-8 ；
S-3、RD置低電平，執(zhí)行讀數(shù)據(jù)操作，RD置高電平；
S-4、FPGA判斷數(shù)據(jù)域是否讀空，若數(shù)據(jù)域讀空，RXF置高電平，進(jìn)入S-8，否則，返回執(zhí)行 S-3 ；
S-5、FPGA判斷TXE是否為低電平，若為低電平，進(jìn)入S-6，否則，進(jìn)入S-8 ；
S-6、WR置高電平，執(zhí)行寫數(shù)據(jù)操作，WR置高電平；
S-7、FPGA判斷數(shù)據(jù)域是否寫滿，若數(shù)據(jù)域?qū)憹M，TXE置高電平，進(jìn)入S-8，否則，返回
S-6 ；
S-8、程序結(jié)束。
[0012]所述的對(duì)采集數(shù)據(jù)組幀操作軟件的主流程是:
S-1、FPGA對(duì)DSP控制器采集的電流數(shù)據(jù)和位置數(shù)據(jù)整合和組幀；
S-2、FPGA對(duì)整合的數(shù)據(jù)添加幀頭。
[0013]由于采用上述技術(shù)方案，本發(fā)明與現(xiàn)有技術(shù)相比具有如下積極效果:
本發(fā)明利用FPGA控制USB控制芯片F(xiàn)T245RL的讀寫邏輯時(shí)序，保證了 USB接口具有傳輸速率高、傳輸穩(wěn)定的特點(diǎn)。USB控制芯片F(xiàn)T245RL具有八位并行數(shù)據(jù)與串行數(shù)據(jù)相互轉(zhuǎn)換的功能，保證上位機(jī)和伺服系統(tǒng)數(shù)據(jù)交互的準(zhǔn)確性；USB控制芯片F(xiàn)T245RL使用方便，使得該通信單元結(jié)構(gòu)簡單，縮短開發(fā)周期。本發(fā)明的上位機(jī)通過該USB接口模塊與伺服系統(tǒng)進(jìn)行高速數(shù)據(jù)交互，實(shí)時(shí)讀取伺服系統(tǒng)的各個(gè)狀態(tài)參量，并將分析結(jié)果顯示在上位機(jī)的控制界面。
[0014]因此，本發(fā)明具有結(jié)構(gòu)簡單、使用方便、傳輸穩(wěn)定和傳輸速率高的特點(diǎn)。

【專利附圖】

【附圖說明】
[0015]圖1是本發(fā)明的一種結(jié)構(gòu)示意圖；
圖2是圖1中的USB接口模塊2的結(jié)構(gòu)示意圖；
圖3是圖1中的上位機(jī)I的讀寫USB接口軟件的主流程圖；
圖4是圖1中的FPGAll的USB接口的讀寫邏輯時(shí)序控制軟件的主流程圖；
圖5是圖1中的FPGAll的對(duì)采集數(shù)據(jù)組幀操作軟件的主流程圖。

【具體實(shí)施方式】
[0016]下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步的描述，并非對(duì)保護(hù)范圍的限制:
一種基于USB的伺服系統(tǒng)高速數(shù)據(jù)交互的通信單元。如圖1所示，所述通信單元包括:上位機(jī)1、USB接口模塊2、鍵盤及顯示3、1/0接口 4、現(xiàn)場(chǎng)總線接口 5、脈沖輸入接口 6、模擬量接口 7、DSP控制器8、FPGA11、故障檢測(cè)模塊12、功率驅(qū)動(dòng)模塊10和永磁同步電機(jī)9。
[0017]所述上位機(jī)I的COM端與USB接口模塊2的輸入輸出端2a連接。USB接口模塊2的數(shù)據(jù)端和控制端2b與FPGAll的數(shù)據(jù)端和控制端Ilb連接，鍵盤及顯示3的輸入輸出端3a與FPGAll的控制端Ilc連接，I/O接口 4的輸入輸出端4a與FPGAll的控制端Ild連接，現(xiàn)場(chǎng)總線接口 5的輸入輸出端5a與FPGAll的控制端Ile連接，脈沖輸入接口 6的輸入輸出端6a與FPGAll的控制端Ilf連接，故障檢測(cè)模塊12的輸出端12a與FPGAll的輸入端Ila連接，F(xiàn)PGAll的數(shù)據(jù)總線和地址總線與DSP控制器8的數(shù)據(jù)總線和地址總線對(duì)應(yīng)連接。模擬量接口 7的輸入輸出端7a與DSP控制器8的輸入輸出口 8a連接，DSP控制器8的PWM輸出端與功率驅(qū)動(dòng)模塊10的PWM輸入端連接，永磁同步電機(jī)9的兩路電流反饋端與DSP控制器8的輸入端8c、8d對(duì)應(yīng)連接，永磁同步電機(jī)9的位置反饋端與DSP控制器8的輸入端8b連接；功率驅(qū)動(dòng)模塊10的輸出端與永磁同步電機(jī)9的輸入端連接。
[0018]上位機(jī)I裝有讀寫USB接口軟件，F(xiàn)PGAl I寫有USB接口的讀寫邏輯時(shí)序控制軟件，F(xiàn)PGAll寫有對(duì)采集數(shù)據(jù)組幀操作軟件。
[0019]如圖2所示，所述的USB接口模塊2由USB接口 2.1和USB控制芯片F(xiàn)T245RL2.2組成，USB控制芯片F(xiàn)T245RL2.2的引腳USBDM、引腳USBDP與USB接口 2.1的引腳UD-和引腳UD+對(duì)應(yīng)連接。
[0020]上位機(jī)I的COM端與USB接口 2.1的輸入輸出端2a連接，USB控制芯片F(xiàn)T245RL2.2的數(shù)據(jù)信號(hào)引腳D0-D7、寫控制信號(hào)輸入引腳WR、讀控制信號(hào)輸入引腳RD、滿信號(hào)引腳TXE和空信號(hào)引腳RXF依次與FPGAll的數(shù)據(jù)輸入輸出端口 D0-D7、寫控制引腳WR、讀控制引腳RD、滿信號(hào)輸入引腳TXE和空信號(hào)輸入引腳RXF對(duì)應(yīng)連接。
[0021]如圖3所示，所述的讀寫USB接口軟件的主流程是:
S-1、獲取USB接口 2.1的端口號(hào)；
S-2、USB 接口 2.1 使能；
S-3、判斷讀數(shù)據(jù)或?qū)憯?shù)據(jù)，若為讀數(shù)據(jù)，進(jìn)入S-4，否則，進(jìn)入S-7 ；
S-4、上位機(jī)I讀取USB接口 2.1的數(shù)據(jù)，判斷一幀數(shù)據(jù)是否讀取完成，若一幀數(shù)據(jù)讀取完成，進(jìn)入S-5，否則，重新執(zhí)行S-4 ； S-5、上位機(jī)I接收完一幀數(shù)據(jù)后，對(duì)接收到的數(shù)據(jù)進(jìn)行解析和緩存；
S-6、上位機(jī)I判斷USB接口 2.1的數(shù)據(jù)是否全部讀取完成，若數(shù)據(jù)全部讀取完成，進(jìn)入S-8，否則返回S-4 ；
S-7、上位機(jī)I向USB接口 2.1寫數(shù)據(jù)，判斷寫數(shù)據(jù)操作是否完成，若寫數(shù)據(jù)完成，進(jìn)入S-8，否則，重新執(zhí)行S-7 ；
S-8、讀數(shù)據(jù)完成或?qū)憯?shù)據(jù)完成；程序結(jié)束。
[0022]如圖4所示，所述的USB接口的讀寫邏輯時(shí)序控制軟件的主流程是:
S-U FPGAl I判斷讀數(shù)據(jù)或?qū)憯?shù)據(jù)，若為讀數(shù)據(jù)，進(jìn)入S-2，否則，進(jìn)入S-5 ；
S-2、FPGAll判斷RXF是否為低電平，若為低電平，進(jìn)入S-3，否則，進(jìn)入S-8 ；
S-3、RD置低電平，執(zhí)行讀數(shù)據(jù)操作，RD置高電平；
S-4、FPGAll判斷數(shù)據(jù)域是否讀空，若數(shù)據(jù)域讀空，RXF置高電平，進(jìn)入S-8，否則，返回執(zhí)行S-3 ；
S-5、FPGAll判斷TXE是否為低電平，若為低電平，進(jìn)入S-6，否則，進(jìn)入S-8 ；
S-6、WR置高電平，執(zhí)行寫數(shù)據(jù)操作，WR置高電平；
S-7、FPGA11判斷數(shù)據(jù)域是否寫滿，若數(shù)據(jù)域?qū)憹M，TXE置高電平，進(jìn)入S-8，否則，返回
S-6 ；
S-8、程序結(jié)束。
[0023]如圖5所示，所述的對(duì)采集數(shù)據(jù)組幀操作軟件的主流程是:
S-1、FPGAll對(duì)DSP控制器8采集的電流數(shù)據(jù)和位置數(shù)據(jù)整合和組幀；
S-2、FPGAll對(duì)整合的數(shù)據(jù)添加幀頭。
[0024]本【具體實(shí)施方式】與現(xiàn)有技術(shù)相比具有如下積極效果:
本【具體實(shí)施方式】利用FPGAll控制USB控制芯片F(xiàn)T245RL2.2的讀寫邏輯時(shí)序，保證了USB接口具有傳輸速率高、傳輸穩(wěn)定的特點(diǎn)。USB控制芯片F(xiàn)T245RL2.2具有八位并行數(shù)據(jù)與串行數(shù)據(jù)相互轉(zhuǎn)換的功能，保證上位機(jī)I和伺服系統(tǒng)數(shù)據(jù)交互的準(zhǔn)確性；USB控制芯片F(xiàn)T245RL2.2使用方便，使得該通信單元結(jié)構(gòu)簡單，縮短開發(fā)周期。本【具體實(shí)施方式】的上位機(jī)I通過該USB接口模塊2與伺服系統(tǒng)進(jìn)行高速數(shù)據(jù)交互，實(shí)時(shí)讀取伺服系統(tǒng)的各個(gè)狀態(tài)參量，并將分析結(jié)果顯示在上位機(jī)I的控制界面。
[0025]因此，本【具體實(shí)施方式】具有結(jié)構(gòu)簡單、使用方便、傳輸穩(wěn)定和傳輸速率高的特點(diǎn)。
【權(quán)利要求】
1.一種基于USB的伺服系統(tǒng)高速數(shù)據(jù)交互的通信單元，其特征在于所述通信單元包括:上位機(jī)⑴、USB接口模塊(2)、鍵盤及顯示(3)、I/O接口(4)、現(xiàn)場(chǎng)總線接口(5)、脈沖輸入接口(6)、模擬量接口(7)、DSP控制器(8)、FPGA(11)、故障檢測(cè)模塊(12)、功率驅(qū)動(dòng)模塊(10)和永磁同步電機(jī)(9)； 所述上位機(jī)(I)的COM端與USB接口模塊⑵的輸入輸出端2a連接；USB接口模塊(2)的數(shù)據(jù)端和控制端2b與FPGA(Il)的數(shù)據(jù)端和控制端Ilb連接，鍵盤及顯示(3)的輸入輸出端3a與FPGA(Il)的控制端Ilc連接，I/O接口(4)的輸入輸出端4a與FPGA(Il)的控制端Ild連接，現(xiàn)場(chǎng)總線接口(5)的輸入輸出端5a與FPGA(Il)的控制端Ile連接，脈沖輸入接口(6)的輸入輸出端6a與FPGA(Il)的控制端Ilf連接，故障檢測(cè)模塊(12)的輸出端12a與FPGA(Il)的輸入端Ila連接，F(xiàn)PGA(II)的數(shù)據(jù)總線和地址總線與DSP控制器⑶的數(shù)據(jù)總線和地址總線對(duì)應(yīng)連接；模擬量接口(7)的輸入輸出端7a與DSP控制器⑶的輸入輸出口 8a連接，DSP控制器(8)的PWM輸出端與功率驅(qū)動(dòng)模塊(10)的PWM輸入端連接，永磁同步電機(jī)(9)的兩路電流反饋端與DSP控制器⑶的輸入端8c、8d對(duì)應(yīng)連接，永磁同步電機(jī)(9)的位置反饋端與DSP控制器⑶的輸入端Sb連接；功率驅(qū)動(dòng)模塊(10)的輸出端與永磁同步電機(jī)(9)的輸入端連接； 上位機(jī)(I)裝有讀寫USB接口軟件，F(xiàn)PGA (I I)寫有USB接口的讀寫邏輯時(shí)序控制軟件，F(xiàn)PGA(Il)寫有對(duì)采集數(shù)據(jù)組幀操作軟件。
2.根據(jù)權(quán)利要求1所述的基于USB的伺服系統(tǒng)高速數(shù)據(jù)交互的通信單元，其特征在于所述的USB接口模塊(2)由USB接口 (2.1)和USB控制芯片F(xiàn)T245RL(2.2)組成，USB控制芯片F(xiàn)T245RL(2.2)的引腳USBDM、引腳USBDP與USB接口 (2.1)的引腳UD-和引腳UD+對(duì)應(yīng)連接； 上位機(jī)⑴的COM端與USB接口(2.1)的輸入輸出端2a連接，USB控制芯片F(xiàn)T245RL(2.2)的數(shù)據(jù)信號(hào)引腳D0-D7、寫控制信號(hào)輸入引腳WR、讀控制信號(hào)輸入引腳RD、滿信號(hào)引腳TXE和空信號(hào)引腳RXF依次與FPGA(II)的數(shù)據(jù)輸入輸出端口 D0-D7、寫控制引腳WR、讀控制引腳RD、滿信號(hào)輸入引腳TXE和空信號(hào)輸入引腳RXF對(duì)應(yīng)連接。
3.根據(jù)權(quán)利要求1所述的基于USB的伺服系統(tǒng)高速數(shù)據(jù)交互的通信單元，其特征在于所述的讀寫USB接口軟件的主流程是: S-1、獲取USB接口(2.1)的端口號(hào)； S-2、USB 接口 (2.1)使能； S-3、判斷讀數(shù)據(jù)或?qū)憯?shù)據(jù)，若為讀數(shù)據(jù)，進(jìn)入S-4，否則，進(jìn)入S-7 ； S-4、上位機(jī)(I)讀取USB接口(2.1)的數(shù)據(jù)，判斷一幀數(shù)據(jù)是否讀取完成，若一幀數(shù)據(jù)讀取完成，進(jìn)入S-5，否則，重新執(zhí)行S-4 ； S-5、上位機(jī)(I)接收完一幀數(shù)據(jù)后，對(duì)接收到的數(shù)據(jù)進(jìn)行解析和緩存； S-6、上位機(jī)(I)判斷USB接口(2.1)的數(shù)據(jù)是否全部讀取完成，若數(shù)據(jù)全部讀取完成，進(jìn)入S-8，否則返回S-4 ； S-7、上位機(jī)(I)向USB接口(2.1)寫數(shù)據(jù)，判斷寫數(shù)據(jù)操作是否完成，若寫數(shù)據(jù)完成，進(jìn)入S-8，否則，重新執(zhí)行S-7 ； S-8、讀數(shù)據(jù)完成或?qū)憯?shù)據(jù)完成；程序結(jié)束。
4.根據(jù)權(quán)利要求1所述的基于USB的伺服系統(tǒng)高速數(shù)據(jù)交互的通信單元，其特征在于所述的USB接口的讀寫邏輯時(shí)序控制軟件的主流程是: S-UFPGA(Il)判斷讀數(shù)據(jù)或?qū)憯?shù)據(jù)，若為讀數(shù)據(jù)，進(jìn)入S-2，否則，進(jìn)入S-5 ； S-2, FPGA(Il)判斷RXF是否為低電平，若為低電平，進(jìn)入S-3，否則，進(jìn)入S-8 ； S-3、RD置低電平，執(zhí)行讀數(shù)據(jù)操作，RD置高電平； S-4、FPGA(Il)判斷數(shù)據(jù)域是否讀空，若數(shù)據(jù)域讀空，RXF置高電平，進(jìn)入S-8，否則，返回執(zhí)行S-3 ； S-5, FPGA(Il)判斷TXE是否為低電平，若為低電平，進(jìn)入S-6，否則，進(jìn)入S-8 ； S-6、WR置高電平，執(zhí)行寫數(shù)據(jù)操作，WR置高電平； S-7、FPGA(11)判斷數(shù)據(jù)域是否寫滿，若數(shù)據(jù)域?qū)憹M，TXE置高電平，進(jìn)入S-8，否則，返回 S-6 ； S-8、程序結(jié)束。
5.根據(jù)權(quán)利要求1所述的基于USB的伺服系統(tǒng)高速數(shù)據(jù)交互的通信單元，其特征在于所述的對(duì)采集數(shù)據(jù)組幀操作軟件的主流程是: S-UFPGA(Il)對(duì)DSP控制器(8)采集的電流數(shù)據(jù)和位置數(shù)據(jù)整合和組幀； S-2、FPGA(Il)對(duì)整合的數(shù)據(jù)添加幀頭。
【文檔編號(hào)】G05B19/042GK104238420SQ201410470162
【公開日】2014年12月24日 申請(qǐng)日期:2014年9月16日 優(yōu)先權(quán)日:2014年9月16日
【發(fā)明者】周鳳星, 董烈超, 盧少武, 馬婭婕, 嚴(yán)?？? 但峰 申請(qǐng)人:武漢科技大學(xué)