一種數(shù)控機(jī)床多傳感器數(shù)據(jù)同步鎖存方法
【專利摘要】一種數(shù)控機(jī)床傳感數(shù)據(jù)同步鎖存的方法，涉及高端機(jī)床制造裝備領(lǐng)域，應(yīng)用范圍在機(jī)床高端制造裝備行業(yè)。該方法包含了參數(shù)設(shè)置、數(shù)據(jù)鎖存、數(shù)據(jù)融合上傳三個功能部分。通過參數(shù)設(shè)置模塊設(shè)置采樣頻率、采樣電壓幅度、數(shù)字信號基準(zhǔn)值，數(shù)據(jù)鎖存模塊可以同步鎖存八路模擬信號與六路數(shù)字信號，數(shù)據(jù)融合上傳模塊進(jìn)行數(shù)據(jù)處理與分析并將數(shù)據(jù)實(shí)時的傳輸至上位機(jī)。這種方法集成化程度高，簡化數(shù)據(jù)獲取的方式，并可解決多路傳感器數(shù)據(jù)同步實(shí)時性差等問題。
【專利說明】
一種數(shù)控機(jī)床多傳感器數(shù)據(jù)同步鎖存方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及高端機(jī)床制造裝備領(lǐng)域，具體應(yīng)用于安裝有多個光柵傳感器與多側(cè)位傳感的數(shù)控機(jī)床數(shù)據(jù)的同步數(shù)據(jù)鎖存。
【背景技術(shù)】
[0002]隨著電子技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，機(jī)床測試系統(tǒng)的數(shù)字化、集成化程度越來越高，測試系統(tǒng)也越發(fā)復(fù)雜，高精度的機(jī)床系統(tǒng)測試，對測試中多路傳感器數(shù)據(jù)的同步采集性能提出了更高的要求。在現(xiàn)有的機(jī)床加工與制造行業(yè)，數(shù)控機(jī)床的數(shù)據(jù)采集方法單一，普遍的做法是通過數(shù)字量采集卡對數(shù)字量數(shù)據(jù)進(jìn)行獲取，通過模擬量采集卡對模擬量數(shù)據(jù)采集，而且同一時刻的數(shù)據(jù)間無直接的關(guān)聯(lián)性。
[0003]在上述描述的技術(shù)中，機(jī)床多軸數(shù)據(jù)獲取的同時，必須同時對多側(cè)位的傳感器數(shù)據(jù)進(jìn)行獲取，需要外置設(shè)備進(jìn)行同步，導(dǎo)致采樣的數(shù)據(jù)的實(shí)時性不高。同一位置多側(cè)位傳感器數(shù)據(jù)與光柵等位置反饋信息數(shù)據(jù)可能不同步。目前大多數(shù)機(jī)床除了X，Y，Z三軸，三個旋轉(zhuǎn)軸A、B、C，還會增加如力矩傳感器、光傳感器，溫度傳感器、噪聲傳感器等多個傳感裝置，提出一種可以同時測量6通道數(shù)字量與8通道模擬量的方法很有必要。結(jié)合發(fā)明中提供的方法，可以完成模擬量與數(shù)字量的同步采樣，且同步可靠，方法簡便，實(shí)時性高。
[0004]本發(fā)明公布了一項(xiàng)關(guān)于機(jī)床高速加工過程參數(shù)同步觸發(fā)采集的新方法。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于解決數(shù)控機(jī)床多側(cè)位傳感數(shù)據(jù)獲取同步性差、位置觸發(fā)鎖存方式復(fù)雜，而提出的一種可以對6路數(shù)字信號，8路模擬信號同步鎖存獲取的數(shù)據(jù)同步采集方法
[0006]為實(shí)現(xiàn)上述目的，本方案采用的技術(shù)措施如下:
[0007]—種數(shù)控機(jī)床的多側(cè)位傳感數(shù)據(jù)獲取方法主要獲取數(shù)據(jù)源包括了模擬信號與數(shù)字信號。模擬通道可以實(shí)現(xiàn)8通道數(shù)據(jù)同步采集，數(shù)字通道可以實(shí)現(xiàn)6通道信號采集，模擬信號的采樣頻率由觸發(fā)條件決定，數(shù)字信號頻率分為兩部分，第一部分計(jì)數(shù)頻率，第二部分為上傳頻率。數(shù)字信號的計(jì)數(shù)頻率不低于lOMhz，上傳頻率取決于觸發(fā)條件，即上傳頻率等于觸發(fā)頻率。如此的條件下，方可實(shí)現(xiàn)數(shù)字信號與模擬信號同步采集。
[0008]如圖1所示，本發(fā)明所描述的數(shù)控機(jī)床多側(cè)位傳感器數(shù)據(jù)獲取方法包括了以下五個外設(shè)部分:高速AD模塊(AD7606)，F(xiàn)PGA模塊、片選模塊，ARM微處理器模塊，USB傳輸模塊。ARM微處理器通過FSMC總線與高速AD模塊連接，ARM微處理器通過FSMC總線與FPGA模塊連接、ARM微處理器通過FSMC總線與USB傳輸模塊連接，它們之間的數(shù)據(jù)通信方式由片選模塊進(jìn)行分配，主要是指74LS139譯碼器對地址總線譯碼，ARM微處理器從AD模塊中讀取模擬量時，74LS139對地址總線譯碼，選中AD模塊，ARM微處理器從FPGA模塊中讀取數(shù)字量時，74LS139對地址總線譯碼，選中FPGA模塊，ARM微處理器將數(shù)據(jù)上傳到上位機(jī)時，74LS139對地址總線譯碼，選中USB傳輸模塊，從而在特定的時刻，片選模塊可以實(shí)現(xiàn)微處理器與各外部功能連接的橋梁，這樣總線的利用率最大。
[0009]1、FPGA模塊中包含有六路并行通道，計(jì)數(shù)模塊與觸發(fā)模塊，清零模塊。計(jì)數(shù)模塊完成正常的信號濾波與采集。如圖5所示，濾波電路由兩個D觸發(fā)器組成，分別標(biāo)示為instl與inst2，第一個D觸發(fā)器instl鎖存管腳Al的信號，第二個D觸發(fā)器inst2對第一個D觸發(fā)器信號進(jìn)行鎖存，然后兩個輸出信號相與得到最終信號，此過程可以將毛刺除掉，濾除雜波。觸發(fā)模塊包含了數(shù)據(jù)緩存與數(shù)據(jù)比較，通過數(shù)據(jù)比較設(shè)定條件，判斷是否產(chǎn)生觸發(fā)條件。清零模塊有清零信號與外部1控制，設(shè)置1電平為高電平，清零信號有效，出現(xiàn)清零信號后，計(jì)數(shù)器內(nèi)部的數(shù)據(jù)被清零。如果1電平為低電平，清零信號無效，計(jì)數(shù)器內(nèi)部數(shù)據(jù)不會被清零。
[0010]2、ADC數(shù)據(jù)轉(zhuǎn)換模塊可以同時對八路模擬信號同步采樣。具體接線方式如圖7所示，外部觸發(fā)信號啟動采樣時，八路模擬信號開始同步采樣，當(dāng)采樣完成時，AD7607芯片的busy線產(chǎn)生高電平通知ARM處理器取走數(shù)據(jù)，AD模塊的轉(zhuǎn)化范圍由AD7606芯片的RANGE管腳控制，如果ARM控制RANGE為高電平，采集電壓范圍為_5V?5V，如果ARM控制RANGE電平為低電平，采集電壓范圍為-1OV到10V。
[0011]3、ARM微處理器模塊起到信息中繼作用，信息分為上行信息與下行信息，上行信息指實(shí)際采樣的數(shù)據(jù)，下行信息指用戶的設(shè)置參數(shù)，參數(shù)包括觸發(fā)步距，采樣頻率，AD轉(zhuǎn)化范圍，數(shù)據(jù)是否濾波，清零功能。ARM微處理器處理對上行信息進(jìn)行數(shù)據(jù)處理與數(shù)據(jù)預(yù)判，然后轉(zhuǎn)發(fā)。對下行信息進(jìn)行解包后無條件的轉(zhuǎn)發(fā)，不做處理。
[0012]4、片選模塊起到規(guī)則仲裁作用。將AB22，AB23通過74LS139連接到FPGA模塊、AD模塊、USB模塊，如圖6所示，AB22，AB23是FSMC的地址線，如果AB22為低，AB23為低，則USB模塊被選中，其基地址為0x60000000 ；如果AB22為高，AB23為低，則AD模塊被選中，其基地址為0x60800000，如果AB22為低，AB23為高，則FPGA模塊被選中，其基地址為0x61000000 ;FPGA內(nèi)部建立多個FIFO模塊，其作用為數(shù)據(jù)緩存和接受緩沖，將地址線AB20，AB19，AB18，AB17引入FPGA模塊內(nèi)部，經(jīng)過兩片741 s 139級聯(lián)實(shí)現(xiàn)FIFO的選擇。
[0013]采集卡接受上位機(jī)用戶設(shè)置，用戶通過設(shè)置軟件設(shè)置采集卡的觸發(fā)步距或是觸發(fā)時間。ARM控制器將設(shè)置參數(shù)傳送至FPGA模塊內(nèi)部。ARM與外部設(shè)備通過總線連接，通過總線復(fù)用達(dá)到三個外設(shè)時分復(fù)用的效果。當(dāng)滿足觸發(fā)條件時，F(xiàn)PGA模塊中的觸發(fā)端口會產(chǎn)生觸發(fā)脈沖，該觸發(fā)脈沖有兩個作用，第一:與AD模塊的轉(zhuǎn)化端相連，可以同步觸發(fā)AD模塊對此刻的外界模擬量進(jìn)行采樣。第二:觸發(fā)脈沖控制FPGA內(nèi)部計(jì)數(shù)模塊的數(shù)據(jù)更新到對應(yīng)FIFO中。AD模塊轉(zhuǎn)化完成后通過中斷通知ARM微處理器獲取由觸發(fā)脈沖產(chǎn)生的新數(shù)據(jù)，ARM微處理器取得模擬量和數(shù)字量的數(shù)據(jù)后(共14個通道的數(shù)據(jù))對數(shù)據(jù)進(jìn)行規(guī)則約束。如果用戶通過上位機(jī)選擇數(shù)據(jù)濾波功能，模擬量信號可以通過平滑濾波對數(shù)據(jù)進(jìn)行初步整形。然后再將數(shù)據(jù)打包傳輸。如果用戶選擇原始數(shù)據(jù)上傳，則原始數(shù)據(jù)上傳。
[0014]本發(fā)明的有益效果:通過將數(shù)控機(jī)床多側(cè)位傳感數(shù)據(jù)獲取方法，可以將數(shù)控機(jī)床的每一個軸的位置信息與傳感器數(shù)據(jù)進(jìn)行一一對應(yīng)，經(jīng)過該方法中的核心ARM微處理器的協(xié)調(diào)，ARM微處理器可以接受緩存上位機(jī)下發(fā)的各種指令，內(nèi)部同時可以對數(shù)據(jù)進(jìn)行各種濾波處理，釋放了上位機(jī)軟件的數(shù)據(jù)處理壓力，這樣上傳的數(shù)據(jù)即是實(shí)際在測得數(shù)據(jù)。不僅簡化了現(xiàn)有數(shù)控機(jī)床測試過程中多路數(shù)據(jù)獲取的方法，同時解決了現(xiàn)有的數(shù)據(jù)采集卡同步采集時容易受上位機(jī)軟件程序影響而出現(xiàn)的實(shí)時性問題，由于該方法的實(shí)時性非常好，對于數(shù)控機(jī)床測量與加工領(lǐng)域具備廣泛的意義。
【附圖說明】
[0015]圖1為本發(fā)明的模塊結(jié)構(gòu)描述圖
[0016]圖2為本發(fā)明中微處理器協(xié)同數(shù)據(jù)處理的軟件流程圖
[0017]圖3為本發(fā)明中等時采樣示意圖
[0018]圖4為本發(fā)明中的等距采樣示意圖
[0019]圖5為本發(fā)明中的數(shù)字濾波電路圖
[0020]圖6為本發(fā)明中的片選模塊示意圖[0021 ]圖7為本發(fā)明中的AD模塊連接圖
【具體實(shí)施方式】
[0022]下面結(jié)合附圖及具體實(shí)施例對本發(fā)明進(jìn)行進(jìn)一步的詳細(xì)說明。
[0023]一種數(shù)控機(jī)床傳感數(shù)據(jù)同步鎖存方法包括了等時采樣與等距采樣兩種模式。上述描述的高速AD模塊(AD7606)負(fù)責(zé)對8路模擬信號進(jìn)行同步采集，采樣頻率由根據(jù)實(shí)際情況而確定，觸發(fā)信號源在不同的工作模式下有差異，若是在等時采樣模式下，觸發(fā)源為FPGA內(nèi)部時鐘分頻產(chǎn)生，若等距采樣模式下，則觸發(fā)源為FPGA模塊比較產(chǎn)生。
[0024]本領(lǐng)域的人很容易理解，F(xiàn)PGA模塊主要對以光柵為主的類似編碼器信號進(jìn)行計(jì)數(shù)，計(jì)數(shù)頻率由FPGA模塊控制，所以輸入的數(shù)字信號是兩路方波，且方波具備相位差90°。
[0025]ARM微處理器內(nèi)部必須擁有大量的RAM區(qū)存取數(shù)據(jù)，負(fù)責(zé)對數(shù)據(jù)的緩沖，避免數(shù)據(jù)沒有及時發(fā)送而出現(xiàn)的丟包現(xiàn)象。
[0026]FPGA模塊負(fù)責(zé)對6路編碼器信號進(jìn)行計(jì)數(shù)，6路編碼器A，B兩相信號進(jìn)入FPGA模塊后，在同一時鐘的驅(qū)動下(該時鐘頻率為1Mhz)，對原始信號進(jìn)行濾波，對6路信號進(jìn)行同步四細(xì)分與辨向操作，然后通過32位的內(nèi)部計(jì)數(shù)模塊計(jì)數(shù)，一次產(chǎn)生6個32位的數(shù)值，將6個通道的數(shù)據(jù)分為6組，位寬為16bit的FIFO也分為6組，每組FIFO中包括高位FIFO與低位FIFO，第一組數(shù)據(jù)會被分為高16位與低16位，將高16位存入第一組FIFO的高位FIFO內(nèi)，低16位存入第一組FIFO的低位FIFO中，第二組數(shù)據(jù)會被分為高16位與低16位，將高16位存入第二組FIFO的高位FIFO內(nèi)，低16位存入第二組FIFO的低位FIFO中，第三組數(shù)據(jù)會被分為高16位與低16位，將高16位存入第三組FIFO的高位FIFO內(nèi)，低16位存入第三組FIFO的低位FIFO中，第四組數(shù)據(jù)會被分為高16位與低16位，將高16位存入第四組FIFO的高位FIFO內(nèi)，低16位存入第四組FIFO的低位FIFO中，第五組數(shù)據(jù)會被分為高16位與低16位，將高16位存入第五組FIFO的高位FIFO內(nèi)，低16位存入第五組FIFO的低位FIFO中，第六組數(shù)據(jù)會被分為高16位與低16位，將高16位存入第六組FIFO的高位FIFO內(nèi)，低16位存入第六組FIFO的低位FIFO中，最后微處理器通過16位的總線依次讀取FIFO內(nèi)的數(shù)值到公共RAM區(qū)。
[0027]數(shù)控機(jī)床多側(cè)位傳感器數(shù)據(jù)同步鎖存獲取方法具備步驟如下:
[0028]圖2所示，微處理器上電后，根據(jù)設(shè)置模式選擇系統(tǒng)的工作模式，軟件觸發(fā)與硬件觸發(fā)模式。
[0029]假若工作于軟件觸發(fā)模式下，觸發(fā)源來自FPGA內(nèi)部的時鐘分頻，分頻系數(shù)來自ARM微處理器，根據(jù)分頻后的時鐘，觸發(fā)源在固定的時間間隔間產(chǎn)生高脈沖，該脈沖同步觸發(fā)AD模塊與FPGA內(nèi)部數(shù)據(jù)緩存模塊。故兩個模塊中的信號可以實(shí)現(xiàn)同步。
[0030]步驟1:ARM微處理器將分頻系數(shù)傳輸至FPGA模塊，F(xiàn)PGA模塊定時產(chǎn)生5V高脈沖觸發(fā)，此高脈沖的頻率必須固定不變，這是實(shí)現(xiàn)高精度采樣的基準(zhǔn)，同時此基準(zhǔn)也作為步驟5中的離散近似連續(xù)的依據(jù)。產(chǎn)生的5V脈沖通過圖3中的線I控制AD模塊的啟動采樣，這樣可以將模擬量信號按等時距采樣。
[0031]步驟2:AD模塊接收到5V脈沖后，立即完成一次8通道數(shù)據(jù)采樣，當(dāng)數(shù)據(jù)采樣完成后會產(chǎn)生一個采樣完成信號，此信號與ARM微處理器模塊相連，如圖3所示。
[0032]步驟3:微處理器模塊配置成外部中斷模式，若AD模塊轉(zhuǎn)化完成，則觸發(fā)外部中斷。
[0033]步驟4:微處理器進(jìn)入外部中斷后，對步驟2中產(chǎn)生的數(shù)量進(jìn)行讀取，一次性將所有通道的數(shù)據(jù)由總線傳輸至微處理器內(nèi)部RAM。
[0034]步驟5:然后對FPGA數(shù)據(jù)進(jìn)行讀取。FPGA模塊中的信號計(jì)數(shù)頻率為10MHZ，觸發(fā)5V高脈沖的頻率最大為10KHZ，相比AD模塊的轉(zhuǎn)化速率，可將計(jì)數(shù)值近似為真實(shí)連續(xù)的信號，高脈沖產(chǎn)生時，將計(jì)數(shù)器當(dāng)前值彈入FIFO中緩存，微控制器將預(yù)先緩存的數(shù)據(jù)傳輸至微處理器內(nèi)部RAM，時間間隔與AD模塊一致。
[0035]步驟6:緩存到內(nèi)部RAM內(nèi)的數(shù)據(jù)，微處理器模塊將RAM內(nèi)FPGA數(shù)據(jù)與AD數(shù)據(jù)進(jìn)行一一匹配，然后按照約定好格式進(jìn)行數(shù)據(jù)上傳。具體格式:幀頭+6通道數(shù)字量+8通道模擬量+校驗(yàn)和，幀頭定義為0x68,0x11，校驗(yàn)和為傳送內(nèi)容的累加和，微處理器中再判斷是否有上發(fā)的數(shù)據(jù)，根據(jù)片選模塊的仲裁機(jī)制對數(shù)據(jù)進(jìn)行上發(fā)。至此，一個數(shù)據(jù)包的流程完畢。在觸發(fā)高脈沖的推動下，可以完成大批量的數(shù)據(jù)同步采集。
[0036]若處理器上電后被選擇為硬件觸發(fā)模式，那么將以一路通道作為基準(zhǔn)進(jìn)行觸發(fā)，具體實(shí)施如下:
[0037]假設(shè)觸發(fā)距離設(shè)置為N，首先上位機(jī)軟件通過USB接口，將N值下發(fā)到微處理器中，微處理器接受到N的值時，關(guān)閉所有中斷，將N值再下發(fā)到FPGA模塊中的內(nèi)部FIFO，計(jì)數(shù)通道6被選為基準(zhǔn)。FPGA中的基準(zhǔn)模塊如圖4所示，將FIFO內(nèi)的數(shù)據(jù)讀取到內(nèi)部預(yù)設(shè)模塊中。
[0038]當(dāng)基準(zhǔn)模塊接入編碼器后，將計(jì)數(shù)模塊中的當(dāng)前值會被傳輸?shù)交鶞?zhǔn)模塊，當(dāng)計(jì)數(shù)值正向更新一次，預(yù)設(shè)值增加I，計(jì)數(shù)值負(fù)向更新一次，預(yù)設(shè)值減掉I，當(dāng)預(yù)設(shè)值變?yōu)镺或?yàn)?N時，基準(zhǔn)模塊產(chǎn)生一個觸發(fā)信號，同時預(yù)設(shè)值自動變?yōu)镹以便下一次觸發(fā)。如圖4所示，圖中標(biāo)號為I的線為同步信號線，同步信號線同時與其他計(jì)數(shù)模塊相連，其他模塊雖然可以計(jì)數(shù)，但是如果同步信號線不產(chǎn)生高脈沖信號，其他光柵模塊的計(jì)數(shù)值不會被鎖存，也不會傳至下一級結(jié)構(gòu)中。
[0039]同步信號線為觸發(fā)信號，作為其他路鎖存信號同時也作為AD模塊的數(shù)據(jù)啟動轉(zhuǎn)換信號。
[0040]這樣AD模塊與FPGA模塊間通過觸發(fā)信號，在同一基準(zhǔn)模塊的同一位置處進(jìn)行數(shù)據(jù)的獲取，AD模塊轉(zhuǎn)化完成后數(shù)據(jù)通過總線送入ARM微處理器，ARM微處理器同時將鎖存的FPGA信號讀入內(nèi)部RAM中。
[0041]ARM微處理器需要與三個外設(shè)同時交互，故其中的仲裁機(jī)制對數(shù)據(jù)傳送啟動重要的作用。片選模塊的核心是仲裁機(jī)制，三個外設(shè)的片選信號管腳接到741sl39的輸出端，741sl39的輸入端接地址線，那么通過地址線上的電平區(qū)別，就可以對外設(shè)進(jìn)行區(qū)分，完成數(shù)據(jù)的獲取與傳輸。微控制器只需要給出外設(shè)地址，便可以進(jìn)行數(shù)據(jù)通道的選擇。
[0042]微處理器通過圖3中的線3分別對AD模塊數(shù)據(jù)與FPGA中的FIFO中的數(shù)據(jù)進(jìn)行搬移。
[0043]本發(fā)明所述系統(tǒng)中未具體描述的模塊均為現(xiàn)有技術(shù)中的成熟模塊，因此不對其具體實(shí)現(xiàn)方式闡述。
[0044]上述實(shí)施例僅為本發(fā)明較佳的實(shí)施方式，但本發(fā)明的實(shí)施方式并不局限于此，在任何未背離本發(fā)明的精神實(shí)質(zhì)與原理下所作的改正、修飾、替代、組合、簡化，均應(yīng)為等效的置換方式，都包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種數(shù)控機(jī)床多傳感器數(shù)據(jù)同步鎖存方法，其特征在于: 獲取數(shù)據(jù)源包括了模擬信號與數(shù)字信號;模擬通道實(shí)現(xiàn)8通道數(shù)據(jù)同步采集，數(shù)字通道實(shí)現(xiàn)6通道信號采集，模擬信號的采樣頻率由觸發(fā)條件決定，數(shù)字信號頻率分為兩部分，第一部分計(jì)數(shù)頻率，第二部分為上傳頻率;數(shù)字信號的計(jì)數(shù)頻率不低于1Mhz，即上傳頻率等于觸發(fā)頻率；；所應(yīng)用的裝置包括高速AD模塊，F(xiàn)PGA模塊、片選模塊，ARM微處理器模塊，USB傳輸模塊;高速AD模塊采用AD7606; ARM微處理器通過FSMC總線與高速AD模塊連接，ARM微處理器通過FSMC總線與FPGA模塊連接、ARM微處理器通過FSMC總線與USB傳輸模塊連接，它們之間的數(shù)據(jù)通信方式由片選模塊進(jìn)行分配，即74LS139譯碼器對地址總線譯碼，ARM微處理器從AD模塊中讀取模擬量時，74LS139對地址總線譯碼，選中AD模塊，ARM微處理器從FPGA模塊中讀取數(shù)字量時，74LS139對地址總線譯碼，選中FPGA模塊，ARM微處理器將數(shù)據(jù)上傳到上位機(jī)時，74LS139對地址總線譯碼，選中USB傳輸模塊。2.根據(jù)權(quán)利要求1所述的方法，其特征在于: FPGA模塊中包含有六路并行通道，計(jì)數(shù)模塊與觸發(fā)模塊，清零模塊;計(jì)數(shù)模塊完成正常的信號濾波與采集;濾波電路由兩個D觸發(fā)器組成，分別標(biāo)示為instl與inst2，第一個D觸發(fā)器instl鎖存管腳Al的信號，第二個D觸發(fā)器inst2對第一個D觸發(fā)器信號進(jìn)行鎖存，然后兩個輸出信號相與得到最終信號;觸發(fā)模塊通過數(shù)據(jù)比較設(shè)定條件，判斷是否產(chǎn)生觸發(fā)條件；清零模塊有清零信號與外部1控制，設(shè)置1電平為高電平，清零信號有效，出現(xiàn)清零信號后，計(jì)數(shù)器內(nèi)部的數(shù)據(jù)被清零;如果1電平為低電平，清零信號無效，計(jì)數(shù)器內(nèi)部數(shù)據(jù)不會被清零。3.根據(jù)權(quán)利要求1所述的方法，其特征在于: 外部觸發(fā)信號啟動采樣時，八路模擬信號開始同步采樣，當(dāng)采樣完成時，AD7607芯片的busy線產(chǎn)生高電平通知ARM處理器取走數(shù)據(jù)，AD模塊的轉(zhuǎn)化范圍由AD7606芯片的RANGE管腳控制，如果ARM控制RANGE為高電平，采集電壓范圍為_5V?5V，如果ARM控制RANGE電平為低電平，采集電壓范圍為-1OV到10V。4.根據(jù)權(quán)利要求1所述的方法，其特征在于: ARM微處理器模塊信息分為上行信息與下行信息，上行信息指實(shí)際采樣的數(shù)據(jù)，下行信息指用戶的設(shè)置參數(shù)，參數(shù)包括觸發(fā)步距，采樣頻率，AD轉(zhuǎn)化范圍，數(shù)據(jù)是否濾波，清零功能;ARM微處理器處理對上行信息進(jìn)行數(shù)據(jù)處理與數(shù)據(jù)預(yù)判，然后轉(zhuǎn)發(fā);對下行信息進(jìn)行解包后無條件的轉(zhuǎn)發(fā)，不做處理。5.根據(jù)權(quán)利要求1所述的方法，其特征在于: 將AB22，AB23通過74LS139連接到FPGA模塊、AD模塊、USB模塊，AB22，AB23是FSMC的地址線，如果AB22為低，AB23為低，則USB模塊被選中，其基地址為0x60000000 ；如果AB22為高，AB23為低，則AD模塊被選中，其基地址為0x60800000，如果AB22為低，AB23為高，則FPGA模塊被選中，其基地址為0x61000000;FPGA內(nèi)部建立多個FIFO模塊，其作用為數(shù)據(jù)緩存和接受緩沖，將地址線六820 4819，六818，六817引入??6六模塊內(nèi)部，經(jīng)過兩片7418139級聯(lián)實(shí)現(xiàn)？正0的選擇。
【文檔編號】G05B19/042GK105911912SQ201610366245
【公開日】2016年8月31日
【申請日】2016年5月28日
【發(fā)明人】石照耀, 王偉, 王謙
【申請人】北京工業(yè)大學(xué)