一種基于fpga平臺的舵伺服實(shí)時正弦掃描驅(qū)動方法
【專利摘要】一種基于FPGA平臺的舵伺服實(shí)時正弦掃描驅(qū)動方法。一種基于FPGA平臺的舵伺服適時正弦掃描驅(qū)動方法,包括如下步驟:根據(jù)試驗(yàn)相關(guān)參數(shù)要求,在PC端上位機(jī)程序進(jìn)行配置,然后生成指令信號;程序運(yùn)行,首先向FPGA內(nèi)部的FIFO中填一組指令數(shù)據(jù),并在FPGA內(nèi)部通過串口總線循環(huán)發(fā)送一幀信號到舵伺服系統(tǒng),然后判斷有無反饋信號,若有則可以正式開始掃描試驗(yàn),若無則排查故障;開始正式試驗(yàn)后,實(shí)時控制器通過定時循環(huán)向FPGA循環(huán)加載指令;FPGA循環(huán)讀取FIFO內(nèi)指令數(shù)據(jù)并按照舵伺服系統(tǒng)協(xié)議將其轉(zhuǎn)化為一幀信號發(fā)送到串口模塊,串口模塊將信號發(fā)送到舵伺服系統(tǒng),與此同時串口模塊同步高速循環(huán)讀取舵伺服系統(tǒng)的反饋信號,并將作動器的反饋數(shù)據(jù)讀取出來;將數(shù)字指令數(shù)據(jù)和反饋數(shù)據(jù)同步經(jīng)D/A轉(zhuǎn)化后輸出。
【專利說明】
一種基于FPGA平臺的舵伺服實(shí)時正弦掃描驅(qū)動方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及自動控制與測量的技術(shù)領(lǐng)域,特別涉及一種舵伺服系統(tǒng)地面試驗(yàn)方法。
【背景技術(shù)】
[0002]在飛行器中,舵伺服系統(tǒng)的頻率特性是姿控系統(tǒng)設(shè)計的重要依據(jù)。為了測量系統(tǒng)的頻率特性,可以采用正弦連續(xù)掃描的方法。正弦連續(xù)掃描系統(tǒng)產(chǎn)生一定頻率范圍的正弦信號,將這一正弦信號加入被測舵伺服系統(tǒng)的輸入端。同時,測出該系統(tǒng)的同步輸出。則測出的輸出信號與對應(yīng)輸入信號幅值之比就是系統(tǒng)的幅頻特性,相位之差就是系統(tǒng)的相頻特性。
[0003]為了獲取舵伺服系統(tǒng)精確的頻率特性,必須做到指令信號和反饋信號嚴(yán)格的同步,在高頻時稍微的時延將導(dǎo)致系統(tǒng)極大的相位延遲。傳統(tǒng)Windows系統(tǒng)是一個非實(shí)時系統(tǒng),不能保證在一個循環(huán)中收發(fā)數(shù)據(jù)時的高確定性和高可靠性,所以做不到輸入和輸出的同步。
[0004]現(xiàn)有飛行器的舵伺服系統(tǒng)為測試系統(tǒng)的開環(huán)頻率特性大多預(yù)留有模擬輸入和輸出接口,造成舵機(jī)控制器的體積和重量加大,并且在地面試驗(yàn)時流程復(fù)雜,環(huán)節(jié)多。隨著對飛行器的改進(jìn),舵伺服系統(tǒng)不再留有模擬接口,而現(xiàn)有的舵伺服地面測試試驗(yàn)系統(tǒng)仍然是發(fā)送模擬指令信號控制舵機(jī),所以需要有一種可以發(fā)送數(shù)字指令信號的試驗(yàn)裝置和方法。
【發(fā)明內(nèi)容】
[0005]針對現(xiàn)有技術(shù)的不足,本發(fā)明應(yīng)用實(shí)時控制器PAC(可編程自動控制器WPFPGAS置了驅(qū)動舵伺服系統(tǒng)的裝置,PAC向FPGA平臺下載指令信號,F(xiàn)PGA通過串口總線實(shí)現(xiàn)對舵伺服系統(tǒng)的控制和其反饋數(shù)據(jù)的同步回采。高確定性、低抖動以及高可靠性是實(shí)時控制系統(tǒng)的主要優(yōu)勢,也是控制程序穩(wěn)定運(yùn)行的關(guān)鍵。系統(tǒng)主要處理工作交給硬件資源FPGA處理,保證了系統(tǒng)的高效率運(yùn)行和高速信號的收發(fā)同步。所以在舵伺服系統(tǒng)地面試驗(yàn)時,可以精確的獲取其頻率特性。
[0006]—種基于FPGA平臺的舵伺服實(shí)時正弦掃描驅(qū)動方法,包括如下步驟:
[0007]步驟401:在PC(1l)端上位機(jī)程序配置正弦掃描范圍、幅值、倍頻程、掃描周期、電壓/度轉(zhuǎn)換關(guān)系、選擇要控制的作動器以及作動器預(yù)偏執(zhí)角度,然后執(zhí)行步驟402;
[0008]步驟402:根據(jù)步驟401配置信息生成數(shù)字指令信號,并圖形顯示指令信號和計算指令數(shù)據(jù)的個數(shù)NUM,然后執(zhí)行步驟403 ;
[0009]步驟403:實(shí)時控制器(102)向FPGA的FIFO中加載1000個數(shù)據(jù),然后執(zhí)行步驟404和步驟405;
[0010]步驟404:串口模塊(104)以500ms速率循環(huán)向舵伺服系統(tǒng)發(fā)送同一幀信號并接收反饋信號,然后執(zhí)行步驟405
[0011]步驟405:檢查有無反饋信號,若有反饋信號執(zhí)行407步驟,若無反饋信號執(zhí)行步驟406;
[0012]步驟406:排查故障;
[0013]步驟407:開始正式掃描試驗(yàn),然后執(zhí)行步驟408,以及步驟410和415;
[0014]步驟408:實(shí)時控制器(102)進(jìn)入定時循環(huán),并判斷FIFO中數(shù)據(jù)個數(shù),當(dāng)小于半滿500個時,加載500個指令數(shù)據(jù)到FIFO中,然后執(zhí)行步驟409;
[0015]步驟409:判斷指令信號是否全部加載完畢,若加載完畢則退出定時循環(huán),若沒有則繼續(xù)執(zhí)行步驟408 ;
[0016]步驟410:FPGA以掃描周期為周期循環(huán)讀取FIFO內(nèi)部一個指令數(shù)據(jù),并將代表已發(fā)送數(shù)據(jù)個數(shù)的變量A加I,然后執(zhí)行步驟411;
[0017]步驟411:按照舵伺服系統(tǒng)控制器(107)協(xié)議,F(xiàn)PGA將這個指令數(shù)據(jù)轉(zhuǎn)化為一幀信號發(fā)送到串口模塊(104),并將指令數(shù)據(jù)與電壓/度相乘,再經(jīng)D/A轉(zhuǎn)換,然后執(zhí)行步驟412;
[0018]步驟412:串口模塊(104)接收到數(shù)字指令信號后發(fā)送到舵伺服系統(tǒng)控制器(107),然后執(zhí)行步驟413;
[0019]步驟413:判斷A是否等于NUM,若等于則執(zhí)行步驟414,否則繼續(xù)執(zhí)行步驟410;
[0020]步驟414:將停止變量Abort賦值為I,同時停止發(fā)送指令循環(huán);
[0021]步驟415:串口模塊(104)以50us為周期循環(huán)讀取舵伺服系統(tǒng)控制器(107)反饋的信號,并將其依次與協(xié)議中幀頭幀尾相比對齊,確定無誤后,讀取反饋信號并將變量B加一,變量B代表已接收數(shù)據(jù)個數(shù),然后執(zhí)行步驟416
[0022]步驟416:按照舵伺服系統(tǒng)控制器協(xié)議,F(xiàn)PGA從反饋幀信號解讀出舵伺服系統(tǒng)反饋的數(shù)據(jù),并將其與電壓/度相乘,再經(jīng)D/A轉(zhuǎn)換,再執(zhí)行步驟417;
[0023]步驟417:判斷停止變量是否為真,若為真則執(zhí)行步驟418,若為假則繼續(xù)執(zhí)行步驟415;
[0024]步驟418:停止接收循環(huán),掃描試驗(yàn)結(jié)束。
[0025]一種伺服驅(qū)動系統(tǒng)裝置,包括:PC(101),實(shí)時控制器(102),F(xiàn)PGA模塊(103),串口模塊(104),D/A模塊(105),其中PC(1l)用于編寫上位機(jī)程序,實(shí)時控制器(102)用于執(zhí)行實(shí)施應(yīng)用程序,F(xiàn)PGA模塊(103)用于接收信號并進(jìn)行處理,串口模塊(104)用于信號的發(fā)送和接收,D/A模塊(105)用于將數(shù)字信號、反饋信號轉(zhuǎn)化為模擬信號;
[0026]工作時,直流穩(wěn)壓電源(106)與實(shí)時控制器(102)和串口模塊(I 04)相連,供電電壓為9-30V,PC(101)與實(shí)時控制器(102)相連,根據(jù)配置信息生成指令信號;實(shí)時控制器(102)與FPGA模塊(103)相連,應(yīng)用定時循環(huán)將數(shù)字指令信號加載到FPGA模塊(103)的FIFO中;FPGA模塊(103)與串口模塊(104)和D/A模塊(I 05)相連,F(xiàn)PGA模塊(I 03)按照舵伺服系統(tǒng)控制器(107)協(xié)議生成指令數(shù)據(jù)幀發(fā)送給串口模塊(104),串口模塊(104)發(fā)送指令數(shù)據(jù)幀到舵伺服系統(tǒng)控制器(107),舵伺服系統(tǒng)控制器(107)同時將伺服系統(tǒng)動作信息反饋給串口模塊(104),串口模塊(104)將反饋數(shù)據(jù)幀回傳給FPGA模塊(103),F(xiàn)PGA模塊(103)對反饋數(shù)據(jù)幀進(jìn)行解讀得出舵伺服系統(tǒng)控制器(107)的反饋信息。
[0027]進(jìn)一步的,實(shí)時控制器(102)應(yīng)用的是可編程自動控制器,其包含一個工業(yè)級處理器
[0028]進(jìn)一步的,F(xiàn)PGA模塊(103)內(nèi)部構(gòu)建高速緩沖1/0,且FPGA模塊(103)以平行循環(huán)的方式執(zhí)行并行代碼,不受處理器核數(shù)限制;FPGA模塊(103)內(nèi)部構(gòu)建了發(fā)送指令信號和接收舵伺服系統(tǒng)控制器(107)反饋信號的兩個高速并行循環(huán)。
[0029]進(jìn)一步的,D/A模塊(15)為16-bit D/A模塊,建立時間是9.5us,輸出電壓最小和最大值為-1OV和+10V。
[0030]進(jìn)一步的,在PC(1l)可設(shè)置電壓與角度轉(zhuǎn)換比例系數(shù),使輸出電壓絕對值范圍在2-7V
[0031]本發(fā)明驅(qū)動系統(tǒng)直接發(fā)送數(shù)字指令信號,相比發(fā)送模擬指令信號,對伺服系統(tǒng)的控制便于計算機(jī)處理,抗干擾能力更強(qiáng)。同時實(shí)時控制器可以保證指令穩(wěn)定定時、低延遲、高精度的發(fā)送,F(xiàn)PGA可高速訪問I/O電路并靈活實(shí)現(xiàn)定時、觸發(fā)及同步等功能,保證了串口總線數(shù)據(jù)的發(fā)送和讀取等任務(wù)的同步及并行執(zhí)行,提高了伺服系統(tǒng)頻率特性測量的精度。同時當(dāng)基于串口總線的伺服系統(tǒng)的通信協(xié)議有變化時,只需更改程序中很少量部分便可應(yīng)用,縮短了軟件開發(fā)及調(diào)試周期。
【附圖說明】
[0032]圖1是正弦掃描驅(qū)動系統(tǒng)結(jié)構(gòu)示意圖;
[0033]圖2是正弦掃描驅(qū)動系統(tǒng)軟件流程。
【具體實(shí)施方式】
[0034]下面結(jié)合附圖和【具體實(shí)施方式】對本發(fā)明的技術(shù)方案做進(jìn)一步詳細(xì)說明。顯然,所描述的實(shí)施例僅僅是本發(fā)明的一部分實(shí)施例,而不是全部的實(shí)施例?;诒景l(fā)明的實(shí)施例,本領(lǐng)域技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例,都屬于本發(fā)明要求保護(hù)的范圍。
[0035]如圖1所示,本發(fā)明伺服驅(qū)動系統(tǒng)裝置由PC、實(shí)時控制器、FPGA、串口模塊、D/A模塊組成。直流穩(wěn)壓電源與實(shí)時控制器和串口模塊相連,供電電壓為9-30V AC與實(shí)時控制器相連,根據(jù)配置信息生成指令信號。實(shí)時控制器與FPGA相連,應(yīng)用定時循環(huán)將數(shù)字指令信號加載至IjFPGA的FIFO中APGA與串口模塊和D/A模塊相連,F(xiàn)PGA按照舵伺服系統(tǒng)控制器協(xié)議生成指令數(shù)據(jù)幀發(fā)送給串口模塊,串口模塊發(fā)送指令數(shù)據(jù)幀到舵伺服系統(tǒng)控制器,舵伺服系統(tǒng)控制器同時將作動器動作信息反饋給串口模塊,串口模塊將反饋數(shù)據(jù)幀回傳給FPGA,F(xiàn)PGA對反饋數(shù)據(jù)幀進(jìn)行解讀得出舵伺服系統(tǒng)的反饋信息。D/A模塊將數(shù)字指令信號和反饋信號轉(zhuǎn)化為模擬信號,通過BNC頭與數(shù)據(jù)采集系統(tǒng)相連。在本發(fā)明中應(yīng)用的是16-bit D/A模塊,建立時間是9.5us,輸出電壓最小和最大值為-1OV和+10V。為提高信號的信噪比,在PC可設(shè)置一合適的電壓與角度轉(zhuǎn)換比例系數(shù),使輸出電壓絕對值范圍大致在2-7V。
[0036]圖2為本發(fā)明驅(qū)動系統(tǒng)軟件的具體流程,左半部分為實(shí)時控制器的上位機(jī)程序流程圖,右半部分為FPGA的程序流程圖。結(jié)合圖2對以下步驟進(jìn)行詳細(xì)的描述:
[0037]在步驟401中,在PC端上位機(jī)程序配置正弦掃描范圍、幅值、倍頻程、掃描周期、電壓/度轉(zhuǎn)換關(guān)系、選擇要控制的作動器以及作動器預(yù)偏執(zhí)角度等,然后執(zhí)行步驟402。
[0038]在步驟402中,根據(jù)401配置信息生成數(shù)字指令信號,并圖形顯示指令信號和計算指令數(shù)據(jù)的個數(shù)NUM,然后執(zhí)行步驟403。
[0039]在步驟403中,點(diǎn)擊start,實(shí)時控制器向FPGA的FIFO中加載1000個數(shù)據(jù)。然后執(zhí)行步驟405和FPGA程序中步驟404。
[0040]在步驟404中,串口模塊以500ms速率循環(huán)向舵伺服系統(tǒng)發(fā)送同一幀信號并接收反饋信號。然后執(zhí)行步驟405。
[0041]在步驟405中,檢查有無反饋信號,若有則執(zhí)行407步驟,若無則執(zhí)行步驟406。
[0042]在步驟406中,排查故障。
[0043]在步驟407中,點(diǎn)擊sweep,開始正式掃描試驗(yàn)。然后執(zhí)行步驟408,以及FPGA程序中步驟410和415。
[0044]在步驟408中,實(shí)時控制器進(jìn)入定時循環(huán),并判斷FIFO中數(shù)據(jù)個數(shù),當(dāng)小于半滿500個時,加載500個指令數(shù)據(jù)到FIFO中,然后執(zhí)行步驟409。
[0045]在步驟409中,判斷指令信號是否全部加載完畢,若加載完畢則退出定時循環(huán),若沒有則繼續(xù)執(zhí)行408步驟。
[0046]在步驟410中,F(xiàn)PGA以掃描周期為周期循環(huán)讀取FIFO內(nèi)部一個指令數(shù)據(jù),并將代表已發(fā)送數(shù)據(jù)個數(shù)的變量A加I。然后執(zhí)行411步驟。
[0047]在步驟411中,按照舵伺服系統(tǒng)控制器協(xié)議,F(xiàn)PGA將這個指令數(shù)據(jù)轉(zhuǎn)化為一幀信號發(fā)送到串口模塊,并將指令數(shù)據(jù)與電壓/度相乘,再經(jīng)D/A轉(zhuǎn)換。然后執(zhí)行步驟412。
[0048]在步驟412中,串口模塊接收到數(shù)字指令信號后發(fā)送到舵伺服系統(tǒng)控制器,然后執(zhí)行步驟413。
[0049]在步驟413中,判斷A是否等于NUM,若等于則執(zhí)行步驟414,否則繼續(xù)執(zhí)行步驟410。
[0050]在步驟414中,將停止變量Abort賦值為I,同時停止發(fā)送指令循環(huán)。
[0051 ]在步驟415中,串口模塊以50us為周期循環(huán)讀取舵伺服系統(tǒng)反饋的信號,并將其依次與協(xié)議中幀頭幀尾相比對齊,確定無誤后,讀取反饋信號并將變量B(代表已接收數(shù)據(jù)個數(shù))加I。然后執(zhí)行步驟416。
[0052]在步驟416中,按照舵伺服系統(tǒng)控制器協(xié)議,F(xiàn)PGA從反饋幀信號解讀出舵伺服系統(tǒng)反饋的數(shù)據(jù),并將其與電壓/度相乘,再經(jīng)D/A轉(zhuǎn)換。再執(zhí)行步驟417。
[0053]在步驟417中,判斷停止變量是否為真,若為真則執(zhí)行步驟418,若為假則繼續(xù)執(zhí)行步驟415。
[0054]在步驟418中,停止接收循環(huán)。掃描試驗(yàn)結(jié)束。
[0055]對所公開的實(shí)施例的上述說明,使本領(lǐng)域技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對這些實(shí)施例的多種修改對本領(lǐng)域的專利技術(shù)人員來說是顯而易見的,本文中所定義的一般原理可以在不脫離本發(fā)明范圍的情況下,在其他實(shí)施例中實(shí)現(xiàn)。因此,本發(fā)明將不會被限制于本文所示的這些實(shí)施例,而是要符合與本文所公開的原理和新穎特點(diǎn)相一致的最寬范圍。
【主權(quán)項】
1.一種基于FPGA平臺的舵伺服實(shí)時正弦掃描驅(qū)動方法,包括如下步驟: 步驟401:在PC(1l)端上位機(jī)程序配置正弦掃描范圍、幅值、倍頻程、掃描周期、電壓/度轉(zhuǎn)換關(guān)系、選擇要控制的作動器以及作動器預(yù)偏執(zhí)角度,然后執(zhí)行步驟402; 步驟402:根據(jù)步驟401配置信息生成數(shù)字指令信號,并圖形顯示指令信號和計算指令數(shù)據(jù)的個數(shù)NUM,然后執(zhí)行步驟403 ; 步驟403:實(shí)時控制器(102)向FPGA的FIFO中加載1000個數(shù)據(jù),然后執(zhí)行步驟404和步驟405; 步驟404:串口模塊(104)以500ms速率循環(huán)向舵伺服系統(tǒng)發(fā)送同一幀信號并接收反饋信號,然后執(zhí)行步驟405 步驟405:檢查有無反饋信號,若有反饋信號執(zhí)行407步驟,若無反饋信號執(zhí)行步驟406; 步驟406:排查故障; 步驟407:開始正式掃描試驗(yàn),然后執(zhí)行步驟408,以及步驟410和415; 步驟408:實(shí)時控制器(102)進(jìn)入定時循環(huán),并判斷FIFO中數(shù)據(jù)個數(shù),當(dāng)小于半滿500個時,加載500個指令數(shù)據(jù)到FIFO中,然后執(zhí)行步驟409; 步驟409:判斷指令信號是否全部加載完畢,若加載完畢則退出定時循環(huán),若沒有則繼續(xù)執(zhí)行步驟408 ; 步驟410:FPGA以掃描周期為周期循環(huán)讀取FIFO內(nèi)部一個指令數(shù)據(jù),并將代表已發(fā)送數(shù)據(jù)個數(shù)的變量A加I,然后執(zhí)行步驟411; 步驟411:按照舵伺服系統(tǒng)控制器(107)協(xié)議,F(xiàn)PGA將這個指令數(shù)據(jù)轉(zhuǎn)化為一幀信號發(fā)送到串口模塊(104),并將指令數(shù)據(jù)與電壓/度相乘,再經(jīng)D/A轉(zhuǎn)換,然后執(zhí)行步驟412; 步驟412:串口模塊(104)接收到數(shù)字指令信號后發(fā)送到舵伺服系統(tǒng)控制器(107),然后執(zhí)行步驟413; 步驟413:判斷A是否等于NUM,若等于則執(zhí)行步驟414,否則繼續(xù)執(zhí)行步驟410; 步驟414:將停止變量Abort賦值為I,同時停止發(fā)送指令循環(huán); 步驟415:串口模塊(104)以50us為周期循環(huán)讀取舵伺服系統(tǒng)控制器(107)反饋的信號,并將其依次與協(xié)議中幀頭幀尾相比對齊,確定無誤后,讀取反饋信號并將變量B加一,變量B代表已接收數(shù)據(jù)個數(shù),然后執(zhí)行步驟416; 步驟416:按照舵伺服系統(tǒng)控制器協(xié)議,F(xiàn)PGA從反饋幀信號解讀出舵伺服系統(tǒng)反饋的數(shù)據(jù),并將其與電壓/度相乘,再經(jīng)D/A轉(zhuǎn)換,再執(zhí)行步驟417; 步驟417:判斷停止變量是否為真,若為真則執(zhí)行步驟418,若為假則繼續(xù)執(zhí)行步驟415; 步驟418:停止接收循環(huán),掃描試驗(yàn)結(jié)束。2.一種伺服驅(qū)動系統(tǒng)裝置,其特征在于,包括:PC( 101),實(shí)時控制器(102),F(xiàn)PGA模塊(1 3),串口模塊(104),D/A模塊(1 5 ),其中PC (1I)用于編寫上位機(jī)程序,實(shí)時控制器(102)用于執(zhí)行實(shí)施應(yīng)用程序,F(xiàn)PGA模塊(103)用于接收信號并進(jìn)行處理,串口模塊(104)用于信號的發(fā)送和接收,D/A模塊(105)用于將數(shù)字信號、反饋信號轉(zhuǎn)化為模擬信號; 工作時,直流穩(wěn)壓電源(I 06)與實(shí)時控制器(I O 2)和串口模塊(104)相連,供電電壓為9-30V,PC(101)與實(shí)時控制器(102)相連,根據(jù)配置信息生成指令信號;實(shí)時控制器(102)與FPGA模塊(103)相連,應(yīng)用定時循環(huán)將數(shù)字指令信號加載到FPGA模塊(103)的FIFO中;FPGA模塊(103)與串口模塊(104)和D/A模塊(105)相連,F(xiàn)PGA模塊(103)按照舵伺服系統(tǒng)控制器(107)協(xié)議生成指令數(shù)據(jù)幀發(fā)送給串口模塊(104),串口模塊(104)發(fā)送指令數(shù)據(jù)幀到舵伺服系統(tǒng)控制器(107),舵伺服系統(tǒng)控制器(107)同時將伺服系統(tǒng)動作信息反饋給串口模塊(104),串口模塊(104)將反饋數(shù)據(jù)幀回傳給FPGA模塊(103),F(xiàn)PGA模塊(103)對反饋數(shù)據(jù)幀進(jìn)行解讀得出舵伺服系統(tǒng)控制器(107)的反饋信息。3.根據(jù)權(quán)利要求2所述的伺服驅(qū)動系統(tǒng)裝置,其特征在于,實(shí)時控制器(102)應(yīng)用的是可編程自動控制器,其包含一個工業(yè)級處理器。4.根據(jù)權(quán)利要求2所述的伺服驅(qū)動系統(tǒng)裝置,其特征在于,F(xiàn)PGA模塊(103)內(nèi)部構(gòu)建高速緩沖1/0,且FPGA模塊(103)以平行循環(huán)的方式執(zhí)行并行代碼,不受處理器核數(shù)限制;FPGA模塊(103)內(nèi)部構(gòu)建了發(fā)送指令信號和接收舵伺服系統(tǒng)控制器(107)反饋信號的兩個高速并行循環(huán)。5.根據(jù)權(quán)利要求2所述的伺服驅(qū)動系統(tǒng)裝置,其特征在于,D/A模塊(105)為16-bitD/A模塊,建立時間是9.5us,輸出電壓最小和最大值為-1OV和+10V。6.根據(jù)權(quán)利要求2所述的伺服驅(qū)動系統(tǒng)裝置,其特征在PC(1l)可設(shè)置電壓與角度轉(zhuǎn)換比例系數(shù),使輸出電壓絕對值范圍在2-7V。
【文檔編號】G05B23/02GK106020172SQ201610543407
【公開日】2016年10月12日
【申請日】2016年7月11日
【發(fā)明人】邊學(xué)鵬, 蘇華昌, 付瑋, 陳貴齡, 張鵬飛
【申請人】北京強(qiáng)度環(huán)境研究所, 中國運(yùn)載火箭技術(shù)研究院