專利名稱：存儲裝置的制作方法
技術領域：
本發(fā)明涉及一種便攜電話等中使用的存儲裝置，尤其涉及一種串行輸入輸出數據的存儲裝置。
背景技術：
近年來，便攜電話廣泛普及，隨之而來的是對便攜電話的小型化、多功能化等期望進一步提高。為了滿足對便攜電話小型化的期望，必需高集成化搭載在便攜電話上的LSI(大規(guī)模集成電路)，減少LSI的數量，另外，減少LSI的管腳數量，縮小芯片尺寸。另外，為了滿足對便攜電話的多功能化的期望，必需提高應用程序的處理速度。
圖5是表示現(xiàn)有便攜電話中電路構成一實例的圖。該便攜電話包含CPU(中央處理單元)100，進行便攜電話整體的控制；存儲裝置200，存儲應用程序或動畫等；串行接口電路300，與存儲裝置200之間進行串行數據的輸入輸出；程序存儲器400，存儲實現(xiàn)便攜電話主要功能的程序；和工作存儲器500，用作工作區(qū)域。
在CPU100訪問程序存儲器400或工作存儲器500的情況下，經作為并行總線的CPU總線來進行訪問。另外，在CPU100訪問存儲裝置200的情況下，通過串行接口電路300進行串行/并行變換，可進行訪問。
存儲裝置200包含存儲器單元陣列201，存儲作為用戶數據的應用程序或動畫數據等；數據寄存器202，在對存儲器單元陣列201進行訪問時，暫時存儲數據；輸入輸出控制部203，與串行接口電路300之間進行串行數據的輸入輸出；指令分析/控制部204，分析經輸入輸出控制部203輸入的指令，進行存儲裝置200整體的控制。存儲器單元陣列201由NAND型或AND型閃存構成。
在CPU100將數據寫入存儲裝置200的情況下，CPU100經CPU總線向串行接口電路300發(fā)送寫指令后，將存儲器單元陣列201的地址和寫數據輸出到串行接口電路300。串行接口電路300一旦從CPU100接收寫指令、存儲器單元陣列201的地址和寫數據，則將它們變換成串行數據，并輸出到輸入輸出控制部203。
輸入輸出控制部203將從串行接口電路300接收到的寫指令和存儲器單元陣列201的地址變換為并行數據，輸出到指令分析/控制部204。另外，輸入輸出控制部203將從串行接口電路300接收的寫數據變換為并行數據后，寫入數據寄存器202。
指令分析/控制部204分析從輸入輸出控制部203接受到的指令，一旦識別為是寫指令，則將地址輸出到存儲器單元陣列201，將數據寄存器202中存儲的寫數據寫入存儲器單元陣列201。
在CPU100從存儲裝置200讀出數據的情況下，CPU100在經CPU總線向串行接口電路300發(fā)送讀指令后，將存儲器單元陣列201的地址輸出到串行接口電路300。串行接口電路300一旦從CPU100接收讀指令和存儲器單元陣列201的地址，則將它們變換為串行數據后，輸出到輸入輸出控制部203。
輸入輸出控制部203將從串行接口電路300接收到的讀指令和存儲器單元陣列201的地址變換為并行數據，輸出到指令分析/控制部204。指令分析/控制部204分析從輸入輸出控制部203接收到的指令，一旦識別為是讀指令，則將地址輸出到存儲器單元陣列201，從存儲器單元陣列201讀取數據，寫入數據寄存器202。
輸入輸出控制部203讀取寫入數據寄存器202的數據后，變換為串行數據，并輸出到串行接口電路300。串行接口電路300將從輸入輸出控制部203接收到的串行數據變換為并行數據后，作為讀數據輸出到CPU100。
在存儲裝置200中存儲應用程序或動畫數據等來作為用戶數據，但如上所述，在CPU100從存儲裝置200中讀取數據的情況下，必需發(fā)送讀指令后再讀取數據。因此，因為CPU100不能隨機訪問存儲裝置200中存儲的數據，所以在執(zhí)行存儲裝置200中存儲的應用程序的情況下，必須暫時將應用程序傳送到可隨機訪問的存儲裝置后，執(zhí)行該應用程序，存在所謂處理速度低的問題。
另外，因為串行輸入輸出存儲裝置的數據，所以交換存儲裝置中存儲的應用程序或動畫數據等花費時間，也存在處理速度低的問題。
并且，因為CPU100不能隨機訪問存儲裝置200中存儲的數據，不能統(tǒng)一存儲實現(xiàn)便攜電話主要功能的程序的程序存儲器400和存儲裝置200內的存儲器單元陣列201，存在不能削減部件成本和安裝面積的問題。

發(fā)明內容
為了解決上述問題而作出本發(fā)明，第1目的在于提供一種可提高便攜電話等處理速度的存儲裝置。
第2目的在于提供一種可削減便攜電話等裝置內的部件成本和安裝面積的存儲裝置。
根據本發(fā)明的一個方面，存儲裝置包含存儲器單元陣列；數據寄存器，暫時存儲存儲器單元陣列的數據，可從外部并行訪問；輸入輸出緩沖器，將從外部輸入的串行數據變換為并行數據；指令分析/控制部，分析由輸入輸出緩沖器變換為并行數據的指令，控制存儲器單元陣列與數據寄存器之間的數據傳送；和地址變換部，將從外部輸入的邏輯地址變換為數據寄存器的物理地址后，輸出到數據寄存器。
地址變換部將從外部輸入的邏輯地址變換為數據寄存器的物理地址后，輸出到數據寄存器，所以外部CPU可隨機訪問數據寄存器。結果，外部CPU可隨機訪問存儲器單元陣列，可提高搭載存儲裝置的便攜電話等裝置的處理速度。另外，因為外部CPU可隨機訪問存儲器單元陣列，所以可將實現(xiàn)主要功能的程序等存儲在存儲器單元陣列中，可削減便攜電話等裝置部件的成本和安裝面積。
最好是，存儲裝置還包含地址變換表，在每個存儲器單元陣列的區(qū)域中存儲存儲器單元陣列的邏輯開頭地址、存儲器單元陣列的邏輯末尾地址、和數據寄存器的物理開頭地址，地址變換部根據從外部輸入的邏輯地址與地址變換表中登錄的邏輯開頭地址的減法結果、登錄在地址變換表中的邏輯末尾地址與從外部輸入的邏輯地址的減法結果、和登錄在地址變換表中的物理開頭地址，算出數據寄存器的物理地址。
因此，可容易地將從外部輸入的邏輯地址變換為數據寄存器的物理地址。
最好是，存儲裝置還包含數據緩沖器，與數據寄存器不同，暫時存儲存儲器單元陣列的數據，輸入輸出緩沖器在將數據緩沖器中存儲的數據變換為串行數據后，輸出到外部。
因此，可將存儲器單元陣列中存儲的數據變換為串行數據后，輸出到外部。
并且，最好是，指令分析/控制部一旦從輸入輸出緩沖器接收第1數據傳送指令，則在向數據緩沖器傳送存儲器單元陣列的數據后，將數據緩沖器中存儲的數據傳送到數據寄存器。
因為將存儲器單元陣列的數據傳送到數據寄存器，所以外部CPU通過訪問數據寄存器，可隨機訪問存儲器單元陣列的數據。
并且，最好是，指令分析/控制部一旦從輸入輸出緩沖器接收第2數據傳送指令，則在向數據緩沖器傳送數據寄存器的數據后，將數據緩沖器中存儲的數據傳送到存儲器單元陣列。
因此，可將外部CPU改寫的數據寄存器的數據寫回到存儲器單元陣列。
根據本發(fā)明的其它方面，一種存儲裝置的控制方法，該存儲裝置包含存儲器單元陣列；和數據寄存器，暫時存儲存儲器單元陣列的數據，可從外部并行訪問，該控制方法包含如下步驟將從外部輸入的串行數據變換為并行數據的指令；分析指令，控制存儲器單元陣列與數據寄存器之間的數據傳送；和將從外部輸入的邏輯地址變換為數據寄存器的物理地址后，輸出到數據寄存器。
將從外部輸入的邏輯地址變換為數據寄存器的物理地址后，輸出到數據寄存器，所以外部CPU可隨機訪問數據寄存器。結果，外部CPU可隨機訪問存儲器單元陣列，可提高搭載存儲裝置的便攜電話等裝置的處理速度。另外，因為外部CPU可隨機訪問存儲器單元陣列，所以可將實現(xiàn)主要功能的程序等存儲在存儲器單元陣列中，可削減便攜電話等裝置部件的成本和安裝面積。
最好是，將從外部輸入的邏輯地址變換為數據寄存器的物理地址后，輸出到數據寄存器的步驟包含如下步驟根據從外部輸入的邏輯地址與事先登錄的存儲器單元陣列的邏輯開頭地址的減法結果、事先登錄的存儲器單元陣列的邏輯末尾地址與從外部輸入的邏輯地址的減法結果、和事先登錄的數據寄存器的物理開頭地址，算出數據寄存器的物理地址。
因此，可容易地將從外部輸入的邏輯地址變換為數據寄存器的物理地址。
最好是，存儲裝置還包含數據緩沖器，與數據寄存器不同，暫時存儲存儲器單元陣列的數據，存儲裝置的控制方法還包含將數據緩沖器中存儲的數據變換為串行數據后，輸出到外部的步驟。
因此，可將存儲器單元陣列中存儲的數據變換為串行數據后，輸出到外部。
并且，最好是，分析指令，控制存儲器單元陣列與數據寄存器之間的數據傳送的步驟包含如下步驟一旦接收第1數據傳送指令，則在向數據緩沖器傳送存儲器單元陣列的數據后，將數據緩沖器中存儲的數據傳送到數據寄存器。
因為將存儲器單元陣列的數據傳送到數據寄存器，所以外部CPU通過訪問數據寄存器，可隨機訪問存儲器單元陣列的數據。
并且，最好是，分析指令，控制存儲器單元陣列與數據寄存器之間的數據傳送的步驟包含如下步驟一旦接收第2數據傳送指令，則在向數據緩沖器傳送數據寄存器的數據后，將數據緩沖器中存儲的數據傳送到存儲器單元陣列。
因此，可將外部CPU改寫的數據寄存器的數據寫回到存儲器單元陣列。
附圖的簡要說明

圖1是表示本發(fā)明實施例的便攜電話電路構成的圖。
圖2A-圖2F是說明本發(fā)明實施例的存儲裝置2的指令時序的圖。
圖3是說明本發(fā)明實施例的存儲裝置2在讀數據時的處理順序的流程圖。
圖4是說明本發(fā)明實施例的存儲裝置2在寫數據時的處理順序的流程圖。
圖5是表示現(xiàn)有便攜電話電路構成的圖。
發(fā)明的
具體實施例方式
為了更詳細說明本發(fā)明，參照附圖來進行說明。
圖1是表示本發(fā)明實施例的便攜電話電路構成的圖。該便攜電話包含CPU1，進行便攜電話整體控制；存儲裝置2，存儲實現(xiàn)便攜電話主要功能的程序、應用程序、動畫數據等；和串行接口電路，與存儲裝置2之間進行串行數據的輸入輸出。
存儲裝置2包含存儲器單元陣列21，存儲實現(xiàn)便攜電話主要功能的程序、作為用戶數據的應用程序或動畫數據等；第1數據寄存器22，在對存儲器單元陣列21進行訪問時，暫時存儲數據；輸入輸出緩沖器23，與串行接口電路3之間進行串行數據的輸入輸出；指令分析/控制部24，分析經輸入輸出緩沖器23輸入的指令，進行存儲裝置2整體的控制；第2數據寄存器25，在CPU1并行訪問存儲器單元陣列21中存儲的程序或數據時，暫時存儲程序或數據；地址變換部26，生成在CPU1讀取第2數據寄存器25中存儲的程序或數據時的第2數據寄存器25的地址；和控制部27，對應于來自指令分析/控制部24的指示，控制第2數據寄存器25和地址變換部26。
存儲器單元陣列21由NAND型或AND型閃存構成。該存儲器單元陣列21雖由32MB左右的大容量閃存構成，但不限于此。
第1數據寄存器22在CPU1經串行接口電路3從存儲裝置2中讀取數據的情況、或將存儲器單元陣列21中存儲的數據傳送到第2數據寄存器25的情況下，暫時存儲數據。該第1數據寄存器雖由512比特左右的SRAM(靜態(tài)隨機存儲器)構成，但不限于此。另外，第1數據寄存器22與存儲器單元陣列21之間的數據傳送由512比特單位一次進行。
輸入輸出緩沖器23通過緩沖從串行接口電路3輸出的串行數據，將串行數據變換為并行數據。另外，一旦從第1數據寄存器22向輸入輸出緩沖器23傳送數據，則輸入輸出緩沖器23通過按每1比特地向串行接口電路3輸出緩沖后的數據，將并行數據變換為串行數據。
第2數據寄存器25在CPU1并行訪問存儲器單元陣列21中存儲的數據的情況下，暫時存儲數據。該第2數據寄存器25由2MB-8MB左右的SRAM構成。另外，第2數據寄存器25與第1數據寄存器22之間的數據傳送通過控制部27的控制，以512比特單位來一次進行。
地址變換部26將CPU1輸出的存儲器單元陣列21的邏輯地址變換為第2數據寄存器25的物理地址。地址變換部26內部具有地址變換表，對應于該地址變換表的內容，將邏輯地址變換為物理地址。存儲器單元陣列21被分割成幾個區(qū)域，以該區(qū)域單位將存儲器單元陣列21的數據映射到第2數據寄存器25中。
地址變換表中，在每個區(qū)域中事先登錄CPU1訪問的存儲器單元陣列21區(qū)域的邏輯開頭地址、CPU1訪問的存儲器單元21區(qū)域的邏輯末尾地址、將存儲器單元陣列21的區(qū)域復制到第2數據寄存器25中時的第2數據寄存器25的物理開頭地址、和將存儲器單元陣列21的區(qū)域復制到第2數據寄存器25中時的第2數據寄存器25的物理末尾地址。一旦從CPU1輸出邏輯地址，則地址變換部26通過以下步驟來進行地址變換。
①從CPU1輸出的邏輯地址中減去地址變換表中登錄的全部邏輯開頭地址的每個；②從地址變換表中登錄的全部邏輯末尾地址的每個中減去CPU1輸出的邏輯地址。
③特定上述①和②的結果都變?yōu)檎膮^(qū)域，并特定對應于該區(qū)域的物理開頭地址。
④向特定的物理開頭地址中加算①中算出的減法結果，將其值作為第2數據寄存器25的物理地址輸出。
控制部27控制第1數據寄存器22與第2數據寄存器25之間的數據復制。在從第1數據寄存器22向第2數據寄存器25復制數據的情況下，從指令分析/控制部24通知從第1數據寄存器22向第2數據寄存器25的數據復制請求?？刂撇?7參照地址變換部26內的地址變換表，提取第2數據寄存器25中空區(qū)域的物理開頭地址。
控制部27從第2數據寄存器25中空區(qū)域的物理開頭地址開始，順序向第2數據寄存器25傳送第1數據寄存器22中存儲的數據。當從第1數據寄存器22向第2數據寄存器25傳送有來自指令分析/控制部24的指示的全部數據時，將復制數據的第2數據寄存器25區(qū)域的物理開頭地址和物理末尾地址登錄在地址變換表中。最后，控制部27通知指令分析/控制部24數據復制完成。
在從第2數據寄存器2 5向第1數據寄存器22復制數據的情況下，從指令分析/控制部24通知從第2數據寄存器25向第1數據寄存器22的數據復制請求?？刂撇?7將指定的第2數據寄存器25區(qū)域的數據復制到第1數據寄存器22中。當數據復制完成時，控制部27通知指令分析/控制部24數據復制完成。
圖2A-圖2F是說明指令分析/控制部24的指令時序的圖。圖2A表示存儲器單元陣列21的讀數據指令時序。在從輸入輸出緩沖器23向指令分析/控制部24輸入讀數據指令(10h)后，一旦輸入存儲器單元陣列21的地址，則指令分析/控制部24向第1數據寄存器22傳送指定的存儲器單元陣列21的數據。另外，指令分析/控制部24通過依次向輸入輸出緩沖器23傳送第1數據寄存器22中存儲的數據，經串行總線向串行接口電路3輸出串行數據。
圖2B表示存儲器單元陣列21的寫數據指令時序。一旦從輸入輸出緩沖器23向指令分析/控制部24輸入寫數據指令(20h)和存儲器單元陣列21的地址，則緊接著將數據寫入第1數據寄存器22中。指令分析/控制部24將第1數據寄存器22中存儲的數據寫入指定的存儲器單元陣列21的地址中。最后，將表示處理是否正常結束的狀態(tài)輸出到串行接口電路3。
圖2C表示存儲器單元陣列21全部刪除的指令時序。一旦從輸入輸出緩沖器23向指令分析/控制部24輸入全部刪除指令(F0h)，則指令分析/控制部24控制存儲器單元陣列21，刪除存儲器單元陣列21中的全部數據。最后，將表示處理是否正常結束的狀態(tài)輸出到串行接口電路3。
圖2D是表示存儲器單元陣列21塊刪除的指令時序。一旦從輸入輸出緩沖器23向指令分析/控制部24輸入塊刪除指令(30h)和存儲器單元陣列21的塊指定，則指令分析/控制部24控制存儲器單元陣列21，刪除指定的存儲器單元陣列21中的塊數據。最后，將表示處理是否正常結束的狀態(tài)輸出到串行接口電路3。
圖2E是表示從存儲器單元陣列21向第2數據寄存器25傳送數據的指令時序的圖。一旦從輸入輸出緩沖器23向指令分析/控制部24輸入從存儲器單元陣列21到第2數據寄存器25的數據傳送指令(40h)、存儲器單元陣列21的地址和邏輯地址，則指令分析/控制部24向第1數據寄存器22傳送存儲器單元陣列21中指定地址的數據。另外，指令分析/控制部24通知控制部27從第1數據寄存器22到第2數據寄存器25的數據復制請求。此時，指令分析/控制部24向地址變換部26輸出指定的邏輯地址。最后，將表示處理是否正常結束的狀態(tài)輸出到串行接口電路3。
圖2F是表示從第2數據寄存器25向存儲器單元陣列21傳送數據的指令時序的圖。一旦從輸入輸出緩沖器23向指令分析/控制部24輸入從第2數據寄存器25向存儲器單元陣列21的數據傳送指令(4Dh)、存儲器單元陣列21的地址和邏輯地址，則指令分析/控制部24向地址變換部26輸出指定的邏輯地址。指令分析/控制部24通知控制部27從第2數據寄存器25到第1數據寄存器22的數據復制請求。另外，將第1數據寄存器22中存儲的數據傳送到存儲器單元陣列21中指定的地址。最后，將表示處理是否正常結束的狀態(tài)輸出到串行接口電路3。
圖3是說明本發(fā)明實施例的存儲裝置2在讀數據時的處理順序的流程圖。首先，CPU1經串行接口電路3向輸入輸出緩沖器23輸出從存儲器單元陣列21到第2數據寄存器25的數據傳送指令、存儲器單元陣列21的物理地址范圍、和經CPU總線讀取的邏輯地址(S11)。
指令分析/控制部24控制存儲器單元陣列21，將指定的物理地址范圍的數據傳送到第1數據寄存器22，同時，經CPU總線向地址變換部26輸出讀取的邏輯地址(S12)。
接著，指令分析/控制部24使控制部27將第1數據寄存器22中存儲的數據復制到第2數據寄存器25中的同時，將成為對第2數據寄存器25的復制目的的物理地址輸出到地址變換部26(S13)。
地址變換部26將CPU1訪問的存儲器單元陣列21區(qū)域的邏輯開頭地址和邏輯末尾地址與作為數據復制目的的第2數據寄存器25中的物理開頭地址和物理末尾地址相關聯(lián)后，登錄在地址變換表中(S14)。另外，指令分析/控制部24經輸入輸出緩沖器23和串行接口電路3，通知CPU1對第2數據寄存器25的數據寫入完成(S15)。
CPU1向地址總線輸出邏輯地址，一旦訪問第2數據寄存器25(S16)，則地址變換部26參照地址變換表，將邏輯地址變換為復制數據的第2數據寄存器25的物理地址，并輸出到第2數據寄存器25(S17)。CPU1經CPU總線讀入第2數據寄存器25輸出的數據(S18)。另外，返回步驟S16，重復以后的處理。
圖4是說明本發(fā)明實施例的存儲裝置2在寫數據時的處理順序的流程圖。首先，CPU1經串行接口電路3向輸入輸出緩沖器23輸出從第2數據寄存器25到存儲器單元陣列21的數據傳送指令、寫入存儲器單元陣列21的數據的物理地址范圍、和存儲器單元陣列21的物理地址(S21)。
指令分析/控制部24指示控制部27，將第2數據寄存器25的數據復制到第1數據寄存器22中(S22)?？刂撇?7從地址變換部26取得寫入對象數據存在的第2數據寄存器25的物理地址范圍，并從第2數據寄存器25向第1數據寄存器22復制寫入對象的數據(S23)。
一旦完成對第1數據寄存器22的數據寫入，則控制部27通知指令分析/控制部24數據寫入完成(S24)。指令分析/控制部24一旦從控制部27接收通知，通過向存儲器單元陣列21輸出控制信號，使寫入第1數據寄存器22的數據寫入存儲器單元陣列21中指定的物理地址中(S25)，將數據寫入存儲器單元陣列(S26)。
因此，在本實施例中，例如對應于串行輸入的指令，將具有存儲在不能隨機訪問構成的NAND型或AND型存儲器單元陣列21中的部分數據傳送到具有可隨機訪問構造的SRAM等第2數據寄存器25中。CPU1將讀取該傳送數據時輸出的邏輯地址與該傳送數據在第2數據寄存器25中的物理地址的關系存儲成地址變換信息。在從CPU1經地址總線向地址變換部26輸入邏輯地址的情況下，根據上述地址變換信息，將該邏輯地址變換為第2數據寄存器25中的物理地址，并經數據總線等并行將該物理地址中存儲的數據傳送到CPU1。
如上所述，根據本實施例的存儲裝置，指令分析/控制部24從存儲器單元陣列21向可并行訪問的第2數據寄存器25傳送數據，地址變換部26將CPU1訪問存儲器單元陣列21時輸出的邏輯地址變換為第2數據寄存器25的物理地址后，輸出到第2數據寄存器25，從而，CPU1可隨機訪問存儲器單元陣列21中存儲的數據，可提高搭載存儲裝置的便攜電話等的處理速度。
另外，因為CUP1可隨機訪問存儲器單元陣列21中存儲的數據，所以可將實現(xiàn)便攜電話主要功能的程序等存儲在存儲器單元陣列21中，不必搭載單獨的程序存儲器。因此，可削減便攜電話等部件的成本和安裝面積。
應認為此次公開的實施例在所有方面僅是示例，而不是限制性的。本發(fā)明的范圍不是上述說明的那樣，而由權利要求的范圍來示出，期望與包含權利要求范圍同等含義和范圍內的所有變更。
權利要求
1.一種存儲裝置，包含存儲器單元陣列(21)；數據寄存器(25)，暫時存儲上述存儲器單元陣列(21)的數據，可從外部并行訪問；輸入輸出緩沖器(23)，將從外部輸入的串行數據變換為并行數據；指令分析/控制部(24、27)，分析由上述輸入輸出緩沖器(23)變換為并行數據的指令，控制上述存儲器單元陣列(21)與上述數據寄存器(25)之間的數據傳送；和地址變換部(26)，將從外部輸入的邏輯地址變換為上述數據寄存器(25)的物理地址后，輸出到上述數據寄存器(25)。
2.根據權利要求1所述的存儲裝置，其中上述存儲裝置還包含地址變換表，在上述存儲器單元陣列(21)的每個區(qū)域中登錄上述存儲器單元陣列(21)的邏輯開頭地址、上述存儲器單元陣列(21)的邏輯末尾地址、和上述數據寄存器(25)的物理開頭地址，上述地址變換部(26)根據從外部輸入的邏輯地址與上述地址變換表中登錄的邏輯開頭地址的減法結果、登錄在上述地址變換表中的邏輯末尾地址與上述從外部輸入的邏輯地址的減法結果、和登錄在上述地址變換表中的物理開頭地址，算出上述數據寄存器(25)的物理地址。
3.根據權利要求1所述的存儲裝置，其中上述存儲裝置還包含數據緩沖器(22)，與上述數據寄存器(25)不同，暫時存儲上述存儲器單元陣列(21)的數據，上述輸入輸出緩沖器(23)在將上述數據緩沖器(22)中存儲的數據變換為串行數據后，輸出到外部。
4.根據權利要求3所述的存儲裝置，其中上述指令分析/控制部(24)一旦從上述輸入輸出緩沖器(23)接收第1數據傳送指令，則在向上述數據緩沖器(22)傳送上述存儲器單元陣列(21)的數據后，將上述數據緩沖器(22)中存儲的數據傳送到上述數據寄存器(25)。
5.根據權利要求3所述的存儲裝置，其中上述指令分析/控制部(24、27)一旦從輸入上述輸出緩沖器(23)接收第2數據傳送指令，則在向上述數據緩沖器(22)傳送上述數據寄存器(25)的數據后，將上述數據緩沖器(22)中存儲的數據傳送到上述存儲器單元陣列(21)。
6.一種存儲裝置的控制方法，該存儲裝置包含存儲器單元陣列(21)；和數據寄存器(25)，暫時存儲上述存儲器單元陣列(21)的數據，可從外部并行訪問，該控制方法包含如下步驟將從外部輸入的串行數據變換為并行數據的指令；分析上述指令，控制上述存儲器單元陣列(21)與上述數據寄存器(25)之間的數據傳送；和將從外部輸入的邏輯地址變換為上述數據寄存器(25)的物理地址后，輸出到上述數據寄存器(25)。
7.根據權利要求6所述的存儲裝置的控制方法，其中將上述從外部輸入的邏輯地址變換為上述數據寄存器(25)的物理地址后，輸出到上述數據寄存器(25)的步驟包含如下步驟根據上述從外部輸入的邏輯地址與事先登錄的上述存儲器單元陣列(21)的邏輯開頭地址的減法結果、事先登錄的上述存儲器單元陣列(21)的邏輯末尾地址與上述從外部輸入的邏輯地址的減法結果、和事先登錄的上述數據寄存器(25)的物理開頭地址，算出上述數據寄存器(25)的物理地址。
8.根據權利要求6所述的存儲裝置的控制方法，其中上述存儲裝置還包含數據緩沖器(22)，與上述數據寄存器(25)不同，暫時存儲上述存儲器單元陣列(21)的數據，上述存儲裝置的控制方法還包含將上述數據緩沖器(22)中存儲的數據變換為串行數據后，輸出到外部的步驟。
9.根據權利要求8所述的存儲裝置的控制方法，其中上述分析指令，控制上述存儲器單元陣列(21)與上述數據寄存器(25)之間的數據傳送的步驟包含如下步驟一旦接收第1數據傳送指令，則在向上述數據緩沖器(22)傳送上述存儲器單元陣列(21)的數據后，將上述數據緩沖器(22)中存儲的數據傳送到上述數據寄存器(25)。
10.根據權利要求8所述的存儲裝置的控制方法，其中上述分析指令，控制上述存儲器單元陣列(21)與上述數據寄存器(25)之間的數據傳送的步驟包含如下步驟一旦接收第2數據傳送指令，則在向上述數據緩沖器(22)傳送上述數據寄存器(25)的數據后，將上述數據緩沖器(22)中存儲的數據傳送到上述存儲器單元陣列(21)。
全文摘要
指令分析/控制部(24)一旦經輸入輸出緩沖器(23)接收數據傳送指令，則向第2數據寄存器(25)傳送存儲器單元陣列(21)的數據。地址變換部(26)將從CPU(1)輸入的邏輯地址變換為第2數據寄存器(25)的物理地址后，輸出到第2數據寄存器(25)，所以CPU(1)可隨機訪問第2數據寄存器(25)。結果，CPU(1)可隨機訪問存儲器單元陣列(21)，可提高搭載存儲裝置的便攜電話等裝置的處理速度。
文檔編號G06F12/00GK1459112SQ01815760
公開日2003年11月26日 申請日期2001年7月17日 優(yōu)先權日2001年7月17日
發(fā)明者山崎敏 申請人:三菱電機株式會社