專利名稱：直接根據(jù)標(biāo)準(zhǔn)單元庫(kù)器件生成門控時(shí)鐘單元的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是一種集成電路技術(shù)領(lǐng)域的方法，特別是一種直接根據(jù)標(biāo)準(zhǔn)單元庫(kù)器件生成門控時(shí)鐘單元的方法。
背景技術(shù)：
門控時(shí)鐘單元是目前SOC領(lǐng)域較為流行的低功耗設(shè)計(jì)方法，即在某些大型模塊處于不工作狀態(tài)時(shí)，關(guān)閉模塊內(nèi)部的時(shí)鐘信號(hào)，從而降低模塊內(nèi)部的動(dòng)態(tài)功耗，實(shí)現(xiàn)芯片的低功耗設(shè)計(jì)?，F(xiàn)在普通的集成電路流程中對(duì)門控時(shí)鐘的使用一般分為如下幾種委托代工廠商通過(guò)生產(chǎn)線設(shè)計(jì)或直接向代工廠商求購(gòu)，即使用真正的物理器件搭建并進(jìn)行測(cè)試，由此獲得相關(guān)的時(shí)序和物理數(shù)據(jù)。該方法測(cè)試結(jié)果較為精準(zhǔn)，集成電路設(shè)計(jì)部門使用較為方便，但缺點(diǎn)在于成本較高；利用RTL語(yǔ)言直接搭建，該方法的優(yōu)勢(shì)在于集成電路設(shè)計(jì)部門較易實(shí)現(xiàn)，前端的設(shè)計(jì)和測(cè)試驗(yàn)證也非常便利，但是其也存在一定的缺陷后端布局布線時(shí)若設(shè)為自動(dòng)布局則器件之間物理距離無(wú)法控制，器件的連接非常松散，不能實(shí)現(xiàn)結(jié)構(gòu)的真正綁定，在時(shí)序時(shí)隙上容易產(chǎn)生不利的影響；實(shí)行定制電路設(shè)計(jì)，但無(wú)法實(shí)現(xiàn)芯片設(shè)計(jì)的靈活性，一旦出現(xiàn)工藝更換或架構(gòu)調(diào)整則需要重新制定電路及其尺寸、限制規(guī)則等。
經(jīng)對(duì)現(xiàn)有技術(shù)的文獻(xiàn)檢索發(fā)現(xiàn)，張永新等人在《微電子學(xué)與計(jì)算機(jī)》，2004年1月·第21卷第1期，第23-26頁(yè)上發(fā)表的“門控時(shí)鐘的低功耗設(shè)計(jì)技術(shù)”，該文為設(shè)計(jì)者提供了一種利用布局工具在芯片布局階段自動(dòng)插入門控時(shí)鐘單元的方法，其主要特征就是由工具根據(jù)某個(gè)邏輯部分的特定功能及性能，自動(dòng)選取標(biāo)準(zhǔn)單元庫(kù)中的器件形成門控時(shí)鐘單元。但該方法由于無(wú)法將門控單元的組成器件在物理位置上徹底綁定，因此其對(duì)電路整體的時(shí)延、面積影響均不固定，同時(shí)由于在前端設(shè)計(jì)時(shí)無(wú)法對(duì)門控時(shí)鐘單元進(jìn)行例化，因此會(huì)對(duì)芯片整體的設(shè)計(jì)驗(yàn)證造成一定的不便。
由此可見，傳統(tǒng)的門控時(shí)鐘搭建或使用方法從經(jīng)濟(jì)和效率上來(lái)說(shuō)，對(duì)集成電路設(shè)計(jì)部門都作出了種種限制，因此非常有必要找到一種合理的、簡(jiǎn)便地通過(guò)EDA工具和標(biāo)準(zhǔn)單元庫(kù)直接生成門控時(shí)鐘的方法。

發(fā)明內(nèi)容
本發(fā)明旨在克服上述門控時(shí)鐘單元的設(shè)計(jì)方式給集成電路設(shè)計(jì)部門帶來(lái)的不便和困難，提供一種直接根據(jù)標(biāo)準(zhǔn)單元庫(kù)器件生成門控時(shí)鐘單元的方法，使其能簡(jiǎn)便地生成門控時(shí)鐘單元及其相關(guān)文件，從而實(shí)現(xiàn)其簡(jiǎn)便生成和簡(jiǎn)便運(yùn)用。
本發(fā)明是通過(guò)以下技術(shù)方案實(shí)現(xiàn)的，本發(fā)明運(yùn)用EDA工具直接根據(jù)標(biāo)準(zhǔn)單元庫(kù)器件來(lái)生成門控時(shí)鐘單元，其步驟包括單元結(jié)構(gòu)的定義、結(jié)構(gòu)的搭建、布局布線、RC參數(shù)的提取、時(shí)序庫(kù)文件與物理庫(kù)文件的生成及驗(yàn)證模型構(gòu)建。以下詳細(xì)說(shuō)明1、單元結(jié)構(gòu)的定義門控時(shí)鐘單元結(jié)構(gòu)的確定是實(shí)現(xiàn)相關(guān)設(shè)計(jì)和文件生成的基礎(chǔ)。門控時(shí)鐘單元的結(jié)構(gòu)形式較多。從主器件的采用來(lái)說(shuō)可分為基于鎖存器(latch)和寄存器(flip-flop，ff)的兩類，通常為了防止毛刺的產(chǎn)生，使用鎖存器和寄存器來(lái)搭建，事實(shí)上也存在EDA工具支持的不使用latch或者ff的clock gating cell；從產(chǎn)生時(shí)鐘的使用類型來(lái)說(shuō)可分為上升沿有效(posedege)和下降沿有效(negedge)兩類；在具有測(cè)試模式(test mode)的情況下，還可根據(jù)gating最終的使能信號(hào)產(chǎn)生位置分為前向控制(pre-control)和后向控制(post-control)；若對(duì)采樣使能信號(hào)需要監(jiān)控，則還可分為有監(jiān)控點(diǎn)(obs)和無(wú)監(jiān)控點(diǎn)兩類。對(duì)上述各分類要求的組合，構(gòu)成了clock gating cell的結(jié)構(gòu)組成和命名規(guī)則的基本規(guī)律。在結(jié)構(gòu)確定的同時(shí)，也需要對(duì)門控時(shí)鐘單元的引腳(pin)的用途作特定定義。由于門控時(shí)鐘單元的結(jié)構(gòu)被嚴(yán)格規(guī)定在如上述幾種類型之內(nèi)，因此其所有信號(hào)的用途都會(huì)被嚴(yán)格定義，這就是信號(hào)相應(yīng)的屬性(attribute)定義。
以最常用的latch_posdege_precontrol和latch_posdege_postcontrol兩種類型為例，其信號(hào)主要分為下述幾類1.clock_gate_enable_pin模塊時(shí)鐘使能信號(hào)en；
2.clock_gate_clock_pin輸入時(shí)鐘信號(hào)clk；3.clock_gate_test_pin測(cè)試模式使能信號(hào)se；4.clock_gate_out_pin輸出時(shí)鐘信號(hào)gclk。
對(duì)于如latch_posedge_precontrol_obs這樣具有監(jiān)控點(diǎn)信號(hào)的clock_gating_cell，還有clock_gate_obs_pin使能監(jiān)控點(diǎn)信號(hào)obs_pin。
需要指出的是，clock_gating_cell對(duì)pin腳信號(hào)的定義僅限于上述五種，synopsys的DC工具會(huì)根據(jù)clock_gating_cell的架構(gòu)類型自動(dòng)去搜索相應(yīng)規(guī)定好的pin腳信號(hào)。如果在其中添加了一些不符合clock_gating_cell要求的pin腳信號(hào)的話，則會(huì)被工具默認(rèn)為一個(gè)無(wú)用pin腳。例如在設(shè)計(jì)中希望通過(guò)使用reset信號(hào)將latch或flip-flop上的信號(hào)清零，但是這種reset信號(hào)是無(wú)法在clock_gating_cell的pin腳信號(hào)類型中找到相應(yīng)的定義。
2、結(jié)構(gòu)的搭建在結(jié)構(gòu)確定完成后，可通過(guò)相應(yīng)工藝的標(biāo)準(zhǔn)單元庫(kù)文件將整個(gè)結(jié)構(gòu)搭建起來(lái)，即確定特定的器件及其互相的連接關(guān)系。一般情況下，應(yīng)直接采用網(wǎng)表而非使用RTL行為描述語(yǔ)言來(lái)搭建該種結(jié)構(gòu)。完成后使用綜合工具(如SynopsysDesign Compiler)對(duì)門控時(shí)鐘單元結(jié)構(gòu)進(jìn)行綜合，其中需要重點(diǎn)對(duì)該結(jié)構(gòu)的端口信號(hào)做出一定的約束信號(hào)輸入輸出時(shí)延；輸入信號(hào)驅(qū)動(dòng)能力；輸出信號(hào)負(fù)載大??；扇出限制；通過(guò)此過(guò)程得到物理位置約束文件，提交布局布線工具使用。
3、布局布線布局布線工具(如Synopsys Astro)通過(guò)讀物理位置約束文件和標(biāo)準(zhǔn)單元庫(kù)，將門控時(shí)鐘單元結(jié)構(gòu)所使用的器件選擇出來(lái)進(jìn)行特定位置的擺放，并生成相關(guān)的輸入輸出和連接信號(hào)線，以符合約束文件的要求。需要注意的是，在輸入輸出信號(hào)的引腳擺放方向的設(shè)置上，必須與硬核設(shè)計(jì)(Hardmacro)有所區(qū)別，即引腳的輸入輸出方向須便于在橫向和縱向?qū)哟紊隙寄軐?shí)現(xiàn)引腳的利用，而非硬核設(shè)計(jì)時(shí)常用的單一方向?qū)С鲆_方式。在本發(fā)明中，引腳的引出位置被設(shè)定在相鄰橫向與縱向金屬層之間的通路(via)上，這樣在芯片設(shè)計(jì)時(shí)，單元引腳在橫向與縱向上都能被方便地利用。此外，還應(yīng)該防止在門控時(shí)鐘單元周圍打上屏蔽層(blockage)，從而節(jié)約芯片整體的布線空間。之所以采用這種方法，是為了實(shí)現(xiàn)門控時(shí)鐘單元與標(biāo)準(zhǔn)單元庫(kù)在使用上的基本等效。
4、RC參數(shù)的提取完成布局布線之后可利用工具抽取門控時(shí)鐘單元內(nèi)部和端口上的RC參數(shù)信息。
5、時(shí)序庫(kù)文件與物理庫(kù)文件的生成將RC參數(shù)導(dǎo)入到庫(kù)文件提取工具(如Synopsys Primetime)中，生成時(shí)序庫(kù)文件(.lib文件)。此時(shí)得到的庫(kù)文件并不能作為門控時(shí)鐘單元的基本時(shí)序庫(kù)文件，這是因?yàn)橄鄳?yīng)的時(shí)鐘輸出端口在被后端工具檢驗(yàn)時(shí)，是無(wú)法認(rèn)為有時(shí)鐘輸出的。為了能克服上述困難，本發(fā)明所提出的解決方法就是對(duì)相應(yīng)的輸入輸出端口管腳的定義作符合門控時(shí)鐘單元庫(kù)文件格式的改動(dòng)。以latch_posedge_precontrol類型門控時(shí)鐘為例(1)在cell屬性中添加clock_gating_integrated_cell聲明；(2)在輸入時(shí)鐘信號(hào)上添加clock_gate_clock_pin聲明，并刪除原有的clock聲明；(3)在相應(yīng)的模塊使能信號(hào)上添加clock_gate_enable_pin聲明；(4)在相應(yīng)的測(cè)試使能信號(hào)上添加clock_gate_test_pin聲明；(5)在輸出時(shí)鐘信號(hào)上添加clock_gate_out_pin聲明；(6)必要時(shí)須添加中間變量及輸出時(shí)鐘與中間變量的關(guān)系。
通過(guò)上述的手動(dòng)修改，可以得到綜合工具(Synopsys Design Compiler)能夠識(shí)別出clock_gating_cell類型的lib文件，從而生成db文件。同時(shí)，運(yùn)用布局布線工具根據(jù)單元的版圖(Synopsys Astro)，生成lef文件，運(yùn)用此文件和代工廠提供的tech文件，生成物理庫(kù)文件(plib和pdb)，從而實(shí)現(xiàn)門控時(shí)鐘單元相關(guān)庫(kù)文件的全部完成。
6、驗(yàn)證模型構(gòu)建在這些文件形成之后，為了實(shí)現(xiàn)仿真驗(yàn)證的合理性，還應(yīng)根據(jù)門控時(shí)鐘單元時(shí)序特性，建立門控時(shí)鐘單元的行為級(jí)仿真模型(Behavior Model)。一般情況下可使用RTL的行為描述建立模型，但是為了實(shí)現(xiàn)后仿真實(shí)性，應(yīng)盡量使用門級(jí)語(yǔ)言或者自定義原語(yǔ)(primitive，即真值表)生成行為模型，同時(shí)加上相關(guān)端口的時(shí)序specify信息，以使得RC參數(shù)的信息能夠在后端仿真中被反標(biāo)到門孔時(shí)鐘單元的端口上。至此，成套使用的門控時(shí)鐘單元實(shí)現(xiàn)了全部在集成電路設(shè)計(jì)部門直接生成。
從上述描述看，只要能夠確保獲取的標(biāo)準(zhǔn)單元庫(kù)的準(zhǔn)確性，按照本發(fā)明所介紹的流程，就可以利用普通的EDA工具簡(jiǎn)便地在集成電路設(shè)計(jì)部門直接生成門控時(shí)鐘單元及其相關(guān)的庫(kù)文件，為低功耗設(shè)計(jì)提供了相當(dāng)大的便利。與現(xiàn)有技術(shù)相比，本發(fā)明能簡(jiǎn)便地生成門控時(shí)鐘單元及其相關(guān)文件，從而實(shí)現(xiàn)其簡(jiǎn)便生成和簡(jiǎn)便運(yùn)用。


圖1本發(fā)明方法流程圖具體實(shí)施方式
如圖1所示，下面結(jié)合實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明，但是本發(fā)明絕不局限于這些實(shí)施例。
需要設(shè)計(jì)一個(gè)基于鎖存器的后端控制上升沿門控時(shí)鐘單元(latch_posedge_postcontrol)，需執(zhí)行的具體步驟為1.確定使用latch_posedge_postcontrol的門控時(shí)鐘單元結(jié)構(gòu)，確定相關(guān)引腳功能；clock_gate_enable_pin模塊時(shí)鐘使能信號(hào)module_clk_en；clock_gate_clock_pin輸入時(shí)鐘信號(hào)clkin；clock_gate_test_pin測(cè)試模式使能信號(hào)test_clk_en；clock_gate_out_pin輸出時(shí)鐘信號(hào)clkout；2.結(jié)構(gòu)的搭建根據(jù)選定的clock_gating_cell結(jié)構(gòu)，直接采用門級(jí)結(jié)構(gòu)編寫rtl代碼(代碼略)。代碼形成了一個(gè)latch_poedge_precontrol的clock_gating_cell。針對(duì)這種寫法，可在DC綜合的腳本中對(duì)例化的器件set_dont_touch，即不進(jìn)行優(yōu)化。由于這個(gè)原因，需要對(duì)相應(yīng)的器件的選取做如下的考慮DriverLoadfanout由于通過(guò)clock_gating_cell生成的clock信號(hào)可能會(huì)驅(qū)動(dòng)相當(dāng)多的觸發(fā)器或者接到buffer上，fanout和load的限制必須合理。通過(guò)clock_gating_cell的綜合腳本，用以生成sdc文件。在DC腳本中需調(diào)用constraints文件，分別對(duì)時(shí)鐘、輸入輸出信號(hào)延遲、drive、load、fanout做了相應(yīng)的限制3.布局布線利用布局布線工具(Astro)將標(biāo)準(zhǔn)單元搭建為門控時(shí)鐘單元的結(jié)構(gòu)，并完成單元之間的邏輯連線，并滿足時(shí)序要求。然后確定引腳引出方向，將引腳設(shè)置在第一層金屬層和第二層金屬層的通路(via)上，從而完成門控時(shí)鐘單元的版圖制作。
4.RC參數(shù)的提取利用Starrcxt工具從門控時(shí)鐘單元的版圖上抽取其寄生參數(shù)信息(.spef)，為生成時(shí)序庫(kù)文件準(zhǔn)備5.時(shí)序庫(kù)文件與物理庫(kù)文件的生成建立command文件，利用從生成的spef和網(wǎng)表文件(netlist)，導(dǎo)入Primetime中進(jìn)行庫(kù)文件的提取。提取庫(kù)文件時(shí)一條較為重要的指令是extract_model，其具體格式可參考Primetime的User Manual。
上述extract_model形成的lib文件并非是可以被類似于DC這類的EDA工具可識(shí)別出的clock_gating_cell庫(kù)文件，因此需要對(duì)lib文件進(jìn)行手動(dòng)修改。
1)在cell屬性中添加clock_gating_integrated_cell聲明。
2)在相應(yīng)的模塊使能信號(hào)上添加clock_gate_enable_pin聲明。
3)在相應(yīng)的測(cè)試使能信號(hào)上添加clock_gate_test_pin聲明。
4)添加中間變量syn_clk_en。
5)添加中間變量syn_clk_en與輸入信號(hào)clkin、module_clk_en、test_clk_en之間的邏輯關(guān)系，通常使用真值表形式。
6)在輸出時(shí)鐘信號(hào)上添加clock_gate_out_pin聲明，并注明其與syn_clk_en及clkin的關(guān)系。
通過(guò)上述的手動(dòng)修改，可以得到DC工具能夠識(shí)別出clock_gating_cell類型的lib文件，從而生成db文件。
制作plib和pdb，需lef文件，可由Astro導(dǎo)出的lef文件做轉(zhuǎn)換后得到。
6.行為模型的建立建立一個(gè)門控時(shí)鐘單元的功能表述行為級(jí)模型，并在端口上添加反標(biāo)信息(specify)。
本發(fā)明克服門控時(shí)鐘單元的一般設(shè)計(jì)方式給集成電路設(shè)計(jì)部門帶來(lái)的不便和困難，能簡(jiǎn)便地生成門控時(shí)鐘單元及其相關(guān)文件，從而實(shí)現(xiàn)其簡(jiǎn)便生成和簡(jiǎn)便運(yùn)用。
權(quán)利要求
1.一種直接根據(jù)標(biāo)準(zhǔn)單元庫(kù)器件生成門控時(shí)鐘單元的方法，其特征在于，運(yùn)用EDA工具直接根據(jù)標(biāo)準(zhǔn)單元庫(kù)器件來(lái)生成門控時(shí)鐘單元，其步驟包括(1)單元結(jié)構(gòu)的定義根據(jù)門控時(shí)鐘單元的結(jié)構(gòu)類型，對(duì)各分類要求的組合，構(gòu)成了clock gating cell的結(jié)構(gòu)組成和命名規(guī)則的基本規(guī)律，在結(jié)構(gòu)確定的同時(shí)，對(duì)門控時(shí)鐘單元的引腳pin用途作定義；(2)結(jié)構(gòu)的搭建在完成結(jié)構(gòu)的確定后，通過(guò)標(biāo)準(zhǔn)單元庫(kù)文件直接采用網(wǎng)表搭建整個(gè)結(jié)構(gòu)，并使用綜合工具實(shí)現(xiàn)對(duì)門控時(shí)鐘單元結(jié)構(gòu)的綜合，其中需要重點(diǎn)對(duì)該結(jié)構(gòu)的端口信號(hào)做出約束，通過(guò)此過(guò)程得到物理位置約束文件，提交布局布線工具使用；(3)布局布線布局布線工具通過(guò)讀物理位置約束文件和標(biāo)準(zhǔn)單元庫(kù)，將門控時(shí)鐘單元結(jié)構(gòu)所使用的器件選擇出來(lái)進(jìn)行特定位置的擺放，并生成相關(guān)的輸入輸出和連接信號(hào)線，以符合約束文件的要求；(4)RC參數(shù)的提取完成布局布線之后利用工具抽取門控時(shí)鐘單元內(nèi)部和端口上的RC參數(shù)信息；(5)時(shí)序庫(kù)文件與物理庫(kù)文件的生成將RC參數(shù)導(dǎo)入到庫(kù)文件提取工具中，生成時(shí)序庫(kù)文件；(6)驗(yàn)證模型構(gòu)建在時(shí)序庫(kù)文件與物理庫(kù)文件形成之后，根據(jù)門控時(shí)鐘單元時(shí)序特性，建立門控時(shí)鐘單元的行為級(jí)仿真模型。
2.根據(jù)權(quán)利要求1所述的直接根據(jù)標(biāo)準(zhǔn)單元庫(kù)器件生成門控時(shí)鐘單元的方法，其特征是，步驟(1)中，所述的門控時(shí)鐘單元的結(jié)構(gòu)類型，具體如下從主器件的采用來(lái)說(shuō)分為基于鎖存器和寄存器兩類；從產(chǎn)生時(shí)鐘的使用類型來(lái)說(shuō)分為上升沿有效和下降沿有效兩類；在具有測(cè)試模式的情況下，根據(jù)gating最終的使能信號(hào)產(chǎn)生位置分為前向控制和后向控制；若對(duì)采樣使能信號(hào)需要監(jiān)控，則還分為有監(jiān)控點(diǎn)和無(wú)監(jiān)控點(diǎn)兩類。
3.根據(jù)權(quán)利要求1所述的直接根據(jù)標(biāo)準(zhǔn)單元庫(kù)器件生成門控時(shí)鐘單元的方法，其特征是，步驟(1)中，所述的門控時(shí)鐘單元的引腳pin用途作定義，具體如下clock_gate_enable_pin模塊時(shí)鐘使能信號(hào)en；clock_gate_clock_pin輸入時(shí)鐘信號(hào)clk；clock_gate_test_pin測(cè)試模式使能信號(hào)se；clock_gate_out_pin輸出時(shí)鐘信號(hào)gclk；clock_gate_obs_pin使能監(jiān)控點(diǎn)信號(hào)obs_pin。
4.根據(jù)權(quán)利要求1所述的直接根據(jù)標(biāo)準(zhǔn)單元庫(kù)器件生成門控時(shí)鐘單元的方法，其特征是，步驟(2)中，所述的需要重點(diǎn)對(duì)該結(jié)構(gòu)的端口信號(hào)做出約束，具體包括信號(hào)輸入輸出時(shí)延；輸入信號(hào)驅(qū)動(dòng)能力；輸出信號(hào)負(fù)載大小；扇出限制。
5.根據(jù)權(quán)利要求1所述的直接根據(jù)標(biāo)準(zhǔn)單元庫(kù)器件生成門控時(shí)鐘單元的方法，其特征是，所述的步驟(3)中，所述的將門控時(shí)鐘單元結(jié)構(gòu)所使用的器件選擇出來(lái)進(jìn)行特定位置的擺放，其中，引腳設(shè)定在相鄰金屬層的通路上，以使得輸入輸出方向便于在橫向和縱向?qū)哟紊隙寄軐?shí)現(xiàn)引腳的利用，并防止在門控時(shí)鐘單元周圍打上屏蔽層。
6.根據(jù)權(quán)利要求1所述的直接根據(jù)標(biāo)準(zhǔn)單元庫(kù)器件生成門控時(shí)鐘單元的方法，其特征是，步驟(5)中，生成時(shí)序文件時(shí)，必須對(duì)相應(yīng)的輸入輸出端口管腳的定義做符合門控時(shí)鐘單元庫(kù)文件格式的手工改動(dòng)，以便于系統(tǒng)綜合時(shí)識(shí)別出門控時(shí)鐘單元。
7.根據(jù)權(quán)利要求1所述的直接根據(jù)標(biāo)準(zhǔn)單元庫(kù)器件生成門控時(shí)鐘單元的方法，其特征是，步驟(6)中，在全面完成門控時(shí)鐘單元相關(guān)庫(kù)文件后，根據(jù)門控時(shí)鐘單元的時(shí)序特性，建立門控時(shí)鐘單元的行為級(jí)仿真模型，該模型是一種使用門級(jí)語(yǔ)言或自定義語(yǔ)言生成的行為模型，同時(shí)加上相關(guān)端口的時(shí)序specify信息。
全文摘要
一種集成電路技術(shù)領(lǐng)域的直接根據(jù)標(biāo)準(zhǔn)單元庫(kù)器件生成門控時(shí)鐘單元的方法，運(yùn)用EDA工具直接根據(jù)標(biāo)準(zhǔn)單元庫(kù)器件來(lái)生成門控時(shí)鐘單元，步驟包括單元結(jié)構(gòu)的定義、結(jié)構(gòu)的搭建、布局布線、RC參數(shù)的提取、時(shí)序庫(kù)文件與物理庫(kù)文件的生成及驗(yàn)證模型構(gòu)建。其中布局布線中，引腳設(shè)定在相鄰金屬層的通路上，以使得輸入輸出方向便于在橫向和縱向?qū)哟紊隙寄軐?shí)現(xiàn)引腳的利用，并防止在門控時(shí)鐘單元周圍打上屏蔽層。生成時(shí)序文件時(shí)，必須對(duì)相應(yīng)的輸入輸出端口管腳的定義做符合門控時(shí)鐘單元庫(kù)文件格式的手工改動(dòng)。本發(fā)明克服門控時(shí)鐘單元現(xiàn)有設(shè)計(jì)技術(shù)給集成電路設(shè)計(jì)部門帶來(lái)的不便和困難，能簡(jiǎn)便地生成門控時(shí)鐘單元及其相關(guān)文件，從而實(shí)現(xiàn)其簡(jiǎn)便生成和簡(jiǎn)便運(yùn)用。
文檔編號(hào)G06F17/50GK1737806SQ200510029299
公開日2006年2月22日 申請(qǐng)日期2005年9月1日 優(yōu)先權(quán)日2005年9月1日
發(fā)明者謝憬, 陳進(jìn), 王琴 申請(qǐng)人:上海交通大學(xué)