專利名稱：整合式單核心、多模式處理器及其指令執(zhí)行方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種處理器架構(gòu)，允其涉及一種整合式單核心、多模式處理器 及其指令執(zhí)行方法。
背景技術(shù)：
-般而言，嵌入式系統(tǒng)用于處理與使用者互動的人機(jī)接口及系統(tǒng)層次的流 程控制，或者是用于執(zhí)行數(shù)據(jù)處理及轉(zhuǎn)換等工作，如影音的壓縮和解壓縮。 前者的工作特性是需要進(jìn)行大量的決策，并包含無法準(zhǔn)確預(yù)測的程序流程，也 就是在工作執(zhí)行時需動態(tài)決定程序執(zhí)行，因此其需要強(qiáng)化的跳躍分支判斷及中 斷處理等機(jī)制。后者的工作特性則是具有源源不絕的資料流入，并需要強(qiáng)大的 運(yùn)算能力。
因此，現(xiàn)有的嵌入式系統(tǒng)大多整合精簡指令集(Reduced Instruction Set Computing; RISC)處理器和數(shù)字信號處理器(Digital Signal Processor; DSP)，借以由前者執(zhí)行使用者互動和程控的處理工作，并由后者來執(zhí)行需要 復(fù)雜運(yùn)算的多媒體數(shù)據(jù)處理。此種平臺(即稱之為雙核心平臺)使用兩個具有 不同特性的處理器，分別處理其擅長的工作，例如行動電話中的基頻處理器 (baseband processor)。于現(xiàn)有的雙核心平臺中所采用的處理器大多是獨(dú)立 應(yīng)用在單核心系統(tǒng)中，以致于兩處理器的功能會有所重疊，而存有累贅設(shè)計(jì)。 因此事實(shí)上，在多數(shù)應(yīng)用中兩處理器并不會達(dá)到很高的使用率。
進(jìn)而提出具二工作模式的單---處理器架構(gòu)，通過切換工作模式來處理二種 不同性質(zhì)的工作。于現(xiàn)有的雙工作模式的單-一處理器架構(gòu)中，利用多執(zhí)行緒 (multi-threading )的觀念將 一 系統(tǒng)的工作分成二種執(zhí)行緒一通用 (general-purpose)執(zhí)行緒(例如程控)和數(shù)據(jù)運(yùn)算執(zhí)行緒。 一般來說， 數(shù)據(jù)運(yùn)算執(zhí)行緒所欲運(yùn)算的數(shù)據(jù)會先存放于芯片上(on-chip)內(nèi)存，因此不 會有快取失誤(ccache miss)的現(xiàn)象，故此架構(gòu)于執(zhí)行工作處理時，會先執(zhí) 行通用執(zhí)行緒，而于處理器對外部內(nèi)存讀取數(shù)據(jù)的空檔，即于通用執(zhí)行緒產(chǎn)生
快取失誤時，切換到數(shù)據(jù)運(yùn)算執(zhí)行緒執(zhí)行單純數(shù)據(jù)計(jì)算的工作(-般運(yùn)算量均 很大)，并且于通用執(zhí)行緒所需的數(shù)據(jù)自外部內(nèi)存取得時，再將工作性質(zhì)自數(shù) 據(jù)運(yùn)算執(zhí)行緒切換回通用執(zhí)行緒，以繼續(xù)執(zhí)行原來的數(shù)據(jù)處理(即通用執(zhí)行緒 的數(shù)據(jù)處理)，如圖l所示。在圖1屮，時間軸由左向右行進(jìn)(圖中未顯示)， 上排為通用執(zhí)行緒，下排則為數(shù)據(jù)運(yùn)算執(zhí)行緒，灰色區(qū)塊為數(shù)據(jù)正常處理的時 期，而白色區(qū)塊即為發(fā)生快取失誤的時期。如圖2所示，為現(xiàn)有雙工作模式的
單一處理器架構(gòu)，在此由同 -抓取管線110和執(zhí)行管線120進(jìn)行二執(zhí)行緒(通 用執(zhí)行緒和數(shù)據(jù)運(yùn)算執(zhí)行緒)的數(shù)據(jù)處理，但需通過二執(zhí)行緒的處理核心 (processing core) 130以及二套不同的緩存器組140以放置二執(zhí)行緒的數(shù) 據(jù)，并僅能在執(zhí)行緒切換時改變處理器的模式。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題在于提供一種整合式單核心、多模式處理器及 其指令執(zhí)行方法，借以解決現(xiàn)有技術(shù)所存在的問題與限制。
本發(fā)明所揭露的整合式單核心、多模式處理器及其指令執(zhí)行方法，可以單 一指令流來執(zhí)行程序，并依各指令的型態(tài)切換成相應(yīng)的工作模式，借以進(jìn)行數(shù) 據(jù)處理。
因此，為實(shí)現(xiàn)上述目的，本發(fā)明所揭露的整合式單核心、多模式處理器的
指令執(zhí)行方法，包括下列步驟首先，接收一指令流，其具有多個指令并且在 該指令中具有一種以上的指令型態(tài)；接著，依序執(zhí)行指令流中的每一指令。其 中，每一指令依據(jù)下列步驟執(zhí)行先辨識指令中的一識別操作數(shù)，以得知指令
所屬的指令型態(tài)；再根據(jù)指令型態(tài)在多個執(zhí)行區(qū)選擇具相應(yīng)的處理器模式的一
執(zhí)行區(qū)，其中該執(zhí)行區(qū)分別為不同的處理器模式，且在該執(zhí)行區(qū)中具有一共享
區(qū)；最后，通過選擇的執(zhí)行區(qū)根據(jù)指令執(zhí)行數(shù)據(jù)處理。通過反復(fù)執(zhí)行此三步驟 以依序處理指令流中的指令，直至完成此指令流的數(shù)據(jù)處理。
其中，指令型態(tài)可包括 一精簡指令集的指令型態(tài)和一數(shù)字信號處理的指 令型態(tài)；相對地，執(zhí)行區(qū)則包括-一精簡指令集處理器模式的執(zhí)行區(qū)和一數(shù)字信 號處理器模式的執(zhí)行區(qū)。其中，當(dāng)辨識得知的指令型態(tài)為精簡指令集的指令型 態(tài)時，則選擇相應(yīng)的處理器模式的執(zhí)行區(qū)以根據(jù)指令執(zhí)行程控；反之，當(dāng)辨識
得知的指令型態(tài)為數(shù)字信號處理的指令型態(tài)時，則選擇另一相應(yīng)的處理器模式
的執(zhí)行區(qū)根據(jù)指令執(zhí)行數(shù)據(jù)運(yùn)算。在此，執(zhí)行程控的執(zhí)行區(qū)可為精簡指令集處 理器模式，而執(zhí)行數(shù)據(jù)運(yùn)算的執(zhí)行區(qū)可為數(shù)字信號處理器模式。
本發(fā)明揭露種整合式爭核心、多模式處理器，可以單一指令流來達(dá)成程 序的執(zhí)行，其中此指令流具有多個指令，并且在該指令中具有種以上的指令 型態(tài)。此處理器包括多個處理區(qū)塊，用以根據(jù)每一指令的指令型態(tài)而選擇性 執(zhí)行指令，其分別為不同的處理器模式，并分別具有多個緩存器組用以選擇性 根據(jù)指令型態(tài)而儲存處理的數(shù)據(jù)；其中，該處理區(qū)塊根據(jù)每-指令的指令型態(tài) 而由該處理區(qū)塊中的-來執(zhí)行指令。
此外，該處理區(qū)塊可包括 一第一處理區(qū)塊和一第二處理區(qū)塊。第 一和第 二處理區(qū)塊根據(jù)每一指令的指令型態(tài)而以第-和第二處理區(qū)塊中的一執(zhí)行指 令，其中，在第和第二處理區(qū)塊中存有一共享區(qū)塊，用以根據(jù)指令進(jìn)行數(shù)據(jù) 處理。
另外，此共享區(qū)塊可包括多個功能單元和一個以上的共享緩存器組。功 能單元用以根據(jù)指令進(jìn)行數(shù)據(jù)處理，而共享緩存器組則用以作為 -數(shù)據(jù)交換區(qū) 域。
此外，第一處理區(qū)塊可為一精簡指令集處理器模式的處理區(qū)塊，而第二處 理區(qū)塊可為一數(shù)字信號處理器模式的處理區(qū)塊。并且，此數(shù)字信號處理更可為 一多指令槽(multi-issue)的數(shù)字信號處理器，而第二處理區(qū)塊中可相對設(shè) 置額外的緩存器。
以下結(jié)合附圖和具體實(shí)施例對本發(fā)明進(jìn)行詳細(xì)描述，但不作為對本發(fā)明的 限定。


圖1為說明現(xiàn)有雙工作模式的單一處理器架構(gòu)的工作原理的示意圖； 圖2為說明現(xiàn)有雙工作模式的單一處理器架構(gòu)的概要結(jié)構(gòu)圖； 圖3為說明根據(jù)本發(fā)明的一實(shí)施例的整合式單核心、多模式處理器的指令 執(zhí)行方法的流程圖4為應(yīng)用于本發(fā)明一實(shí)施例的單一指令流的部分區(qū)段；
圖5為說明根據(jù)本發(fā)明一實(shí)施例的整合式單核心、雙模式處理器；以及
圖6為應(yīng)用于本發(fā)明一實(shí)施例的一匯編語言范例(左)及其相對應(yīng)的虛擬
程序代碼(右)。
其中，附圖標(biāo)ii! 步驟10 歩驟20 歩驟30 步驟40 步驟50 110:抓取管線 130:處理核心 210:第-一處理區(qū)塊 230:共享緩存器組 250:緩存器組 270:緩存器組 LS:存取單元
接收指令流
辨識指令中的識別操作數(shù)，以得知指令型態(tài) 根據(jù)指令型態(tài)選擇具相應(yīng)的處理器模式的執(zhí)行區(qū) 根據(jù)指令執(zhí)行數(shù)據(jù)處理 是否有K指令？
120:執(zhí)行管線 140:緩存器組 220:第二處理區(qū)塊 240:共享緩存器組 260:緩存器組 AU:算數(shù)單元
具體實(shí)施例方式
在現(xiàn)有的單一處理器架構(gòu)中，具有二指令流(instruction stream)(即， RISC執(zhí)行緒和DSP執(zhí)行緒)，其主要于RISC執(zhí)行緒的執(zhí)行過程中發(fā)生快取失 誤時，通過切換執(zhí)行緒并改變處理器的模式以執(zhí)行DSP指令，而于自外部內(nèi)存 取得數(shù)據(jù)后，則再將處理器的模式改變回RISC模式并將執(zhí)行緒切換回RISC 執(zhí)行緒，以繼續(xù)執(zhí)行RISC指令。然，在本發(fā)明中則以單一指令流來各種程序 的執(zhí)行，在此指令流內(nèi)可任意混合RISC指令和DSP指令，而在執(zhí)行此指令流 時，處理器根據(jù)所擷取到的指令型態(tài)來改變處理器的模式，以達(dá)成指令流的執(zhí) 行。
以下舉出具體實(shí)施例以詳細(xì)說明本發(fā)明的內(nèi)容，并以圖標(biāo)作為輔助說明。 說明中提及的符號參照圖式符號。
如圖3所示，根據(jù)本發(fā)明一實(shí)施例的整合式單核心、多模式處理器的指令 執(zhí)行方法，首先，接收一指令流(步驟IO)，其中此指令流中具有數(shù)個指令， 且該指令中可包含一種以上的指令型態(tài)；辨識指令中的識別操作數(shù)，以得知指 令型態(tài)(步驟20);根據(jù)指令型態(tài)在多個執(zhí)行區(qū)中選擇具相應(yīng)的處理器模式
的執(zhí)行區(qū)(歩驟30);通過選擇的執(zhí)行區(qū)執(zhí)行此指令的數(shù)據(jù)處理(歩驟40);
以及在未處理完指令流中的指令時，反復(fù)執(zhí)行「歩驟20」至「歩驟40」來依 序處理指令流中的各個指令，l'T.至完成相應(yīng)此指令流的數(shù)據(jù)處理(歩驟50)。
其中，當(dāng)處理器的運(yùn)算需求大(例如DSP指今)時，n]"使用超長指令字 符(Very Long Instruction Word; VLIW)進(jìn)行指令編碼，并采用卩J變長度的 編碼方式，借以減少程序內(nèi)存的使用。沐1此，在歩驟4()中則可采用平行運(yùn)算 的方式進(jìn)行相應(yīng)此指令的數(shù)據(jù)處理。
簡單來說，假設(shè) 指令流中具有DSP和RISC 二指令型態(tài)，如圖4所小。 在指令編碼中，在各個指令中利用1位(bit)(識別操作數(shù))以表示其為RISC 指令或是DSP指令，借以進(jìn)行后續(xù)譯碼及運(yùn)算的工作。如圖4所示，此為單 一指令流的部分區(qū)段，其中第i個指令是RISC指令，第i + l個指令是DSP指 令，因此在第i個指令時，通過識別操作數(shù)可得知此指令為RISC指令，此時 處理器是扮演RISC的角色，也就是處理器的架構(gòu)會組態(tài)成 RISC處理器，以 根據(jù)指令處理程控等控制復(fù)雜的工作；而當(dāng)?shù)趇 + l個指令時，通過識別操作數(shù) 可得知此指令為DSP指令，因而處理器改扮演DSP的角色，也就是處理器的架 構(gòu)改組態(tài)成一 DSP處理器，以根據(jù)指令處理數(shù)據(jù)運(yùn)算等運(yùn)算量大的工作。因此， 即可在單一指令流內(nèi)任意地混合兩類指令，使得處理器在指令和指令間做重新 組態(tài)(組態(tài)成RISC處理器或DSP處理器)的動作，意即巧擷取的指令是為RISC 指令，處理器會組態(tài)成一 RISC處理器；同樣地，當(dāng)擷取的指令是為DSP指令， 則此處理器則組態(tài)為一DSP處理器。換句話說，就圖4的指令流來說，處理器 的模式會根據(jù)指令流以RISC、 DSP、 DSP、 RISC、 DSP、 RISC、 DSP、 DSP此順序 而依序切換，而整個系統(tǒng)即可于混合這兩類的指令下完成。
此外，RISC指令所需攜帶的操作數(shù)不多，也就是說其數(shù)據(jù)處理量不大， 因此指令長度也較短；然而，DSP指令的運(yùn)算量則相當(dāng)大，也就是其攜帶的 操作數(shù)相當(dāng)多，因此，就DSP指令而言可采用VLIW架構(gòu)的編碼模式，并在執(zhí) 行區(qū)搭配設(shè)置多個功能單元以平行執(zhí)行數(shù)據(jù)運(yùn)算，換句話說，DSP指令長度可 隨著功能單元的個數(shù)增加。因此，通過采用可變長度的編碼方式，nf在硬件架 構(gòu)中搭配設(shè)置多個功能單元，以在不受RISC指令的限制下將VLIW模式的DSP 指令整合于單- -指令流內(nèi)。
簡單針對具有DSP和RISC 二指令型態(tài)的一指令流來說，可由一硬件架構(gòu)來執(zhí)行，如圖5所示。在此實(shí)施例中，以整合一 RISC和雙指令槽DSP (2-issue DSP)的整合式單核心、多模式處理器進(jìn)行說明。參照圖5，此為根據(jù)本發(fā)明 一實(shí)施例的整合式單核心處理器，其為一雙處理模式的架構(gòu)，也就是說，于 R[SC模式下的處理器為第處理區(qū)塊210，而于DSP模式卜的處理器為第二處 理區(qū)塊220，且二者間有一共,:區(qū)塊(即圖中灰色區(qū)塊)。在共享區(qū)塊中，具 有數(shù)個功能單元和數(shù)個共享緩存器組；在此實(shí)施例中，功能單元可包括一存取 單元LS以及-算數(shù)單元AU， jtnj分別執(zhí)行存取指令和運(yùn)算指令的數(shù)據(jù)處理， 而共享緩存器組230、240則用以作為-數(shù)據(jù)交換區(qū)域。此外，二處理區(qū)塊210、 220分別另具有個以上的緩存器組250、 260、 270，以在各個模式下分別儲 存各個模式的處理數(shù)據(jù)。換句話說，如圖4及圖5所小，。在第i個指令時， 通過識別操作數(shù)可得知此指令為RISC指令，此時處理器會組態(tài)成RISC模式， 即為第-處理區(qū)塊210，其包括共享區(qū)塊以及緩存器組250;緩存器組250 用以儲存處理數(shù)據(jù)；而共享區(qū)塊中具有存取單元LS和算數(shù)單元AU，以在接收 到存取指令或運(yùn)算指令而根據(jù)接收到的指令利用相應(yīng)的功能單元(存取單元 LS或算數(shù)單元AU)進(jìn)行數(shù)據(jù)處理，并且在共享區(qū)塊中還具有數(shù)個共享緩存器 組230、 240，用以作為數(shù)據(jù)交換的區(qū)域。另外，巾l接收到第i + l個指令，并 且通過識別操作數(shù)得知指令為DSP指令時，此時處理器會組態(tài)成DSP模式，即 為第二處理區(qū)塊220，其包括共享區(qū)塊以及緩存器組260、 270;緩存器組 260、 270用以儲存處理數(shù)據(jù)；而共享區(qū)塊中具有存取單元LS和算數(shù)單元AU， 以于接收到存取指令或運(yùn)算指令而根據(jù)接收到的指令利用相應(yīng)的功能單元(存 取單元LS或算數(shù)單元AU)進(jìn)行數(shù)據(jù)處理，并且在共享區(qū)塊中還具有數(shù)個共享 緩存器組230、 240，用以作為數(shù)據(jù)交換的區(qū)域。在此，由于整合的DSP處理 器為2-issueDSP，因此搭配有二緩存器組260、 270，以在多功能單元平行處 理時執(zhí)行處理數(shù)據(jù)的儲存。
然而，在此實(shí)施例中雖以整合2-issueDSP作說明，但實(shí)際上可根據(jù)本發(fā) 明而整合多指令槽的DSP，即三指令槽DSP、四指令槽DSP、、、或N指令槽 DSP等，并因而在第二處理區(qū)塊中相對設(shè)置多個額外的緩存器組(即于共同區(qū) 塊外的緩存器組)，即兩個、四個、、、或N個緩存器組等，其中N為二以上 的正整數(shù)。另外，根據(jù)本發(fā)明而整合的DSP更可為一VLIW DSP。
舉例來說，參照圖6，為應(yīng)用于本發(fā)明一實(shí)施例的一匯編語言范例(左)
及其相對應(yīng)的虛擬程序代碼(右)，在此匯編語言范例中混合/ RISC指令和
DSP指令(R1SC指令以粗斜體標(biāo)示)。如圖6所小，在此程序中先執(zhí)行判斷， 如果R1=R2執(zhí)行程序則跳到Ll的程序代碼，否則執(zhí)行一個1024循環(huán)運(yùn)算，也 就是說，由RISC指令處理程控的部分，而DSP指令(于本例中即為循環(huán)運(yùn)算)
則處理運(yùn)算的部分，因此可通過此組合指令的方式建構(gòu)整個系統(tǒng)。簡單來說， 根據(jù)本發(fā)明將RISC處理器與DSP整合成單核心、雙模式處理器，并且此處 理器可依處理需求而于不同指令間完成RISC模式與DSP模式的切換，因此 RISC指令和DSP指令可采用同 指令流的模式。此外，此架構(gòu)n/緊密地整合 RISC處理器及DSP處理器，其中RISC處理器的數(shù)據(jù)處理運(yùn)算全交由DSP引擎 處理，相對地，程控的程序緒則以RISC模式達(dá)成。由于此架構(gòu)分工精細(xì)并且 兩模式操作nj緊密互動，故其可達(dá)到完全的硬件資源共享。
當(dāng)然，本發(fā)明還可有其它多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情 況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但 這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.一種整合式單核心、多模式處理器的指令執(zhí)行方法，其特征在于，包括下列步驟(A)接收一指令流，該指令流具有多個指令并且在該些指令中具有一種以上的指令型態(tài)；以及(B)依序執(zhí)行該指令流中的每一該指令，包括下列步驟(a)辨識該指令中的一識別操作數(shù)，以得知該指令所屬的該指令型態(tài)；(b)根據(jù)該指令型態(tài)在多個執(zhí)行區(qū)中選擇具相應(yīng)的處理器模式的該執(zhí)行區(qū)，該執(zhí)行區(qū)分別為不同的處理器模式，并在該執(zhí)行區(qū)中具有一共同區(qū)；以及(c)通過該選擇的執(zhí)行區(qū)根據(jù)該指令執(zhí)行數(shù)據(jù)處理。
2. 根據(jù)權(quán)利要求1所述的整合式單核心、多模式處理器的指令執(zhí)行方法， 其特征在于，3該指令型態(tài)包括一精簡指令集的指令型態(tài)和-數(shù)字信號處理的 指令型態(tài)時，在該歩驟(b)中的該執(zhí)行區(qū)包括一精簡指令集處理器模式的執(zhí)行區(qū)和一數(shù)字信號處理器模式的執(zhí)行區(qū)。
3. 根據(jù)權(quán)利要求1所述的整合式單核心、多模式處理器的指令執(zhí)行方法， 其特征在于，當(dāng)該指令型態(tài)包括一精簡指令集的指令型態(tài)和 -數(shù)字信號處理的 指令型態(tài)，并且辨識得知的該指令型態(tài)為該精簡指令集的指令型態(tài)時，該步驟 (c)為通過該選擇的執(zhí)行區(qū)根據(jù)該指令執(zhí)行程控；反之，當(dāng)辨識得知的該指令 型態(tài)為該數(shù)字信號處理的指令型態(tài)時，該步驟(c)為通過另一該選擇的執(zhí)行區(qū) 根據(jù)該指令執(zhí)行數(shù)據(jù)運(yùn)算。
4. 根據(jù)權(quán)利要求1所述的整合式單核心、多模式處理器的指令執(zhí)行方法， 其特征在于，3運(yùn)算需求大時，相應(yīng)的該指令采用可變長度的編碼方式，且在 該步驟(c)為采用平行運(yùn)算的方式而通過該選擇的執(zhí)行區(qū)根據(jù)該指令執(zhí)行數(shù)據(jù) 運(yùn)算。
5. 根據(jù)權(quán)利要求4所述的整合式單核心、多模式處理器的指令執(zhí)行方法， 其特征在于，當(dāng)采用可變長度的編碼方式的該指令為一數(shù)字信號處理指令。
6. —種整合式單核心、多模式處理器，用以執(zhí)行一指令流，其特征在于， 該指令流具有多個指令，且在該指令中具有--種以上的指令型態(tài)，包括多個處理區(qū)塊，用以根據(jù)該指令的該指令型態(tài)而選擇性執(zhí)行該指令，分別A有多個緩存器組以選擇性根據(jù)該指令而儲存處理的數(shù)據(jù)，其中該處理區(qū)塊共 同具有 -共同區(qū)塊，用以進(jìn)行根據(jù)該指令進(jìn)行數(shù)據(jù)處理。
7. 根據(jù)權(quán)利要求6所述的整合式單核心、多模式處理器，其特征在亍，該處理區(qū)塊包括一第-一處理區(qū)塊，具有該緩存器組以選擇性根據(jù)該指令而儲存處理的數(shù) 據(jù)；以及第二處理區(qū)塊，具有該緩存器組以選擇性根據(jù)該指令而儲存處理的數(shù)據(jù)；該第一和該第二處理區(qū)塊共同具有一共同區(qū)塊，用以根據(jù)該指令進(jìn)行數(shù)據(jù) 處理。
8. 根據(jù)權(quán)利要求7所述的整合式單核心、多模式處理器，其特征在于，該 第一處理區(qū)塊為一精簡指令集處理器模式的處理區(qū)塊，以及該第二處理區(qū)塊為 一數(shù)字信號處理器模式的處理區(qū)塊。
9. 根據(jù)權(quán)利要求8所述的整合式單核心、多模式處理器，其特征在于，該 數(shù)字信號處理器模式的處理區(qū)塊可為- N指令槽數(shù)字信號處理器模式的處理 區(qū)塊，其中N為二以上的正整數(shù)。
10. 根據(jù)權(quán)利要求9所述的整合式單核心、多模式處理器，其特征在于， 該數(shù)字信號處理器模式的處理區(qū)塊可為一雙指令槽數(shù)字信號處理的處理區(qū)塊， 并且包括四個該緩存器組。
11. 根據(jù)權(quán)利要求7所述的整合式單核心、多模式處理器，其特征在于， 該共享區(qū)塊包括-個以上的功能單元，以根據(jù)該指令進(jìn)行數(shù)據(jù)處理；以及 -個以上的共享緩存器組，以作為數(shù)據(jù)交換的區(qū)域。
12. 根據(jù)權(quán)利要求6所述的整合式單核心、多模式處理器，其特征在于， 該共享區(qū)塊包括一個以上的功能單元，以根據(jù)該指令進(jìn)行數(shù)據(jù)處理；以及 一個以上的共享緩存器組，以作為數(shù)據(jù)交換的區(qū)域。
全文摘要
本發(fā)明公開了一種整合式單核心、多模式處理器及其指令執(zhí)行方法，主要是可以單一指令流執(zhí)行程序，并且此指令流內(nèi)可任意混合不同種類型態(tài)的指令。該方法包括步驟接收一指令流，該指令流具有多個指令并且在該些指令中具有一種以上的指令型態(tài)；以及依序執(zhí)行該指令流中的每一該指令，包括下列步驟辨識該指令中的一識別操作數(shù)，以得知該指令所屬的該指令型態(tài)；根據(jù)該指令型態(tài)在多個執(zhí)行區(qū)中選擇具相應(yīng)的處理器模式的該執(zhí)行區(qū)，該執(zhí)行區(qū)分別為不同的處理器模式，并在該執(zhí)行區(qū)中具有一共同區(qū)；以及通過該選擇的執(zhí)行區(qū)根據(jù)該指令執(zhí)行數(shù)據(jù)處理。執(zhí)行此指令流時，處理器架構(gòu)通過所擷取的指令型態(tài)改變處理器的工作模式，以實(shí)現(xiàn)程序的執(zhí)行。
文檔編號G06F9/318GK101101543SQ20061009843
公開日2008年1月9日 申請日期2006年7月4日 優(yōu)先權(quán)日2006年7月4日
發(fā)明者任建葳, 劉佳憲, 劉志尉, 廖宜道, 林泰吉, 黃柏涵 申請人:財(cái)團(tuán)法人工業(yè)技術(shù)研究院