專利名稱：監(jiān)視計(jì)時器致能電路及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種監(jiān)視計(jì)時器，特別是涉及一種監(jiān)視計(jì)時器致能電路及其方法。
背景技術(shù)：
軟件執(zhí)行的穩(wěn)定度對任何工作平臺(work platform)來說都是很重要的基 本要求。然而，像微處理器當(dāng)機(jī)(crash)或程序執(zhí)行出問題等卻也常常是使用 者最常碰見的問題。因此，需要在微處理器中設(shè)置監(jiān)視計(jì)時器(watchdog timer),來防止微處理器執(zhí)行應(yīng)用程序時，發(fā)生問題，即應(yīng)用程序跳到未知的 地方或無法跳出無窮循環(huán)等。
當(dāng)微處理器正常地執(zhí)行應(yīng)用程序時，監(jiān)視計(jì)時器不會計(jì)數(shù)到終值，且會在 計(jì)數(shù)到終值前，清除計(jì)數(shù)內(nèi)容，使監(jiān)視計(jì)時器重置到初值，因此不會輸出重置 信號來重置微處理器。當(dāng)微處理器在執(zhí)行應(yīng)用程序發(fā)生問題時，監(jiān)視計(jì)時器則 會發(fā)生溢位，并輸出一個重置信號使系統(tǒng)重置，使微處理器恢復(fù)正常工作，此 即為熱重置(warm reset)。
在過去，設(shè)計(jì)者會在微處理器中設(shè)置一個監(jiān)視計(jì)時器致能電路來致能監(jiān)視 計(jì)時器，以重新啟動系統(tǒng)。然而，過去的監(jiān)視計(jì)時器致能電路僅靠一個硬件控 制單元所輸出的一個位的硬件致能信號來致能或失能。當(dāng)微處理器系工作在有 噪聲的環(huán)境中時，硬件致能信號很容易受到干擾而由致能變成失能，因此造成 微處理器無法恢復(fù)正常工作。

發(fā)明內(nèi)容
本發(fā)明所要解決的問題在于，提供一監(jiān)視計(jì)時器致能電路及其方法，以結(jié) 合硬件致能方法及軟件致能方法，來增加防止微處理器因外在環(huán)境因素造成監(jiān) 視計(jì)時器失效的能力，即使其中一種致能方法失效，仍能致能監(jiān)視計(jì)時器，以進(jìn)行微處理器的系統(tǒng)重置的動作。
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為了實(shí)現(xiàn)上述目的，本發(fā)明公開了一種監(jiān)視計(jì)時器致能電路，設(shè)置于一微 處理器內(nèi)，用以輸出一重置信號來重置該微處理器，包括
一控制及運(yùn)算電路，連結(jié)于該微處理器的一監(jiān)視計(jì)時器，用以輸出一致能 控制信號，來致能該監(jiān)視計(jì)時器，使該監(jiān)視計(jì)時器輸出該重置信號；
一硬件控制單元，連結(jié)于該控制及運(yùn)算電路，用以輸入一硬件致能信號至 該控制及運(yùn)算電路，來決定該致能控制信號的狀態(tài)；以及
一軟件控制單元，連結(jié)于該控制及運(yùn)算電路，用以輸入一軟件致能信號致 該控制及運(yùn)算電路，來決定該致能控制信號的狀態(tài)。
所述硬件控制單元還進(jìn)一步包括 一存儲單元，用以預(yù)先儲存一硬件致能 值；以及一硬件緩存單元，用以根據(jù)一第一頻率信號來讀取該硬件致能值，其 中，該第一頻率信號為該硬件緩存單元的工作頻率。
所述存儲單元為 一一次可編程存儲單元。
所述存儲單元為一可抹除程序化只讀存儲器。
所述硬件緩存單元為一觸發(fā)器。
所述硬件控制單元還包括至少一緩沖電路，用以緩沖該硬件致能值。 所述軟件控制單元進(jìn)一步包括 多個軟件緩存單元；以及
一譯碼單元，連結(jié)于該些軟件緩存單元，用以根據(jù)所述軟件緩存單元所輸 入的多個軟件致能值，來決定該軟件致能信號的狀態(tài)。
所述軟件緩存單元為觸發(fā)器。
所述譯碼單元進(jìn)一步包括
至少一個反向電路，連結(jié)于部分的所述軟件緩存單元，用以將部分的所述 軟件致能值反向；及
一致能控制電路，連結(jié)于所述反向電路及部分的所述軟件緩存單元，用以 根據(jù)所述反向電路及部分的所述軟件緩存單元的輸出，來控制該軟件致能信號 的狀態(tài)。
所述致能控制電路為一與非門。
所述控制及運(yùn)算電路由至少一邏輯電路所組成。
本發(fā)明還公開了一種監(jiān)視計(jì)時器的致能方法，包括
啟動硬件致能，并擷取至少一預(yù)先設(shè)定的硬件致能值，以產(chǎn)生一硬件致能信號，來決定一致能控制信號；
啟動軟件致能，并接收一系統(tǒng)內(nèi)的多個數(shù)據(jù)線所提供的多個軟件致能值， 以產(chǎn)生一軟件致能信號，來決定該致能控制信號；以及
根據(jù)該致能控制信號，致能該監(jiān)視計(jì)時器，以進(jìn)行系統(tǒng)重置。
所述的監(jiān)視計(jì)時器的致能方法進(jìn)一步包括，根據(jù)一第一頻率信號來擷取該 硬件致能值，以產(chǎn)生該硬件致能信號。
所述于啟動硬件致能的步驟進(jìn)一步包括，根據(jù)該第一頻率信號來擷取該硬 件致能值后，緩沖該硬件致能值，以產(chǎn)生該硬件致能信號。
所述第一頻率信號為暫存該硬件致能值所需的工作頻率，且由系統(tǒng)進(jìn)行電 源重置時所產(chǎn)生。
所述硬件致能值預(yù)先儲存在一存儲單元內(nèi)。
所述于啟動軟件致能的進(jìn)一步包括，根據(jù)一第二頻率信號來接收該些軟件 致能值，并進(jìn)行譯碼，來產(chǎn)生該軟件致能信號。
所述啟動軟件致能的步驟進(jìn)一步包括，將部分的所述軟件致能值反向后， 配合另一部份的所述軟件致能值，以完成譯碼動作，產(chǎn)生該軟件致能信號。
所述第二頻率信號為暫存所述軟件致能值所需的工作頻率，為預(yù)先設(shè)定。
所述的監(jiān)視計(jì)時器的致能方法，先啟動硬件致能，再啟動軟件致能。
所述的監(jiān)視計(jì)時器的致能方法，先啟動軟件致能，再啟動硬件致能。 所述的監(jiān)視計(jì)時器的致能方法，同時啟動硬件致能及軟件致能。
本發(fā)明的優(yōu)點(diǎn)在于，增加軟件致能，使監(jiān)視計(jì)時器致能電路不易受到環(huán)境 因素的影響，造成監(jiān)視計(jì)時器失能。硬件致能值預(yù)先燒錄在微處理器內(nèi)的存儲 單元中。用以產(chǎn)生軟件致能信號的多字節(jié)由微處理器內(nèi)的多個數(shù)據(jù)線所提供， 且為零或壹所組成的任意值。軟件控制單元由多個軟件緩存單元及一個由至少 一個反向電路及一個致能控制電路所組成的譯碼單元所組成，而軟件緩存單元 的數(shù)量隨著使用者的需求而調(diào)整。硬件致能信號、軟件致能信號及致能控制信 號可以高電位致能或低電位致能，且隨使用者需求而調(diào)整。


圖1為本發(fā)明的監(jiān)視計(jì)時器致能電路的方塊示意圖2為本發(fā)明的監(jiān)視計(jì)時器致能電路內(nèi)的硬件控制單元的方塊示意圖3為本發(fā)明的監(jiān)視計(jì)時器致能電路內(nèi)的軟件控制單元的方塊示意圖4為本發(fā)明第一實(shí)施例的監(jiān)視計(jì)時器致能電路執(zhí)行系統(tǒng)重置的流程圖5為本發(fā)明的第二實(shí)施例的監(jiān)視計(jì)時器致能電路執(zhí)行系統(tǒng)重置的流程 圖；以及
圖6為本發(fā)明第三實(shí)施例的監(jiān)視計(jì)時器致能電路執(zhí)行系統(tǒng)重置的流程圖。
其中，附圖標(biāo)記
硬件控制單元10記憶單元110
緩沖電路130硬件緩存單元150
軟件控制單元20第一軟件緩存單元212
第二軟件緩存單元214第三軟件緩存單元216
第四軟件緩存單元218譯碼單元240
第一反向電路241第二反向電路243
致能控制電路245監(jiān)視計(jì)時器40
數(shù)據(jù)線D0， Dl, D2， D3控制及運(yùn)算電路30
具體實(shí)施例方式
請參考圖1所示，為本發(fā)明的監(jiān)視計(jì)時器致能電路的方塊示意圖。本發(fā)明
的監(jiān)視計(jì)時器致能電路可設(shè)置于微處理器內(nèi)，包括一硬件控制單元(hardware control unit) 10、 一軟件控制單元(software control unit) 20、 一控制及 運(yùn)算電路30及一監(jiān)視計(jì)時器(watchdog timer) 40。
硬件控制單元10連結(jié)于控制及運(yùn)算電路30，用以輸出一硬件致能信號 (hardware enable signal)至控制及運(yùn)算電路30。顧名思義，硬件控制單元 10內(nèi)的硬件致能值(hardware enable value)于設(shè)計(jì)者在設(shè)計(jì)微處理器(未繪 示)時就已設(shè)定完成，且燒錄在微處理器內(nèi)的存儲單元(未繪示)中。當(dāng)微處理 器通電重置(power-on reset)后，便會產(chǎn)生一頻率信號(clock)至硬件控制單 元10內(nèi)的緩存器(未繪示)，用以控制硬件控制單元10來擷取存儲單元中的 硬件致能值至緩存器中，以進(jìn)一步地產(chǎn)生硬件致能信號。此外，每通電重置一 次，硬件控制單元10就由存儲單元中擷取至少一個位(bit)的硬件致能值至緩 存器中。硬件致能值可以為零(0)或壹(1)。
軟件控制單元20連結(jié)于控制及運(yùn)算電路30，用以輸出一軟件致能信號至
控制及運(yùn)算電路30。軟件控制單元20內(nèi)的軟件致能值(software enable value) 由微處理器內(nèi)的多個數(shù)據(jù)線(databus)所提供，再配合由設(shè)計(jì)者在設(shè)定軟件 控制單元20內(nèi)的緩存器(未繪示)的值所產(chǎn)生的頻率信號，以進(jìn)一步地產(chǎn)生 軟件致能信號。其中，軟件致能值為零或壹的任意值。
控制及運(yùn)算電路30連結(jié)于監(jiān)視計(jì)時器40。用以當(dāng)微處理器執(zhí)行應(yīng)用程序 發(fā)生錯誤時，將硬件致能信號及軟件致能信號作運(yùn)算，來產(chǎn)生一致能控制信號 (enable control signal)，并利用此致能控制信號來致能監(jiān)視計(jì)時器40，以 進(jìn)一步地輸出一重置信號(reset signal)來重置微處理器，即系統(tǒng)重置(chip reset)。此外，由于控制及運(yùn)算電路30用于運(yùn)算，由硬件控制單元10所提 供的硬件致能信號及由軟件控制單元20所提供的軟件致能信號，以產(chǎn)生致能 控制信號，因此控制及運(yùn)算電路30由至少一個邏輯電路所組成，例如由異或 門(NOR)或與非門(NAND)所組成。
舉例來說，請參考圖2所示，為本發(fā)明內(nèi)容的硬件控制單元的方塊示意圖。 硬件控制單元10包括一存儲單元110、至少一緩沖電路(buffer circuit) 130 及至少一硬件緩存單元(hardware register) 150。由于執(zhí)行硬件致能所需的硬 件致能值預(yù)先儲存在硬件控制單元10內(nèi)的存儲單元110中，因此硬件控制單 元10中的硬件緩存單元150會根據(jù)一第一頻率信號來擷取存儲單元110中的 硬件致能值，其中，此第一頻率信號為硬件緩存單元150的工作頻率(load clock)，每當(dāng)微處理器通電重置一次，微處理器就會產(chǎn)生此第一頻率信號。
另外一方面，在擷取硬件致能值至硬件緩存單元150的過程中，會先將硬 件致能值先傳送至緩沖電路130來作緩沖放大的動作，以增加硬件致能值的驅(qū) 動能力(driving ability)。因此，存儲單元110可以為一次可編程存儲單 元(one-time programmable cell, OTP cell),艮卩非揮發(fā)性內(nèi)存(non-volatile memory)或可抹除禾呈序化只讀存儲器(Erasable Programmed Read Only Memory, EPR0M)。硬件緩存單元150可以由觸發(fā)器所組成的邏輯電路。
請參考圖3所示，其為本發(fā)明內(nèi)容的軟件控制單元的方塊示意圖。軟件控 制單元20包括一第一軟件緩存單元(software register) 212、 一第二軟件緩 存單元214、 一第三軟件緩存單元216、 一第四軟件緩存單元218及一譯碼單 元(decoding unit) 240。
首先，根據(jù)一第二頻率信號，由每一緩存單元(第一軟件緩存單元212至第四軟件緩存單元218)所對應(yīng)的數(shù)據(jù)線(D0 D3)擷取軟件致能值，以組 成一多字節(jié)。此第二頻率信號為設(shè)計(jì)者在設(shè)計(jì)這些軟件緩存單元時所產(chǎn)生的工 作頻率。此多字節(jié)由多個零或壹所組成。因此第一軟件緩存單元212、第二軟 件緩存單元214、第三軟件緩存單元216及第四軟件緩存單元218皆可以為觸 發(fā)器°
接著，譯碼單元240中的第一反向電路(inversion circuit) 241會將由 第一軟件緩存單元212擷取出來的軟件致能值反向，第二反向電路243會將由 第三軟件緩存單元216擷取出來的軟件致能值反向，并且配合由其它兩個軟件 緩存單元(第二軟件緩存單元214及第四軟件緩存單元218)所擷取的軟件致 能值，以提供致能控制電路245來作運(yùn)算，產(chǎn)生一軟件致能信號。因此，第一 反向電路241及第二反向電路243皆為非門(NOT)，致能控制電路245則可 以為與非門(NAND)。
請參考圖4所示，為本發(fā)明內(nèi)容的第一實(shí)施例的監(jiān)視計(jì)時器致能電路運(yùn)作 的流程圖，且一并參考圖1、 2、 3。設(shè)計(jì)者在設(shè)計(jì)微處理器時，會預(yù)先設(shè)定執(zhí) 行硬件致能所需要的硬件致能值，并燒錄在微處理器內(nèi)的存儲單元110中。
首先，當(dāng)微處理器啟動電源后，如步驟S410，監(jiān)視計(jì)時器致能電路會先 啟動硬件致能，如步驟S420。監(jiān)視計(jì)時器致能電路根據(jù)第一頻率信號，來控 制硬件控制單元10由微處理器內(nèi)的存儲單元110中，擷取1個位的硬件致能 值至所對應(yīng)的硬件緩存單元。也就是說，存儲單元110中的硬件致能值將經(jīng)由 緩沖電路130，傳送至硬件緩存單元150，以產(chǎn)生硬件致能信號。其中，第一 頻率信號為設(shè)計(jì)者在設(shè)計(jì)這些硬件緩存單元時所產(chǎn)生的工作頻率。硬件致能信 號的位數(shù)根據(jù)使用者的需要來作調(diào)整，而本實(shí)施例以1個位為例。硬件致能值 為零或壹。
接著，監(jiān)視計(jì)時器致能電路會啟動軟件致能，如步驟S430。監(jiān)視計(jì)時器 致能電路會根據(jù)一第二頻率信號，來控制軟件控制單元20由微處理器內(nèi)的數(shù) 據(jù)線D0 D3中，分別擷取1個位的軟件致能值至數(shù)據(jù)線D0 D3所對應(yīng)的軟件 緩存單元。也就是說，數(shù)據(jù)線DO上的軟件致能值將傳送至第一軟件緩存單元 212，數(shù)據(jù)線D1上的軟件致能值將傳送至第二軟件緩存單元214，數(shù)據(jù)線D2 上的軟件致能值將傳送至第三軟件緩存單元216，以及數(shù)據(jù)線D3上的軟件致 能值將傳送至第四軟件緩存單元218。其中，第二頻率信號為設(shè)計(jì)者在設(shè)計(jì)這些軟件緩存單元時所產(chǎn)生的工作頻率。
譯碼單元240中的第一反向電路241會將第一軟件緩存單元212內(nèi)的軟件 致能值反向，第二反向電路243亦會將第三軟件緩存單元216內(nèi)的軟件致能值 反向。最后，這兩個反向后的軟件致能值及其它兩個未反向的軟件致能值會傳 送至致能控制電路245中作運(yùn)算，以產(chǎn)生軟件致能信號。其中，這四個位的軟 件致能值皆為任意值，即可以零或壹。
假設(shè)，軟件控制單元20為高電位致能(high enable)。當(dāng)數(shù)據(jù)線D0 D3 所提供的任意的多字節(jié)為(1111)，經(jīng)過第一反向電路241及第二反向電路243 的反向后，形成(1010)的多字節(jié)。當(dāng)軟件控制單元20預(yù)設(shè)解除致能組為(1111) 時，軟件致能信號將會為一，因此不會將軟件控制單元20失能，且致能控制 電路245會使監(jiān)視計(jì)時器40進(jìn)行系統(tǒng)重置。當(dāng)數(shù)據(jù)線D0 D3所提供的任意的 多字節(jié)為(1010)，經(jīng)過第一反向電路241及第二反向電路243的反向后，形成 (llll)的多字節(jié)。當(dāng)軟件控制單元20預(yù)設(shè)解除致能組為(1010)時，則軟件致 能信號將會為零，因此會使軟件控制單元20失能，且致能控制電路245不一 定會使監(jiān)視計(jì)時器40進(jìn)行系統(tǒng)重置。
因此，軟件控制單元20內(nèi)的反向電路的數(shù)量可隨解除致能組而作調(diào)整。 而解除致能組隨著多字節(jié)及致能控制電路245調(diào)整。多字節(jié)則隨著使用者的需 要，由微處理器內(nèi)的多個數(shù)據(jù)線中選擇部分?jǐn)?shù)據(jù)線，作為軟件致能值的來源。
當(dāng)監(jiān)視計(jì)時器致能電路皆完成了軟件致能及硬件致能的設(shè)定后，分別將硬 件控制單元10所輸出的硬件致能信號及軟件控制單元20所輸出的軟件致能信 號傳送至監(jiān)視計(jì)時器致能電路內(nèi)的控制及運(yùn)算電路30。控制及運(yùn)算電路30會 將硬件致能信號及軟件致能信號作運(yùn)算，以產(chǎn)生致能控制信號，如步驟S440。 致能控制信號可以高電位致能或低電位致能。
其中，軟件致能及硬件致能可以高電位致能或低電位致能(low enable),
而高電位致能利用位狀態(tài)為一時致能，低電位致能則利用位狀態(tài)為零時致能。 致能控制信號則可根據(jù)控制及運(yùn)算電路、硬件致能信號及軟件致能信號，來決 定高電位致能或低電位致能。
最后，監(jiān)視計(jì)時器致能電路會判斷微處理器是否發(fā)生異常，如步驟S450。 當(dāng)微處理器未發(fā)生任何異常時，監(jiān)視計(jì)時器致能電路會進(jìn)一步地將監(jiān)視計(jì)時器 內(nèi)的計(jì)數(shù)內(nèi)容清除，即執(zhí)行熱重置的動作，如步驟S460。當(dāng)微處理器發(fā)生了
異常狀態(tài)，監(jiān)視計(jì)時器致能電路會使監(jiān)視計(jì)時器產(chǎn)生重置信號，以重置微處理器，如步驟S470。
請參考圖5，為本發(fā)明的第二實(shí)施例的監(jiān)視計(jì)時器致能電路運(yùn)作的流程 圖，且一并參考圖l、 2、 3。首先，當(dāng)微處理器啟動電源后，如步驟S510，監(jiān) 視計(jì)時器致能電路會先啟動軟件致能，如步驟S520。
監(jiān)視計(jì)時器致能電路會根據(jù)一第二頻率信號，控制軟件控制單元20由微 處理器內(nèi)的數(shù)據(jù)線D0 D3中，分別擷取1個位的軟件致能值至數(shù)據(jù)線D0 D3 所對應(yīng)的軟件緩存單元。譯碼單元240中的第一反向電路241會將第一軟件緩 存單元212內(nèi)的軟件致能值反向，第二反向電路243亦會將第三軟件緩存單元 216內(nèi)的軟件致能值反向。最后，這兩個反向后的軟件致能值及其它兩個未反 向的軟件致能值會傳送至致能控制電路245中作運(yùn)算，以產(chǎn)生軟件致能信號。
接著，監(jiān)視計(jì)時器致能電路會啟動硬件致能，如步驟S530。監(jiān)視計(jì)時器 致能電路根據(jù)第一頻率信號，來控制硬件控制單元10由微處理器內(nèi)的存儲單 元110中，擷取1個位的硬件致能值至所對應(yīng)的硬件緩存單元。也就是說，存 儲單元110中的硬件致能值將經(jīng)由緩沖電路130，傳送至硬件緩存單元150， 以產(chǎn)生硬件致能信號。
當(dāng)監(jiān)視計(jì)時器致能電路皆完成了軟件致能及硬件致能的設(shè)定后，分別將硬 件控制單元10所輸出的硬件致能信號及軟件控制單元20所輸出的軟件致能信 號傳送至監(jiān)視計(jì)時器致能電路內(nèi)的控制及運(yùn)算電路30?？刂萍斑\(yùn)算電路30會 將硬件致能信號及軟件致能信號作運(yùn)算，以產(chǎn)生致能控制信號，如步驟S540。
最后，監(jiān)視計(jì)時器致能電路會判斷微處理器是否發(fā)生異常，如步驟S550。 當(dāng)微處理器未發(fā)生任何異常時，監(jiān)視計(jì)時器致能電路會進(jìn)一步地將監(jiān)視計(jì)吋器 內(nèi)的計(jì)數(shù)內(nèi)容清除，即執(zhí)行熱重置的動作，如步驟S560。當(dāng)微處理器發(fā)生了 異常狀態(tài)，監(jiān)視計(jì)時器致能電路會使監(jiān)視計(jì)時器產(chǎn)生重置信號，以重置微處理 器，如步驟S570。
請參考圖6，為本發(fā)明的第三實(shí)施例的監(jiān)視計(jì)時器致能電路運(yùn)作的流程 圖，且一并參考圖l、 2、 3。首先，當(dāng)微處理器啟動電源后，如步驟S610，監(jiān) 視計(jì)時器致能電路會同時啟動硬件致能及軟件致能，如步驟S620。
當(dāng)監(jiān)視計(jì)時器致能電路啟動軟件致能時，監(jiān)視計(jì)時器致能電路會根據(jù)一第 二頻率信號，來控制軟件控制單元20由微處理器內(nèi)的數(shù)據(jù)線D0 D3中，分別
擷取1個位的軟件致能值至數(shù)據(jù)線D0 D3所對應(yīng)的軟件緩存單元。譯碼單元 240中的第一反向電路241會將第一軟件緩存單元212內(nèi)的軟件致能值反向， 第二反向電路243亦會將第三軟件緩存單元216內(nèi)的軟件致能值反向。最后， 這兩個反向后的軟件致能值及其它兩個未反向的軟件致能值會傳送至致能控 制電路245中作運(yùn)算，以產(chǎn)生軟件致能信號。
當(dāng)監(jiān)視計(jì)時器致能電路啟動硬件致能時，監(jiān)視計(jì)時器致能電路會根據(jù)第一 頻率信號，控制硬件控制單元10由微處理器內(nèi)的存儲單元110中，擷取l個 位的硬件致能值至所對應(yīng)的硬件緩存單元。也就是說，存儲單元110中的硬件 致能值將經(jīng)由緩沖電路130，傳送至硬件緩存單元150，以產(chǎn)生硬件致能信號。
當(dāng)監(jiān)視計(jì)時器致能電路皆完成了軟件致能及硬件致能的設(shè)定后，將硬件控 制單元10所輸出的硬件致能信號及軟件控制單元20所輸出的軟件致能信號傳 送至監(jiān)視計(jì)時器致能電路內(nèi)的控制及運(yùn)算電路30?？刂萍斑\(yùn)算電路30會將硬 件致能信號及軟件致能信號作運(yùn)算，以產(chǎn)生致能控制信號，如步驟S630。
最后，監(jiān)視計(jì)時器致能電路會判斷微處理器是否發(fā)生異常，如步驟S640。 當(dāng)微處理器未發(fā)生任何異常時，監(jiān)視計(jì)時器致能電路會進(jìn)一步地將監(jiān)視計(jì)時器 內(nèi)的計(jì)數(shù)內(nèi)容清除，即執(zhí)行熱重置的動作，如步驟S650。當(dāng)微處理器發(fā)生了 異常狀態(tài)，監(jiān)視計(jì)時器致能電路會使監(jiān)視計(jì)時器產(chǎn)生重置信號，以重置微處理 器，如步驟S660。
本發(fā)明的優(yōu)點(diǎn)在于，增加軟件致能，使監(jiān)視計(jì)時器致能電路不易受到環(huán)境 因素的影響，造成監(jiān)視計(jì)時器失能。
本發(fā)明另一優(yōu)點(diǎn)在于，硬件致能值預(yù)先燒錄在微處理器內(nèi)的存儲單元中。
本發(fā)明的再一優(yōu)點(diǎn)在于，用以產(chǎn)生軟件致能信號的多字節(jié)由微處理器內(nèi)的 多個數(shù)據(jù)線所提供，且為零或壹所組成的任意值。
本發(fā)明的再一優(yōu)點(diǎn)在于，軟件控制單元由多個軟件緩存單元及一個由至少 一個反向電路及一個致能控制電路所組成的譯碼單元所組成，而軟件緩存單元 的數(shù)量隨著使用者的需求而調(diào)整。
本發(fā)明的再一優(yōu)點(diǎn)在于，硬件致能信號、軟件致能信號及致能控制信號可 以高電位致能或低電位致能，且隨使用者需求而調(diào)整。
以上所述僅為本發(fā)明的最佳可行實(shí)施例，非拘限本發(fā)明的專利范圍，凡運(yùn) 用本發(fā)明說明書及附圖所做的等效變化，均同理包括于本發(fā)明的范圍內(nèi)。
權(quán)利要求
1、一種監(jiān)視計(jì)時器致能電路，設(shè)置于一微處理器內(nèi)，用以輸出一重置信號來重置該微處理器，其特征在于包括一控制及運(yùn)算電路，連結(jié)于該微處理器的一監(jiān)視計(jì)時器，用以輸出一致能控制信號，來致能該監(jiān)視計(jì)時器，使該監(jiān)視計(jì)時器輸出該重置信號；一硬件控制單元，連結(jié)于該控制及運(yùn)算電路，用以輸入一硬件致能信號至該控制及運(yùn)算電路，來決定該致能控制信號的狀態(tài)；以及一軟件控制單元，連結(jié)于該控制及運(yùn)算電路，用以輸入一軟件致能信號致該控制及運(yùn)算電路，來決定該致能控制信號的狀態(tài)。
2、 如權(quán)利要求1所述的監(jiān)視計(jì)時器致能電路，其特征在于該硬件控制單 元還進(jìn)一步包括一存儲單元，用以預(yù)先儲存一硬件致能值；以及一硬件緩存單元，用以根據(jù)一第一頻率信號來讀取該硬件致能值，其中， 該第一頻率信號為該硬件緩存單元的工作頻率。
3、 如權(quán)利要求2所述的監(jiān)視計(jì)時器致能電路，其特征在于該存儲單元為 一一次可編程存儲單元。
4、 如權(quán)利要求2所述的監(jiān)視計(jì)時器致能電路，其特征在于該存儲單元為 一可抹除程序化只讀存儲器。
5、 如權(quán)利要求2所述的監(jiān)視計(jì)時器致能電路，其特征在于該硬件緩存單 元為一觸發(fā)器。
6、 如權(quán)利要求2所述的監(jiān)視計(jì)時器致能電路，其特征在于硬件控制單元 還進(jìn)一步包括至少一緩沖電路，用以緩沖該硬件致能值。
7、 如權(quán)利要求1所述的監(jiān)視計(jì)時器致能電路，其特征在于該軟件控制單 元進(jìn)一步包括多個軟件緩存單元；以及一譯碼單元，連結(jié)于該些軟件緩存單元，用以根據(jù)所述軟件緩存單元所輸 入的多個軟件致能值，來決定該軟件致能信號的狀態(tài)。
8、 如權(quán)利要求7所述的監(jiān)視計(jì)時器致能電路，其特征在于所述軟件緩存 單元為觸發(fā)器。
9、 如權(quán)利要求7所述的監(jiān)視計(jì)時器致能電路，其特征在于該譯碼單元進(jìn) 一步包括至少一個反向電路，連結(jié)于部分的所述軟件緩存單元，用以將部分的所述 軟件致能值反向；及一致能控制電路，連結(jié)于所述反向電路及部分的所述軟件緩存單元，用以 根據(jù)所述反向電路及部分的所述軟件緩存單元的輸出，來控制該軟件致能信號 的狀態(tài)。
10、 如權(quán)利要求9所述的監(jiān)視計(jì)時器致能電路，其特征在于該致能控制電路為一與非門。
11、 如權(quán)利要求1所述的監(jiān)視計(jì)時器致能電路，其特征在于該控制及運(yùn)算 電路由至少一邏輯電路所組成。
12、 一種監(jiān)視計(jì)時器的致能方法，其特征在于包括啟動硬件致能，并擷取至少一預(yù)先設(shè)定的硬件致能值，以產(chǎn)生一硬件致能信號，來決定一致能控制信號；啟動軟件致能，并接收一系統(tǒng)內(nèi)的多個數(shù)據(jù)線所提供的多個軟件致能值， 以產(chǎn)生一軟件致能信號，來決定該致能控制信號；以及根據(jù)該致能控制信號，致能該監(jiān)視計(jì)時器，以進(jìn)行系統(tǒng)重置。
13、 如權(quán)利要求12所述的監(jiān)視計(jì)時器的致能方法，其特征在于啟動硬件 致能的步驟進(jìn)一步包括，根據(jù)一第一頻率信號來擷取該硬件致能值，以產(chǎn)生該 硬件致能信號。
14、 如權(quán)利要求13所述的監(jiān)視計(jì)時器的致能方法，其特征在于啟動硬件 致能的步驟進(jìn)一步包括，根據(jù)該第一頻率信號來擷取該硬件致能值后，緩沖該 硬件致能值，以產(chǎn)生該硬件致能信號。
15、 如權(quán)利要求13所述的監(jiān)視計(jì)時器的致能方法，其特征在于該第一頻 率信號為暫存該硬件致能值所需的工作頻率，且由系統(tǒng)進(jìn)行電源重置時所產(chǎn) 生。
16、 如權(quán)利要求12所述的監(jiān)視計(jì)時器的致能方法，其特征在于該硬件致 能值預(yù)先儲存在一存儲單元內(nèi)。
17、 如權(quán)利要求12所述的監(jiān)視計(jì)時器的致能方法，其特征在于啟動軟件 致能的步驟進(jìn)一步包括，根據(jù)一第二頻率信號來接收該些軟件致能值，并進(jìn)行譯碼，來產(chǎn)生該軟件致能信號。
18、 如權(quán)利要求17所述的監(jiān)視計(jì)時器的致能方法，其特征在于啟動軟件致能的步驟進(jìn)一步包括，將部分的所述軟件致能值反向后，配合另一部份的所 述軟件致能值，以完成譯碼動作，產(chǎn)生該軟件致能信號。
19、 如權(quán)利要求17所述的監(jiān)視計(jì)時器的致能步驟，其特征在于該第二頻 率信號為暫存所述軟件致能值所需的工作頻率，且為預(yù)先設(shè)定。
20、 如權(quán)利要求12所述的監(jiān)視計(jì)時器的致能方法，其特征在于先啟動硬 件致能，再啟動軟件致能。
21、 如權(quán)利要求12所述的監(jiān)視計(jì)時器的致能方法，其特征在于先啟動軟件致能，再啟動硬件致能。
22、 如權(quán)利要求12所述的監(jiān)視計(jì)時器的致能方法，其特征在于同時啟動 硬件致能及軟件致能。
全文摘要
本發(fā)明公開了一種監(jiān)視計(jì)時器致能電路及其方法，設(shè)置于微處理器內(nèi)，以輸出重置信號來重置微處理器，包括控制及運(yùn)算電路，連結(jié)于微處理器的監(jiān)視計(jì)時器，以輸出致能控制信號致能該監(jiān)視計(jì)時器，使該監(jiān)視計(jì)時器輸出重置信號；硬件控制單元，連結(jié)于控制及運(yùn)算電路，用以輸入硬件致能信號至控制及運(yùn)算電路，來決定致能控制信號的狀態(tài)；軟件控制單元，連結(jié)于控制及運(yùn)算電路，以輸入軟件致能信號致控制及運(yùn)算電路，來決定致能控制信號的狀態(tài)。本發(fā)明整合硬件控制單元及軟件控制單元，來增加防止微處理器因外在環(huán)境因素造成監(jiān)視計(jì)時器失效的能力，即使其中一種致能方法失效，仍能致能監(jiān)視計(jì)時器，以進(jìn)行微處理器的系統(tǒng)重置的動作。
文檔編號G06F11/00GK101174227SQ20061013802
公開日2008年5月7日 申請日期2006年11月2日 優(yōu)先權(quán)日2006年11月2日
發(fā)明者林俊谷, 林光宇 申請人:盛群半導(dǎo)體股份有限公司