專利名稱：一種iic總線擴展系統(tǒng)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及電子技術(shù)領(lǐng)域，尤其涉及一種IIC(Inter-Integrated Circuit, 即I20總線擴展系統(tǒng)結(jié)構(gòu)。
背景技術(shù)：
在進行產(chǎn)品設(shè)計時，我們常常會用到IIC總線，IIC總線是CPU (Central Process Unit,中央處理單元)與外圍設(shè)備的一個常用總線接口 ，常用于CPU與 慢速設(shè)備進行數(shù)據(jù)交互和一些快速設(shè)備的帶外配置等。
通常具備IIC接口的設(shè)備芯片，會有幾個地址腳如A0和A1，在進行電路 設(shè)計時，通過將A0、 Al接高電平或低電平來實現(xiàn)DEVICE ID (設(shè)備ID)的 確定，這樣就可以在IIC總線上掛接多個同一廠家的IIC的接口設(shè)備。但有時 候在一個產(chǎn)品中可能需要掛接很多個這樣的設(shè)備，而AO， Al兩個地址線最多 允許在IIC總線上掛接4個同一個廠家的設(shè)備，如果超過四個，IIC總線上就 無法進行設(shè)備身份的唯一識別，這時候設(shè)計人員的一般做法是通過CPU的 GPIO (General Purpose Input Output,通用輸入輸出)腳來模擬IIC控制器， 當用GPIO模擬時(IIC接口芯片假定是有A0、 Al兩個腳)要掛接16個設(shè)備 需要兩個驅(qū)動來實現(xiàn)， 一個是用IIC接口，最多只能掛接4個設(shè)備，其余用 GPIO，則需要8X2=16個GPIO接口。這樣會帶來驅(qū)動開發(fā)人員的工作量加大 (需要去模擬IIC總線控制器)和更多CPU的GPIO腳的使用(有時CPU無
法提供這么多GPio腳)；當cpu在模擬nc接口時可能被高優(yōu)先級的中斷事 件打斷而無法實現(xiàn)一個iic完整時序的模擬，從而帶來系統(tǒng)的不穩(wěn)定性。 綜上可知，所述現(xiàn)有技術(shù)的nc總線擴展系統(tǒng)結(jié)構(gòu)，在實際使用上顯然存
在不便與缺陷，所以有必要加以改進。
實用新型內(nèi)容
針對上述的缺陷，本實用新型的目的在于提供一種nc總線擴展系統(tǒng)結(jié)構(gòu)，其能夠減少gpio的使用，同時降低了系統(tǒng)開銷，提高了效率。
為了實現(xiàn)上述目的，本實用新型提供一種nc總線擴展系統(tǒng)結(jié)構(gòu)，包括
cpu,以及和所述cpu連接的多個受控設(shè)備，所述cpu與所述受控設(shè)備之間
連接有時鐘控制器。
根據(jù)本實用新型的nc總線擴展系統(tǒng)結(jié)構(gòu)，所述cpu上設(shè)有nc總線，所 述nc總線包括數(shù)據(jù)線和同步時鐘線。
根據(jù)本實用新型的nc總線擴展系統(tǒng)結(jié)構(gòu)，所述cpu上設(shè)有與所述時鐘
控制器相連接的gpio腳。
根據(jù)本實用新型的nc總線擴展系統(tǒng)結(jié)構(gòu)，所述時鐘控制器包括時鐘輸入 和多個時鐘輸出，所述時鐘輸入與所述同步時鐘線連接，所述時鐘輸出與所述 受控設(shè)備連接。
根據(jù)本實用新型的nc總線擴展系統(tǒng)結(jié)構(gòu)，所述多個受控設(shè)備包括若干設(shè) 備組，每一個所述時鐘輸出與一個所述設(shè)備組連接。
根據(jù)本實用新型的nc總線擴展系統(tǒng)結(jié)構(gòu)，所述多個受控設(shè)備具有相同的
設(shè)備id。
根據(jù)本實用新型的nc總線擴展系統(tǒng)結(jié)構(gòu)，所述數(shù)據(jù)線與所述受控設(shè)備連接。
根據(jù)本實用新型的nc總線擴展系統(tǒng)結(jié)構(gòu)，所述cpu還包括一個nc驅(qū)動 單元。
根據(jù)本實用新型的nc總線擴展系統(tǒng)結(jié)構(gòu)，所述時鐘控制器為cpld芯片
或者fpga邏輯器件。
本實用新型nc總線擴展系統(tǒng)結(jié)構(gòu)包括cpu，以及和所述cpu連接的多 個受控設(shè)備，所述cpu與受控設(shè)備間連接有時鐘控制器，所述時鐘控制器可
以為cpld芯片或者fpga邏輯器件。所述cpu上設(shè)有iic總線，所述iic
總線包括與受控設(shè)備連接的數(shù)據(jù)線和同步時鐘線，所述時鐘控制器包括時鐘輸 入和多個時鐘輸出，所述時鐘輸入與所述同步時鐘線連接，所述時鐘輸出與所
述受控設(shè)備連接。借此，本實用新型減少了 cpu的gpio使用，由于不需要
花cpu的時鐘去模擬nc的時鐘，能大大降低系統(tǒng)開銷，提高效率。優(yōu)選的， 應(yīng)用了 cpu的nc控制器，nc的時鐘電路完全由nc硬件控制器完成，不需 要耗cpu的時序，iic控制器和cpu是并行的，無需cpu干預(yù)，從而提高可靠性。

圖1是本實用新型一種IIC總線擴展系統(tǒng)結(jié)構(gòu)的結(jié)構(gòu)示意圖； 圖2是本實用新型的一個實施例的電路結(jié)構(gòu)圖。
具體實施方式
為了使本實用新型的目的、技術(shù)方案及優(yōu)點更加清楚明白，
以下結(jié)合附圖 及實施例，對本實用新型進行進一步詳細說明。應(yīng)當理解，此處所描述的具體 實施例僅僅用以解釋本實用新型，并不用于限定本實用新型。
圖i示出了本實用新型一種nc總線擴展系統(tǒng)結(jié)構(gòu)的結(jié)構(gòu)圖，包括cpu
10，以及和CPU10連接的多個受控設(shè)備，包括受控設(shè)備l-n、受控設(shè)備2-n、 受控設(shè)備3-n和受控設(shè)備n-n(n為大于等于1，小于等于4的自然數(shù))，如圖1 所示，多個受控設(shè)備包括受控設(shè)備30、 31、 32……3N，在CPU 10與所述受 控設(shè)備間連接有時鐘控制器11。
cpu io上設(shè)有nc總線，所述nc總線包括數(shù)據(jù)線(sdl)和同步時鐘線
(SCL)。數(shù)據(jù)線(SDL)分別與受控設(shè)備l-n、受控設(shè)備2-n、受控設(shè)備3-n 和受控設(shè)備n-n等多個受控設(shè)備連接，同步時鐘線(SCL)與時鐘控制器11 連接。時鐘控制器11包括時鐘輸入和多個時鐘輸出，時鐘輸入與CPU 10的 同步時鐘線(SCL)連接，時鐘輸出與受控設(shè)備l-n、受控設(shè)備2-n、受控設(shè)備3-n 和受控設(shè)備n-n等多個受控設(shè)備連接。優(yōu)選的，時鐘控制器11為CPLD
(Complex Programmable Logic Device,復(fù)雜可編程邏輯器件)芯片或 FPGA(Field—Programmable Gate Array,現(xiàn)場可編程門陣列)邏輯器件。
受控設(shè)備l-n、受控設(shè)備2-n、受控設(shè)備3-n和受控設(shè)備n-n等多個受控設(shè) 備分別與CPU 10和時鐘控制器11連接。由于CPU 10的IIC總線上連接的芯 片只能為同一型號，芯片廠家在生產(chǎn)芯片時給芯片的一個身份證號碼，即設(shè)備 ID號，所以多個受控設(shè)備必須具有相同的設(shè)備ID。
本實用新型IIC總線擴展系統(tǒng)結(jié)構(gòu)還包括一個IIC驅(qū)動單元，該IIC驅(qū)動
單元包括了驅(qū)動程序，用于對整個nc總線擴展系統(tǒng)結(jié)構(gòu)進行驅(qū)動控制。
通過對IIC總線時鐘的控制，來實現(xiàn)對總線上具有相同設(shè)備ID的受控設(shè)備的分別控制，與傳統(tǒng)的GPIO模擬IIC接口相比，可以減少CPUIO的GPIO
使用，能大大減少驅(qū)動程序的開發(fā)工作量，能實現(xiàn)用一個驅(qū)動程序?qū)Χ鄠€芯片
的控制，由于不需要花cpu 10的時鐘去模擬nc的時鐘，能大大降低系統(tǒng)開 銷，提高效率。
圖2示出了本實用新型的一個實施例的電路結(jié)構(gòu),包括CPU 10，以及假定 只有A0、 Al地址的16個受控設(shè)備，CPU 10與受控設(shè)備間連接有用作時鐘控 制器11的CPLD芯片21，也可以采用FPGA邏輯器件作為時鐘控制器11。
CPU 10上設(shè)有與時鐘控制器11相連接的GPIO腳(GPIOl與GPI02)， CPU 10的數(shù)據(jù)線(SDL)分別與每個受控設(shè)備連接，同步時鐘線(SCL)與 CPLD芯片21連接，作為CPLD芯片21的時鐘輸入。
從圖2中可以看出，16個受控設(shè)備包括四個設(shè)備組，DEVICEO-O、 DEVICE0-1、 DEVICE0-2和DEVICE0-3為一個設(shè)備組；DEVICE 1-0、 DEVICEl-l、 DEVICE 1-2和DEVICE 1-3為一個設(shè)備組；DEVICE2-0 、 DEVICE2-1、 DEVICE2-2和DEVICE2-3為一個設(shè)備組；DEVICE3-0 、 DEVICE3-1、 DEVICE3-2和DEVICE3-3為一個設(shè)備組。所有的受控設(shè)備具有 相同的設(shè)備ID。
CPLD芯片21包括四個時鐘輸出SCL0、 SCL1、 SCL2禾BSCL3。每一個 時鐘輸出分別與一個設(shè)備組連接，SCL0與DEVICEO-0、 DEVICE0-1 、 DEVICE0陽2以及DEVICEO-3連接；SCL1與DEVICE 1-0、 DEVICE1-1 、 DEVICE 1-2以及DEVICEl畫3連接；SCL2與DEVICE2畫0、 DEVICE2-1 、 DEVICE2-2以及DEVICE2-3連接；SCL3與DEVICE3-0、 DEVICE3-1 、 DEVICE3-2以及DEVICE3-3連接。
當GPIO2GPIOl=00時SCLO=SCL其他SCL1、 SCL2和SCL3為高阻態(tài)， IIC總線上只有受控設(shè)備DEVICEO-O、 DEVICE0-1、 DEVICE0-2和DEVICEO-3
可以響應(yīng)nc總線指令，其他受控設(shè)備由于沒有時鐘scl無法響應(yīng)nc控制 器發(fā)出的命令。
當GPIO2GPIOl=01時SCL1=SCL其他SCLO、 SCL2和SCL3為高阻態(tài)， IIC總線上只有受控設(shè)備DEVICEl-O、 DEVICE1-1、 DEVICE1-2和DEVICE1-3
可以響應(yīng)nc總線指令，其他受控設(shè)備由于沒有時鐘scl無法響應(yīng)nc控制 器發(fā)出的命令。當GPIO2GPIOl=10時SCL2=SCL其他SCL0、 SCL1和SCL3為高阻態(tài)， IIC總線上只有受控設(shè)備DEVICE2-0、 DEVICE2-1 、 DEVICE2-2和DEVICE2-3
可以響應(yīng)IIC總線指令，其他受控設(shè)備由于沒有時鐘SCL無法響應(yīng)IIC控制 器發(fā)出的命令。
當GPI02GPI01=11時SCL3=SCL其他SCL0， SCL1， SCL2為高阻態(tài)， 1IC總線上只有受控設(shè)備DEVICE3-0， DEVICE3-1， DEVICE3-2， DEVICE3-3
可以響應(yīng)IIC總線指令，其他受控設(shè)備由于沒有時鐘SCL無法響應(yīng)IIC控制 器發(fā)出的命令。
本實用新型應(yīng)用了 CPU的IIC控制器，IIC的時鐘電路完全由IIC硬件控 制器完成，不需要耗CPU的時序，IIC控制器和CPU是并行的，無需CPU干
預(yù)，從而提高可靠性。
綜上所述，本實用新型nc總線擴展系統(tǒng)結(jié)構(gòu)包括cpu，以及和所述cpu
連接的多個受控設(shè)備，所述CPU與受控設(shè)備間連接有時鐘控制器，所述時鐘 控制器可以為CPLD芯片或者FPGA邏輯器件。所述CPU上設(shè)有IIC總線， 所述IIC總線包括與受控設(shè)備連接的數(shù)據(jù)線和同步時鐘線，所述時鐘控制器包 括時鐘輸入和多個時鐘輸出，所述時鐘輸入與所述同步時鐘線連接，所述時鐘 輸出與所述受控設(shè)備連接。借此，本實用新型減少了 CPU的GPIO使用，由
于不需要花cpu的時鐘去模擬nc的時鐘，能大大降低系統(tǒng)開銷，提高效率。 優(yōu)選的，應(yīng)用了cpu的nc控制器，nc的時鐘電路完全由nc硬件控制器完 成，不需要耗cpu的時序，iic控制器和cpu是并行的，無需cpu干預(yù)，從
而提高可靠性。
當然，本實用新型還可有其它多種實施例，在不背離本實用新型精神及其 實質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當可根據(jù)本實用新型作出各種相應(yīng)的改 變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本實用新型所附的權(quán)利要求的保 護范圍。
權(quán)利要求1、一種IIC總線擴展系統(tǒng)結(jié)構(gòu)，包括CPU，以及和所述CPU連接的多個受控設(shè)備，其特征在于，所述CPU與所述受控設(shè)備之間連接有時鐘控制器。
2、 根據(jù)權(quán)利要求i所述的nc總線擴展系統(tǒng)結(jié)構(gòu)，其特征在于，所述cpu 上設(shè)有iic總線，所述nc總線包括數(shù)據(jù)線和同步時鐘線。
3、 根據(jù)權(quán)利要求i所述的nc總線擴展系統(tǒng)結(jié)構(gòu)，其特征在于，所述CPU上設(shè)有與所述時鐘控制器相連接的GPIO腳。
4、 根據(jù)權(quán)利要求2所述的iic總線擴展系統(tǒng)結(jié)構(gòu)，其特征在于，所述時鐘控制器包括時鐘輸入和多個時鐘輸出，所述時鐘輸入與所述同步時鐘線連 接，所述時鐘輸出與所述受控設(shè)備連接。
5、 根據(jù)權(quán)利要求4所述的IIC總線擴展系統(tǒng)結(jié)構(gòu)，其特征在于，所述多 個受控設(shè)備包括若干設(shè)備組，每一個所述時鐘輸出與一個所述設(shè)備組連接。
6、 根據(jù)權(quán)利要求i所述的nc總線擴展系統(tǒng)結(jié)構(gòu)，其特征在于，所述多個受控設(shè)備具有相同的設(shè)備id。
7、 根據(jù)權(quán)利要求2所述的IIC總線擴展系統(tǒng)結(jié)構(gòu)，其特征在于，所述數(shù) 據(jù)線與所述受控設(shè)備連接。
8、 根據(jù)權(quán)利要求1所述的IIC總線擴展系統(tǒng)結(jié)構(gòu)，其特征在于，所述CPU 還包括一個iic驅(qū)動單元。
9、 根據(jù)權(quán)利要求1 8任一項所述的iic總線擴展系統(tǒng)結(jié)構(gòu)，其特征在于， 所述時鐘控制器為CPLD芯片或FPGA邏輯器件。
專利摘要本實用新型公開了一種IIC總線擴展系統(tǒng)結(jié)構(gòu)，包括CPU，以及和所述CPU連接的多個受控設(shè)備，所述CPU與受控設(shè)備間連接有時鐘控制器，所述時鐘控制器可以為CPLD芯片或者FPGA邏輯器件。更好的是，所述CPU上設(shè)有IIC總線，所述IIC總線包括與受控設(shè)備連接的數(shù)據(jù)線和同步時鐘線，所述時鐘控制器包括時鐘輸入和多個時鐘輸出，所述時鐘輸入與所述同步時鐘線連接，所述時鐘輸出與所述受控設(shè)備連接。借此，本實用新型減少了CPU的GPIO使用，由于不需要花CPU的時鐘去模擬IIC的時鐘，能大大降低系統(tǒng)開銷，提高效率。
文檔編號G06F13/40GK201374060SQ20082023520
公開日2009年12月30日 申請日期2008年12月16日 優(yōu)先權(quán)日2008年12月16日
發(fā)明者彭代兵 申請人:康佳集團股份有限公司