專利名稱：存儲器系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種通過4吏用非易失性半導(dǎo)體存儲器配置的存儲器系統(tǒng)。
技術(shù)背景最近，NAND型閃速存儲器作為一種非易失性半導(dǎo)體存儲器已吸引了 注意。NAND型閃速存儲器的寫7W擦除操作比NOR型閃速存儲器的寫入 /擦除操作更快。此外，由于半導(dǎo)體裝置的制造技術(shù)的t艮，已推進(jìn)了半導(dǎo) 體元件的尺寸縮小，并且每單位面積的存儲器容量一直在增加。使用NAND 型閃速存儲器的大容量存儲器系統(tǒng)已商業(yè)化。通常，在NAND型閃速存儲器中，多個(gè)頁被集合起來以形成一個(gè)塊。 寫^/讀取處理是以頁為單位執(zhí)行，并且擦除處理是以塊為單位執(zhí)行(例如， 參見專利文件l)。此外，隨著信息技術(shù)的最i^艮，例如超過數(shù)兆字節(jié)的大小的許多大 容量文件(例如圖像文件、音樂文件和視頻文件)被存儲在次級存儲裝置 (例如個(gè)人計(jì)算機(jī))中。在應(yīng)用使用NAND型閃速存儲器(例如，其具有 4千字節(jié)的頁大小)的存儲器系統(tǒng)作為次,儲裝置的情況下，以及當(dāng)寫 入顯著大于頁大小(其是NAND型閃速存儲器中的寫入單位)的文件時(shí)， 存在這樣的問題，即必須針對每一頁(4千字節(jié))執(zhí)行寫入，因此寫入文 件需要4艮長時(shí)間。另一方面，如果增加每頁的寫入大小以提高大容量文件 的寫入效率，則在寫入小于頁大小的文件時(shí)，在頁中產(chǎn)生未^f吏用的區(qū)域。另外，NAND型閃速存儲器中的數(shù)據(jù)的重寫處理需要以下處理將數(shù) 據(jù)保存在存儲器(例如動態(tài)隨M取存儲器(DRAM))中一次；更新將 要在存儲器上重寫的頁；將構(gòu)成包括已更新頁的塊的彩:據(jù)寫入這樣的塊中，7數(shù)據(jù)已從該塊中擦除，并且該塊不同于當(dāng)前存儲數(shù)據(jù)的塊；以及擦除原始 塊。因此，在寫入與塊大小相比具有小容量并且具有高重寫頻率的文件時(shí)， 在頁中產(chǎn)生未使用的區(qū)域，并且無用擦除數(shù)目增加。因此，寫入效率(其 是擦除數(shù)據(jù)數(shù)量與寫入數(shù)據(jù)數(shù)量的比率)降低，從而劣化構(gòu)成塊的單元。
曰本專利申請公開笫2007-279402號
本發(fā)明的一個(gè)目的是提供一種存儲器系統(tǒng)，其可存儲小于塊大小的數(shù) 據(jù)以及大于塊大小的數(shù)據(jù)而不劣化寫入效率。
發(fā)明中容
根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲器系統(tǒng)包括易失性第 一存儲單元； 非易失性第二存儲單元，其存儲通過所述第 一存儲單元從主機(jī)裝置傳輸?shù)?br> 數(shù)據(jù)，其中存儲器區(qū)域包括多個(gè)并行操作元件；以及控制器，其執(zhí)行在所
述笫 一存儲單元與所述笫二存儲單元之間或者所述第二存儲單元內(nèi)的數(shù)據(jù)
傳送，其中所述控制器包括接口指定單元，其相對于接口單元，指定并 行操作元件指定信息和將要存取的數(shù)據(jù)的地址，所述并行操作元件指定信 息指示所述第二存儲單元中的用于存取所述數(shù)據(jù)的并行操作元件；所述接 口單元，其并聯(lián)連接到所述第二存儲單元中的各個(gè)并行操作元件，用于存 取基于由所述接口指定單元所指定的所述并行操作元件指定信息和所述地 址而選擇的所述第二存儲單元中的一個(gè)或多個(gè)并行操作元件的地址；以及 控制單元，其在數(shù)據(jù)存取時(shí)，根據(jù)將要存取的數(shù)據(jù)的類型，將用于所述數(shù) 據(jù)存取的所述并4亍操作元件指定信息設(shè)定至所述接口指定單元。
根據(jù)本發(fā)明的 一個(gè)實(shí)施例的存儲器系統(tǒng)包括易失性第 一存儲單元； 非易失性第二存儲單元，其存儲通過所述第 一存儲單元從主機(jī)裝置傳輸?shù)?數(shù)據(jù)，其中存儲器區(qū)域包括多個(gè)并行操作元件；以及控制器，其包括接
口指定單元，其相對于接口單元，指定用于存取數(shù)據(jù)的地址；所述接口單 元，其并聯(lián)連接到所述笫二存儲單元中的各個(gè)并行操作元件，用于基于由 所述接口指定單元指定的所述地址而存取所述數(shù)據(jù)；以及控制單元，其在 數(shù)據(jù)存取時(shí)，將所述第二存儲單元中的目的地的地址設(shè)定至所述接口指定單元，且其控制在所述第 一存儲單元與所述第二存儲單元之間或者在所述第二存儲單元內(nèi)的數(shù)據(jù)傳送，其中所述控制單元在所述數(shù)據(jù)存取時(shí)根據(jù)將要存取的數(shù)據(jù)的類型而確定用于在所述接口單元與所述第二存儲單元之間的所述數(shù)據(jù)存取的并行操作元件，并且相對于所述接口指定單元，設(shè)定用
無效地址。


圖1是才艮據(jù)本發(fā)明的第一實(shí)施例的存儲器系統(tǒng)的配置的一個(gè)實(shí)例的框
圖2是包括在NAND存儲器中的一個(gè)塊的一個(gè)配置實(shí)例的電路圖；圖3是才艮據(jù)第一實(shí)施例的NAND控制器控制寄存器的一個(gè)配置實(shí)例；圖4是CPU的功能配置的一個(gè)實(shí)例的框圖；圖5是存儲器系統(tǒng)中的數(shù)據(jù)傳送處理的一個(gè)實(shí)例；圖6 ( a)和6 ( b )描述在8位正常模式的情況下的數(shù)據(jù)存取控制的處理狀態(tài)；
圖7 (a)和7 (b)描述在32位X5lil模式的情況下的數(shù)據(jù)存取控制的處理狀態(tài)；
圖8是根據(jù)本發(fā)明的第二實(shí)施例的地址分配方法的實(shí)例；圖9 (a)和9 (b)是根據(jù)第二實(shí)施例的尋址方法的實(shí)例；圖10是根據(jù)本發(fā)明的第三實(shí)施例的NAND存儲器中的地址分配方法的實(shí)例；
圖11 (a)和ll (b)是才艮據(jù)第三實(shí)施例的地址指定方法的實(shí)例；圖12是根據(jù)NAND存儲器中的并行度的區(qū)域分段的實(shí)例；圖13是根據(jù)本發(fā)明的第四實(shí)施例的存儲器系統(tǒng)中的數(shù)據(jù)傳送處理的實(shí)例；
圖14示意性地描述根據(jù)本發(fā)明的第五實(shí)施例的NAND控制器控制寄存器的一個(gè)配置實(shí)例；以及圖15 (a)和15 (b)是當(dāng)?shù)筒⑿卸鹊拇鎯^(qū)域的大小變化時(shí)的實(shí)例。
具體實(shí)施例方式
下面將參考附圖來詳細(xì)解釋;f艮據(jù)本發(fā)明的存儲器系統(tǒng)的示范性實(shí)施
例。本發(fā)明并不限于這些實(shí)施例。
根據(jù)本發(fā)明的第 一 實(shí)施例的存儲器系統(tǒng)包括非易失性半導(dǎo)體存儲器，并且用作主機(jī)裝置(例如個(gè)人計(jì)算機(jī))的次級存儲裝置(固態(tài)驅(qū)動器(SSD))。該存儲器系統(tǒng)具有用于存儲已針對其從主機(jī)裝置發(fā)出寫入請求的數(shù)據(jù)和讀取已針對其從主機(jī)裝置發(fā)出讀取請求的數(shù)據(jù)的功能，以將數(shù)據(jù)輸出至主機(jī)裝置。圖l是根據(jù)第一實(shí)施例的存儲器系統(tǒng)的配置的一個(gè)實(shí)例的框圖。存儲器系統(tǒng)IO包括作為第一存儲單元的DRAMll、作為第二存儲單元的NAND型閃速存儲器(下文中，為"NAND存儲器")12，以及驅(qū)動控制電路(圖中表示為"ASIC") 13。
DRAM 11是用作用于數(shù)據(jù)傳送或用于記錄管理信息的存儲單元。具體地，用于數(shù)據(jù)傳送的存儲單元被用于在將數(shù)據(jù)寫入NAND存儲器12中之前暫時(shí)存儲已針對其從主機(jī)裝置發(fā)出寫入請求的數(shù)據(jù)，或者被用于從NAND存儲器12讀取已針對其從主機(jī)裝置發(fā)出讀取請求的數(shù)據(jù)并且暫時(shí)存儲該數(shù)據(jù)。記錄管理信息的存儲單元被用于存儲管理信息，該管理信息用于管理將要存儲在DRAM 11和NAND存儲器12中的數(shù)據(jù)的存儲位置。
NAND存儲器12用作用于存儲數(shù)據(jù)的存儲單元。具體地，NAND存儲器12存儲來自主機(jī)裝置的數(shù)據(jù)或存儲用于*的通過DRAM 11管理的管理信息。圖1描述NAND存儲器12包括四個(gè)并行操作元件120A至120D的情況。并行操作元件120A至120D中的每一者包括兩個(gè)封裝121，在這兩個(gè)封裝121中將具有預(yù)定大小的存儲器容量的八個(gè)芯片122置于一者中。一個(gè)并^f亍操作元件中的兩個(gè)封裝121共享NAND控制器134的控制引腳141和輸A7輸出引腳142，并且通過總線并聯(lián)連接到驅(qū)動控制電路13。連接到各個(gè)并行操作元件120A至120D的總線在傳送數(shù)據(jù)時(shí)用作信道15A至15D。在以下解釋中，將要連接到各個(gè)并行操作元件120A至120D的各個(gè)總線的寬度假定是8個(gè)位。
驅(qū)動控制電路13控制DRAM 11和NAND存儲器12。在第一實(shí)施例中，驅(qū)動控制電路13具有這樣的配置，即執(zhí)行各種類型的處理的中央處理單元(CPU) 131、在外部裝置(例如主機(jī)裝置)與驅(qū)動控制電路13之間傳送數(shù)據(jù)的外部接口 (圖中表示為外部IF) 132、控制DRAM 11的DRAM控制器133以及控制NAND存儲器12的NAND控制器134通過內(nèi)部總線135而彼此連接。
NAND控制器134包括NAND接口 (圖中表示為NAND-IF) 140，其在NAND存儲器12與NAND控制器34之間傳送數(shù)據(jù)；以及NAND控制器控制寄存器150,其控制NAND控制器134的操作。NAND接口 140具有用于構(gòu)成NAND存儲器12的并行操作元件120A至120D的每一者的控制引腳141以及輸入和輸出(IO)引腳142，并且通過信道15A至15D而連接到并行操作元件120A至120D。 NAND接口 140具有芯片啟動信號輸出單元143，并且連接到各個(gè)并行操作元件120A至120D。在圖1中所示的實(shí)例中，提供了連接到各個(gè)并行操作元件120A至120D的芯片122-0至122-3的芯片啟動信號線CEO、連接到芯片122-4至122-7的芯片啟動信號線CE1、連接到芯片122-8至122-11的芯片啟動信號線CE2以及連接到芯片122-12至122-15的芯片啟動信號線CE3。
在此解釋NAND存儲器12的配置。通過在基板上設(shè)置多個(gè)塊來配置NAND存儲器12，所述塊是數(shù)據(jù)擦除的單位。圖2是包括在NAND存儲器中的一個(gè)塊的一個(gè)配置實(shí)例的電路圖。在圖2中，指定圖上的右和左方向?yàn)閄方向，并且指定圖上的垂直于X方向的方向?yàn)閅方向。
NAND存儲器12的每一個(gè)塊BLK包括沿X方向順序設(shè)置的(m+1)個(gè)NAND串NS( m是等于或大于0的整數(shù))。各個(gè)NAND串NS包樹n+1)(n是等于或大于0的整數(shù))個(gè)存儲器單元晶體管MTO至MTn以及設(shè)置在(n+1)個(gè)存儲器單元晶體管MTO至MTn的線的相對端上的選擇晶體管ST1和ST2。
各個(gè)存儲器單元晶體管MTO至MTn包括場效應(yīng)晶體管，該場效應(yīng)晶體管具有形成在半導(dǎo)體M上的層壓柵極結(jié)構(gòu)。該層壓柵極結(jié)構(gòu)包括形 成在半導(dǎo)體141上的電荷累積層(浮動?xùn)烹姌O)，在半導(dǎo)體M與電荷累 積層之間設(shè)置有柵極介電膜；以及形成在電荷累積層上的控制柵電極，在 電荷累積層與控制柵電極之間設(shè)置有柵極間介電膜。存儲器單元晶體管 MTO至MTn分別是多級存儲器，其中閾值電壓根據(jù)累積于浮動?xùn)烹姌O中 的電子的數(shù)目變化，并且可根據(jù)閾值電壓的差異存儲等于或大于2個(gè)位的 數(shù)據(jù)。在以下所說明的實(shí)施例中，作為一個(gè)實(shí)例來解釋存儲器單元晶體管 MT是多級存儲器的情況；然而，存儲器單元晶體管MT可具有用于存儲 l位(二進(jìn)制)的結(jié)構(gòu)。
將字線WLO至WLn分別連接到構(gòu)成NAND串NS的存儲器單元晶體 管MTO至MTn的控制柵電極，并且通過相同字線WLi (i=0至n )將各 個(gè)NAND串NS中的存儲器單元晶體管MTi (i=0至n )共同地彼此連接。 即，在塊BLK中的相同線上的存儲器單元晶體管MTi的控制柵電極連接 到相同字線WLi。連接到相同字線WLi的(m+1)個(gè)存儲器單元晶體管 MTi被作為一頁進(jìn)行處理，并且頁變成在NAND存儲器12中的數(shù)據(jù)的寫 入和讀取的最小單位。
將各個(gè)位線BLO至BLm連接到一個(gè)塊BLK中的(m+1)個(gè)選擇晶體 管ST1的每一者的漏極，并且將選擇柵極線SGD共同地連接到其柵極。 將選擇晶體管ST1的源極連接到存儲器單元晶體管MTO的漏極。同樣， 將源極線SL共同地連接到一個(gè)塊BLK中的(m+1)個(gè)選擇晶體管ST2的 每一者的源極，并且將選擇柵極線SGS共同地連接到其柵極。將選擇晶體 管ST2的漏極連接到存儲器單元晶體管MTn的源極。
盡管未示出， 一個(gè)塊BLK中的位線BLj (j-0至m)共同地連接到其 它塊BLK的位線BLj當(dāng)中的選擇晶體管ST1的漏極。即，通it^目同位線 BLj連接多個(gè)塊BLK中的相同線上的NAND串NS。
在NAND存儲器12中，寫入和讀取的最小單位是包括連接到相同字 線WLi的存儲器單元晶體管MTi的頁，并且擦除的最小單位是包括預(yù)定 數(shù)目的頁的一個(gè)塊(物理塊)。多個(gè)塊一起構(gòu)成平面(plane)，并且多個(gè)平面構(gòu)成并行操作元件120A至120D之一。并行操作元件120A至120D 構(gòu)成一個(gè)NAND存儲器12。在圖l中所示的實(shí)例中，示出了并行操作元 件的數(shù)目(即，信道的數(shù)目)為四且平面的數(shù)目為2的情況。多個(gè)芯片122 構(gòu)成并行操作元件120A至120D;然而，平面和塊一起存在于一個(gè)芯片122 中。
構(gòu)成NAND存儲器12的各個(gè)并行操作元件120A至120D在寫入和讀 取時(shí)可在正常模式和雙速模式中的任何模式下操作。在正常模式下，針對 并行操作元件120A至120D之一中的每一個(gè)塊執(zhí)行數(shù)據(jù)的寫入和讀取。例 如，在針對用于第一平面的緩沖器中的一個(gè)頁累積數(shù)據(jù)之后，以相對于指 示塊的頁為單位執(zhí)行數(shù)據(jù)向與 一個(gè)并行操作元件中的第一平面對應(yīng)的塊的 寫入。同樣，在針對用于第二平面的緩沖器中的一個(gè)頁累積數(shù)據(jù)之后，以 相對于指示塊的頁為單位執(zhí)行數(shù)據(jù)向與第二平面對應(yīng)的塊的寫入。數(shù)據(jù)的 讀取也是針對一個(gè)頁執(zhí)行。
^il模式是用于通過使用并行操作元件120A至120D之一 中的兩個(gè)平 面中的各個(gè)塊，對兩個(gè)塊同時(shí)執(zhí)行數(shù)據(jù)的寫入和讀取。例如，當(dāng)用于兩個(gè) 塊的數(shù)據(jù)的寫入是相對于一個(gè)并行操作元件而執(zhí)行時(shí)，用于第一塊的一個(gè) 頁的數(shù)據(jù)在用于第一平面的緩沖器中累積，而用于第二塊的一個(gè)頁的數(shù)據(jù) 在用于第二平面的緩沖器中累積。然后將在用于第一和第二平面的緩沖器
中累積的數(shù)據(jù)件(piece)分別寫入第一平面的第一塊和第二平面的第二塊 中(執(zhí)行一程序)。以這種方式，可以在一個(gè)程序時(shí)間中寫入用于兩個(gè)頁 的數(shù)據(jù)?？梢砸韵嗤绞綀?zhí)行數(shù)據(jù)的讀取。
由于并行操作元件120A至120D通過信道并行地分別連接到驅(qū)動控制 電路13，因此可以并行地存取并行操作元件120A至120D，或者可以將數(shù) 據(jù)僅傳送至一個(gè)信道以存取并行操作元件。
在第一實(shí)施例中，在圖l的情況下，將數(shù)據(jù)的寫^/讀:iu4度和信道的 并行度組合，以提供兩種類型的存取模式。 (1)8位正常模式
在此模式中，僅操作連接到驅(qū)動控制電路13的四個(gè)信道中的一個(gè)信道，以相對于一個(gè)并行操作元件的塊，以8個(gè)位為單位執(zhí)行寫入和讀取。 數(shù)據(jù)的寫入/讀取大小的單位是頁大小，且擦除大小的單位是一個(gè)物理塊大 小。
(2 ) 32位雙速模式
在此模式中，并行地操作連接到驅(qū)動控制電路13的四個(gè)信道，并且通 過使用雙速模式，使用各個(gè)并行操作元件的兩個(gè)平面來執(zhí)行讀取和寫入。 數(shù)據(jù)的寫入/讀取大小的單位是"頁大小x 4個(gè)信道x2"，且擦除大小的單位 是8個(gè)物理塊大小。
除了這兩種類型的存W^式外，對NAND存儲器12的數(shù)據(jù)寫入和讀 取可通過在將數(shù)據(jù)寫入至NAND存儲器12時(shí)指定地址來執(zhí)行。圖3是根 據(jù)第一實(shí)施例的NAND控制器控制寄存器的一個(gè)配置實(shí)例。NAND控制器 控制寄存器150包括并行度指定寄存器151、信道指定寄存器152和地址 指定寄存器153。
并行度指定寄存器151設(shè)定用于每次執(zhí)行寫入和讀取的信道數(shù)目，即 并行度。在這種情況下，可設(shè)定一個(gè)信道和四個(gè)信道的任一者。當(dāng)設(shè)定一 個(gè)信道時(shí)，讀取和寫入的速度必須變成正常模式的速度，而當(dāng)設(shè)定四個(gè)信 道時(shí)，讀取和寫入的速度變成雙速模式的速度。即，當(dāng)通過并行度指定寄 存器151設(shè)定一個(gè)信道時(shí)，存取模式是8位正常模式，而當(dāng)設(shè)定四個(gè)信道 時(shí)，存取模式是32位雙速模式。
信道指定寄存器152設(shè)定將要在存取時(shí)使用的信道，而不同時(shí)使用所 有信道。在該實(shí)例中，當(dāng)通過并行度指定寄存器151設(shè)定一個(gè)信道時(shí)，從 信道15A至15D i殳定執(zhí)行寫/v/讀取處理或擦除處理的一個(gè)信道。當(dāng)通過 并行度指定寄存器151設(shè)定四個(gè)信道15A至15D時(shí)，信道指定寄存器152 指示"未指定"。
地址指定寄存器153設(shè)定執(zhí)行寫^/讀取處理或擦除處理的并行操作元 件120A至120D上的地址。
接下來解釋在NAND控制器控制寄存器150中設(shè)定的用于CPU 131 的功能。圖4是CPU的功能配置的一個(gè)實(shí)例的框圖。CPU 131包括數(shù)據(jù)傳送處理器1311，其執(zhí)行在DRAM 11與NAND存儲器12之間的數(shù)據(jù) 傳送；管理信息管理單元1312，其利用將要存儲在DRAM 11和NAND存 儲器12中的數(shù)據(jù)的變化來改變或存儲管理信息；管理信息恢復(fù)單元1313， 其在通電時(shí)基于存儲在NAND存儲器12中的管理信息來恢復(fù)最新管理信 息；以及處理?xiàng)l件設(shè)定單元1314，其相對于NAND存儲器12執(zhí)行對處理 條件設(shè)定單元1314的存取條件的設(shè)定。
處理?xiàng)l件設(shè)定單元1314根據(jù)將要寫入NAND存儲器12中的數(shù)據(jù)的類 型或?qū)⒁獜腘AND存儲器12讀取的數(shù)據(jù)的類型來執(zhí)行相對于NAND控制 器控制寄存器150的設(shè)定。在以下解釋的實(shí)例中，可如此設(shè)定處理M設(shè) 定單元1314，以^f更在從主機(jī)裝置指示對其存取的數(shù)據(jù)的情況下，在32位 雙速模式下執(zhí)行處理，而當(dāng)寫入或讀取在存儲器系統(tǒng)10中產(chǎn)生的數(shù)據(jù)時(shí)， 在8位正常模式下執(zhí)行處理。
存在管理信息存儲信息，其是用于管理將要存儲在NAND存儲器12 中的數(shù)據(jù)的存儲位置的管理信息的備盼，作為當(dāng)在8位正常模式下執(zhí)行處 理時(shí)在存儲器系統(tǒng)IO中產(chǎn)生的數(shù)據(jù)。通過CPU 131中的管理信息管理單 元1312來在DRAM 11上管理管理信息。管理信息管理單元1312存儲快 照和日志，作為NAND存儲器12中的管理信息存儲信息，其中該快照是 管理信息在特定時(shí)間點(diǎn)處的復(fù)本，而該日志是當(dāng)在管理信息中發(fā)生變化時(shí) 管理信息在變化之前和之后的差異信息。通常，當(dāng)正在操作存儲器系統(tǒng)IO 時(shí)，頻繁發(fā)出用于將DRAM 11上的管理信息保存在NAND存儲器12中 的命令(清理高速緩沖存儲器命令(flush cache command))，并且將日 志(其是管理信息的更新)寫入NAND存儲器12中。在斷電時(shí)，將DRAM 11上的管理信息作為快照寫入NAND存儲器12中。
接下來解釋存儲器系統(tǒng)10中的數(shù)據(jù)傳送操作。圖5是存儲器系統(tǒng)中的 數(shù)據(jù)傳送處理的一個(gè)實(shí)例。在該實(shí)例中，解釋在DRAM 11與NAND存儲 器12之間執(zhí)行數(shù)據(jù)傳送的情況。CPU 131中的處理?xiàng)l件i殳定單元1314獲 得在DRAM 11與NAND存儲器12之間傳送的數(shù)據(jù)的類型和將要在NAND 存儲器12上存取的地址(芯片122)。
15處理?xiàng)l件設(shè)定單元1314確定數(shù)據(jù)的類型，以相對于并行度指定寄存器 151設(shè)定NAND控制器控制寄存器150中的并行度("1"或"4")。即，處 理?xiàng)l件設(shè)定單元1314在從主機(jī)裝置請求的數(shù)據(jù)的情況下將并行度設(shè)定為 "4"，并且在在存儲器系統(tǒng)IO中產(chǎn)生的數(shù)據(jù)的寫入或讀取的情況下將并行 度設(shè)定為'T，。處理?xiàng)l件設(shè)定單元1314基于數(shù)據(jù)的目的地地址將NAND存 儲器12將要使用的信道(當(dāng)并行度為"l"時(shí)是信道中的任一者，而當(dāng)并行 度為"4"時(shí)是"未指定")設(shè)定至信道指定寄存器152，并且將目的地地址設(shè) 定至地址指定寄存器153 (步驟Sll)。當(dāng)通過處理?xiàng)l件設(shè)定單元1314對 NAND控制器控制寄存器150的設(shè)定完成時(shí)，通過數(shù)據(jù)傳送處理器1311 開始DRAM 11與NAND存儲器12之間的數(shù)據(jù)傳送。
之后，NAND控制器控制寄存器150將并行度指定寄存器151的值和 信道指定寄存器152的值傳送至NAND接口 140 (步驟S12 ) 。 NAND接 口 140控制通過并行度指定寄存器151和信道指定寄存器152指定的信道。 然后NAND接口 140執(zhí)行用于存取位于通過地址指定寄存器153指定的地 址的數(shù)據(jù)的控制(步驟S13 )。從而，控制在DRAM 11與NAND存儲器 12之間傳送的數(shù)據(jù)的傳送。
針對8位正常模式的情況和32位^Jt模式的情況順序地解釋在步驟 S12和S13處通過NAND控制器134執(zhí)行的數(shù)據(jù)存取控制處理。圖6 ( a) 和6 (b )描述在8位正常模式的情況下數(shù)據(jù)存取控制的處理狀態(tài)，其中圖 6(a)描述NAND控制器與NAND存儲器之間的數(shù)據(jù)存取控制狀態(tài)的概 要，而圖6 (b)描述信號向構(gòu)成NAND存儲器的各個(gè)芯片的輸入狀態(tài)。 在此解釋這樣的實(shí)例，其中將"l"設(shè)定為并行度(即，設(shè)定8位正常模式)， 將"Chl"(并行搮作元件120B)指定為信道，并且將"芯片122-10"指定為 地址。然而，在實(shí)踐中，代替芯片，將芯片122 (并行操作元件120A至 120D)中的地址指定為地址。
如圖6(a)中所示，NAND接口 140控制控制引腳141A和輸X/輸出 引腳142A，使得在從NAND控制器控制寄存器150接收并行度指定寄存 器151的值和信道指定寄存器152的值之后僅將信號傳輸至"Chl"。此夕卜，如圖6(b)中所示，NAND接口 140中的芯片啟動信號輸出單元143經(jīng)由 芯片啟動信號線CE2將芯片啟動信號僅供應(yīng)給通過地址指定寄存器153指 定的芯片122-10中的地址。因此，在正常模式下而非并行模式下在DRAM 11與NAND存儲器12中的并行操作元件120B的芯片122-10中的預(yù)定地 址之間執(zhí)行數(shù)據(jù)傳送。
圖7 (a )和7 (b )描述在32位X5Ul模式的情況下數(shù)據(jù)存取控制的處 理狀態(tài)，其中圖7 ( a)描述NAND控制器與NAND存儲器之間的數(shù)據(jù)存 取控制狀態(tài)的概^要，而圖7 (b)描述信號向構(gòu)成NAND存儲器的各個(gè)芯 片的輸入狀態(tài)。在此解釋這樣的實(shí)例，其中將"4"設(shè)定為并行度(即，設(shè)定 32位^i4模式)，將"未指定"指定為信道，并且將"芯片122-5"指定為地 址。
如圖7(a)中所示，NAND接口 140控制所有的控制引腳141和所有 的輸A/輸出引腳142，使得在從NAND控制器控制寄存器150接收并行度 指定寄存器151的值和信道指定寄存器152的值之后將信號傳輸至所有的 并行操作元件120A至120D。此時(shí)，NAND接口 140控制各個(gè)并行操作元 件120A至120D，以便在雙速模式下執(zhí)行數(shù)據(jù)寫入和讀取。此外，如圖7 (b)中所示，NAND接口 140中的芯片啟動信號輸出單元143經(jīng)由芯片 啟動信號線CE1將芯片啟動信號僅供應(yīng)給通過地址指定寄存器153指定的 芯片122-5中的地址。因此，在雙速模式下在DRAM11與NAND存儲器 12中的所有并4亍搮作元件120A至120D的芯片122-5中的預(yù)定地址之間四 者并行地執(zhí)行數(shù)據(jù)傳送。
當(dāng)結(jié)束通過透過NAND控制器控制寄存器150指定的條件所指定的數(shù) 據(jù)傳送時(shí)，結(jié)束數(shù)據(jù)傳送處理。
在以上解釋中，通過不僅包括信道的并行度還包括數(shù)據(jù)傳送速度的并 行度指定寄存器151，控制NAND存儲器12中的各個(gè)信道。然而，并行 度指定寄存器151可僅指定信道的并行度，并且可分離地提供用于指定傳 送速度的傳送速度指定寄存器，以在正常模式與雙速模式之間轉(zhuǎn)換。根據(jù) 這樣的配置，可通過分離地指定并行度和數(shù)據(jù)傳送速度而使并行度和數(shù)據(jù)傳送速度的組合更廣泛。在以上解釋中，可將并行度僅選擇為"1"或"4"; 然而，并行度可在最大信道數(shù)目的范圍內(nèi)進(jìn)行選擇。
此外，以上已解釋了這樣的實(shí)例，其中處理?xiàng)l件設(shè)定單元1314如此設(shè) 定處理?xiàng)l件，以便將要從主機(jī)裝置存取的數(shù)據(jù)是在32位雙速模式下存取， 并且在NAND存儲器12中產(chǎn)生的數(shù)據(jù)是在8位正常模式下存取。然而， 在具有數(shù)十千兆字節(jié)(gigabyte)的存儲器容量的NAND存儲器12的情況 下，管理信息的大小增加，并且作為管理信息的備除的快照具有大約"塊大 小x2x4個(gè)信道"的大小。另一方面，由于日志是差異信息，日志一般具有 大約頁大小的大小。因此，處理?xiàng)l件設(shè)定單元1314可如此設(shè)定處理*， 以便相對于將要從主機(jī)裝置存取的數(shù)據(jù)和管理信息存儲信息中的快照來執(zhí) 行寫入和讀取時(shí)，這些信息件是在32位雙速模式下存取，而當(dāng)執(zhí)行管理信 息存儲信息中的日志的寫入和讀取時(shí)，信息是在8位正常模式下存取。這 對以下所i兌明的實(shí)施例同樣適用。
根據(jù)第一實(shí)施例，根據(jù)數(shù)據(jù)的類型通過并行度指定寄存器151指定信 道15A至15D的并4亍度和對NAND控制器134中的NAND存儲器12的 數(shù)據(jù)存取時(shí)的傳送速度，并且通過信道指定寄存器152指定當(dāng)不使用所有 的信道15A至15D時(shí)將要使用的信道。結(jié)果，當(dāng)執(zhí)行小于預(yù)定大小的數(shù)據(jù) (例如在存儲器系統(tǒng)IO中產(chǎn)生的數(shù)據(jù)的日志)的寫入時(shí)，在8位正常模式 下使用一個(gè)選定的信道，以使得能夠以頁為單位向并行操作元件120A至 120D的一個(gè)選定塊中寫入，從而使得能夠提高寫入效率。此外，在需要重 寫的數(shù)據(jù)的情況下，并行度減小，從而使得能夠避免未針對其執(zhí)行重寫的 物理塊的無用擦除。另一方面，當(dāng)寫入、讀取或重寫等于或大于預(yù)定大小 的數(shù)據(jù)(例如從主機(jī)裝置指示的數(shù)據(jù)或快照)時(shí)，將傳送速度設(shè)定為正常 模式的速度的兩倍，并且通過增加并行度(例如四者并行)，與8位正常 模式相比可以雙倍速度寫入或讀取四倍數(shù)量的數(shù)據(jù)。因此，可根據(jù)將要存 取的數(shù)據(jù)的大小執(zhí)行有效的寫^V/讀取處理，并且可通過避免重寫時(shí)的無用 擦除來延長存儲器系統(tǒng)10的使用壽命。
在第一實(shí)施例中，通過NAND控制器控制寄存器150中的并行度指定寄存器151指定信道的并行度，并且通過信道指定寄存器152根據(jù)指定的 并行度來指定將要使用的信道。在本發(fā)明的第二實(shí)施例中，解釋在通過數(shù) 據(jù)傳送處理器執(zhí)行數(shù)據(jù)傳送時(shí)通過設(shè)計(jì)地址設(shè)定方法來減少將要在NAND 控制器控制寄存器150中設(shè)定的條件數(shù)目的方法。
圖8是才艮據(jù)第二實(shí)施例的地址分配方法的實(shí)例。在第一實(shí)施例中，作 為實(shí)例說明了將物理地址獨(dú)立地分配給構(gòu)成NAND存儲器12的并行操作 元件120A至120D的每一者并且物理地址的范圍為從0至5000的情況。 此時(shí)，CPU 131中的數(shù)據(jù)傳送處理器1311具有這樣的功能，其用于指定0 至5000 (其是有效地址范圍)當(dāng)中的一個(gè)值作為僅用于連接到并行操作元 件120A至120D中的將要存取的并行操作元件的信道的地址，并且指定有 效地址范圍外的一數(shù)值(例如5001 )作為用于連接到并行操作元件120A 至120D中的將不存取的并行操作元件的信道的地址。
通過由數(shù)據(jù)傳送處理器1311指定地址，指定信道的并行度和在執(zhí)行數(shù) 據(jù)傳送時(shí)將要使用的信道。結(jié)果，NAND控制器控制寄存器150不需要并 行度指定寄存器151和信道指定寄存器152，而僅需要地址指定寄存器153。 此夕卜，處理M設(shè)定單元1314僅需要在地址指定寄存器153中指定將要通 過數(shù)據(jù)傳送處理器1311存取的地址。
圖9(a)和9(b)是根據(jù)第二實(shí)施例的尋址方法的實(shí)例。在該實(shí)例中， 數(shù)據(jù)傳送處理器1311可僅選擇"1"或"4"作為并行度，并且并行度包括數(shù)據(jù) 傳送速度的信息。即，當(dāng)執(zhí)行將并行度指定為"l"的尋址時(shí)，認(rèn)為選擇8 位正常模式，而當(dāng)執(zhí)行將并行度指定為"4，，的尋址時(shí)，認(rèn)為選擇32位X5U4 模式。在以下解釋中，假定用于指定信道的信道的識別符分別是ChO、 Chl、 Ch2和Ch3。
在圖9 (a)中，在通過數(shù)據(jù)傳送處理器1311進(jìn)行數(shù)據(jù)存取時(shí)在地址 指定信息中指定對指定至信道ChO、 Chl和Ch3無效的信道地址(5001), 并且指定對指定至信道Ch2有效的地址。因此，認(rèn)為指定并行度"l，，并且 指定"Ch2"作為信道。結(jié)果，NAND控制器134確定其是這樣的數(shù)據(jù)存取 處理，其中并行度是指示僅使用信道Ch2的"l",并且數(shù)據(jù)存取速度是正常模式，以執(zhí)行處理。此時(shí)，處理^fH殳定單元1314在地址指定寄存器 153中設(shè)定已指定的地址。因此，當(dāng)采用并行度"l"執(zhí)行處理時(shí)，設(shè)定M 將要使用的信道有效的地址范圍內(nèi)的地址，并且將有效地址范圍外的地址 指定至地址指定信息中的其它信道。
在圖9 (b)中，由于通過數(shù)據(jù)傳送處理器1311將有效地址設(shè)定至地 址指定信息中的所有信道ChO至Ch3,指定并行度"4"，并且指定"未指定" 作為信道。結(jié)果，NAND控制器134確定其是這樣的數(shù)據(jù)存取處理，其中 并行度是指示使用所有信道ChO至Ch3且具有雙速模式中的數(shù)據(jù)存取速度 的"4"，以執(zhí)行處理。此時(shí)，處理?xiàng)l件設(shè)定單元1314在地址指定寄存器153 中設(shè)定已指定的地址。
在以上解釋中，數(shù)據(jù)傳送速度被包括在由數(shù)據(jù)傳送處理器1311進(jìn)行的 地址設(shè)定中的并4亍度的指定中。然而，該配置可以為，使得在由數(shù)據(jù)傳送 處理器1311進(jìn)行的地址設(shè)定中指定不包括數(shù)據(jù)傳送速度的純并行度，且通 過在NAND控制器控制寄存器150中分離地提供傳送速度指定寄存器而由 處理?xiàng)l件設(shè)定單元1314來設(shè)定數(shù)據(jù)傳送速度。
根據(jù)第二實(shí)施例，當(dāng)針對將要通過數(shù)據(jù)傳送處理器1311存取的數(shù)據(jù)， 將地址設(shè)定在存取指定信息中時(shí)，將無效地址范圍內(nèi)的值設(shè)定至并行操作 元件120A至120D中的未存取的并行操作元件。因此，不需要在NAND 控制器控制寄存器150中提供用于指定并行度的并行度指定寄存器151, 從而使得能夠簡化存儲器系統(tǒng)10的裝置配置。
在第二實(shí)施例中，將從0至5000的范圍內(nèi)的地址分別分配給每一個(gè)并 行操作元件，并且將有效地址范圍外的地址值指定至將要連接到不執(zhí)行數(shù) 據(jù)傳送處理的并^ft操作元件的信道，以從而i殳定并行度，且因此不提供并 行度指定寄存器和信道指定寄存器。在本發(fā)明的第三實(shí)施例中，解釋通過 另 一地址指定方法設(shè)定并行度且不提供并行度指定寄存器和信道指定寄存 器的情況。
圖10是才艮據(jù)第三實(shí)施例的NAND存儲器中的地址分配方法的實(shí)例。 在第二實(shí)施例中，如圖8中所示，將地址分配給構(gòu)成NAND存儲器12的并行操作元件120A至120D的每一者。然而，在第三實(shí)施例中，如圖10 中所示，從并行操作元件120A、 120B、 120C和120D的頭部依次分配地 址0、 1、 2、 3，并且之后依此順序分配地址以分配作為整個(gè)NAND存儲 器12的一個(gè)地址。即，當(dāng)假定n是等于或大于O的整數(shù)時(shí)，以十進(jìn)制記號 說明地址，將地址0、 4、 8、…、2n、…分配給并行操作元件120A(ChO)，
將地址l、 5、 9.....2n+l、…分配給并行操作元件120B ( Chl)，將地
址2、 6、 10、…、2n+2、…分配給并行操作元件120C (Ch2)，而將地 址3、 7、 11、…、2n+3、…分配給并行操作元件120D (Ch3)。
通過以這種方式分配地址，在十進(jìn)制記號中，當(dāng)通過將地址除以4獲 得的余l(xiāng)bl"0"時(shí)，指示并行操作元件120A ( Ch0 )，當(dāng)余數(shù)是"l"時(shí)，指 示并行操作元件120B ( Chl)，當(dāng)余數(shù)是"2"時(shí)，指示并行操作元件120C (Ch2),而當(dāng)余數(shù)是"3"時(shí)，指示并行操作元件120D (Ch3)。即，二進(jìn) 制記號中的地址的最后兩個(gè)數(shù)字是ChO中的"00"、 Chl中的"01"、 Ch2中 的"10"和Ch3中的"11"。因此，這些數(shù)字可用作用于識別信道的信道識別 信息(對應(yīng)于權(quán)利要求中的并行操作元件識別信息)?？筛鶕?jù)信道識別信 息的存在來設(shè)定信道使用的存在和并行度。
即，數(shù)據(jù)傳送處理器1311執(zhí)行尋址，使得并行操作元件120A至120D 中的將要存取的并行操作元件的數(shù)據(jù)中包括信道的信道識別信息，而并行
的信道識別信息。具體地，數(shù)據(jù)傳送處理器1311將識別信道(并行操作元 件)的值(信道識別信息)指派至并行操作元件120A至120D中的將要存 取的并行操作元件的數(shù)據(jù)地址的最后兩個(gè)數(shù)字，并且將除識別信道(并行 操作元件)的值(信道識別信息)外的值指派至并行操作元件120A至120D 中的將不存取的并行操作元件的地址的最后兩個(gè)數(shù)字。
圖11 U)和11 (b)是才艮據(jù)第三實(shí)施例的地址指定方法的實(shí)例。在該 實(shí)例中，假定數(shù)據(jù)傳送處理器1311可僅選擇并行度"1，，和"4"的任一者，并 且并行度包括數(shù)據(jù)傳送速度。即，當(dāng)執(zhí)行尋址以便將并行度指定為"l"時(shí)， 認(rèn)為選擇8位正常模式，而當(dāng)執(zhí)行尋址以便將并行度指定為"4"時(shí)，認(rèn)為選擇32位雙速模式。
在圖11 ( a)中，在通過數(shù)據(jù)傳送處理器1311進(jìn)行的存取指定信息中， 將無效地址指定為信道ChO、 Chl和Ch3的地址。即，在將要指定至信道 ChO、 Chl和Ch3的各個(gè)地址中，在十進(jìn)制記號中，通過將地址除以4獲 得的余數(shù)最初應(yīng)分別是O、 l和3;然而在這種情況下，余數(shù)對于所有這些 信道都是2。另一方面，將有效地址僅指定至信道Ch2。即，通過將十進(jìn) 制記號的信道Ch2的地址除以4獲得的余l(xiāng)tA 2。結(jié)果，NAND控制器134 確定其是這樣的數(shù)據(jù)存取處理，其中并行度是指示僅使用信道Ch2且具有 正常模式的數(shù)據(jù)存取速度的"l"，以執(zhí)行處理。因此，在采用并行度"l"執(zhí) 行的處理的情況下，將地址僅設(shè)定至將要使用的信道，以便包括設(shè)定至信 道的信道識別信息(即，設(shè)定最初將要存取的地址)，并且將不包括信道 識別信息的地址設(shè)定至其它并行操作元件。
在圖11 (b)中，通過數(shù)據(jù)傳送處理器1311將有效地址指定至地址指 定信息中的所有信道ChO至Ch3。即，指定至所有信道ChO至Ch3的地 址包括各個(gè)信道ChO至Ch3中的有效信道識別信息。更具體地，通過將十 進(jìn)制記號的信道ChO、 Chl、 Ch2和Ch3的各個(gè)地址除以4獲得的余數(shù)分 別是O、 1、 2和3。結(jié)果，NAND控制器134確定其是這樣的數(shù)據(jù)存取處 理，其中并行度是指示使用所有信道ChO至Ch3且具有雙速模式的數(shù)據(jù)存 取速度的"4"，以執(zhí)行處理。
在以上解釋中，數(shù)據(jù)傳送速度被包括在通過數(shù)據(jù)傳送處理器1311進(jìn)行 的地址設(shè)定中的并行度的指定中。然而，該配置可以是這樣的配置，以便 在通過數(shù)據(jù)傳送處理器1311進(jìn)行的地址設(shè)定中指定不包括數(shù)據(jù)傳送速度 的純并行度，并且通過在NAND控制器控制寄存器150中分離地提供傳送 速度指定寄存器而由處理?xiàng)l件設(shè)定單元1314來設(shè)定數(shù)據(jù)傳送速度。
根據(jù)第三實(shí)施例，當(dāng)數(shù)據(jù)傳送處理器1311設(shè)定地址時(shí)，利用不包括其 信道識別信息的無效地址來設(shè)定將不存取的并行操作元件。因此，不需要 在NAND控制器控制寄存器150中提供用于指定并行度的并行度指定寄存 器151和用于指定將要^f吏用的信道的信道指定寄存器152，從而使得能夠簡化存儲器系統(tǒng)10的裝置配置。
在本發(fā)明的第四實(shí)施例中，解釋在NAND存儲器中定義用于存儲具有 低并行度的數(shù)據(jù)的專有區(qū)域的情況。
圖12是根據(jù)NAND存儲器中的并行度的區(qū)域分段的實(shí)例。如圖12中
并行度數(shù)據(jù)的高并行度存儲區(qū)域1220。即，執(zhí)行尋址，以便劃分低并行度 存儲區(qū)域1210。低并行度存儲區(qū)域1210在從地址O至200的范圍內(nèi)，而 高并行度存儲區(qū)域1220在從地址201至XXX的范圍內(nèi)。假定變成低并行 度存儲區(qū)域1210與高并行度存儲區(qū)域1220之間的邊界的地址是預(yù)定的。 作為低并行度存儲區(qū)域1210的具體實(shí)例，例如，可提及用于存儲管理信息 存儲信息的區(qū)域，更具體地是用于將日志存儲在管理信息存儲信息中的區(qū) 域。作為高并行度存儲區(qū)域1220的具體實(shí)例，可提及用于存儲針對其從主 機(jī)裝置指示存儲的數(shù)據(jù)的區(qū)域和用于將快照存儲在管理信息存儲信息中的 區(qū)域。
該實(shí)例指示將并行度設(shè)定為"1"或"4"的情況，并且假定并行度包括數(shù) 據(jù)傳送速度。即，以8位正常模式下的速度存取具有并行度"1"的低并行度 存儲區(qū)域1210，并且以32位正常模式下的速度存取具有并行度"4"的高并 行度存儲區(qū)域1220。
因此，通過根據(jù)并行度中的差異對將要存取的區(qū)域分段，可在NAND 控制器134側(cè)上對地址譯碼，并且可辨識傳送并行度。即，當(dāng)目的地地址 是0至200時(shí)，區(qū)域是低并行度存儲區(qū)域1210，且因此NAND接口 140 在具有并行度"l，，的8位正常模式下存取低并行度存儲區(qū)域1210，而當(dāng)目 的地地址是201至XXX時(shí)，區(qū)域是高并行度存儲區(qū)域1220,且因此NAND 接口 130在具有并行度"4"的32位雙速模式下存取高并行度存儲區(qū)域 1220。
接下來解釋具有這樣的配置的存儲器系統(tǒng)io中的數(shù)據(jù)傳送處理的操 作。圖13是+艮據(jù)第四實(shí)施例的存儲器系統(tǒng)中的數(shù)據(jù)傳送處理的實(shí)例。在該 實(shí)例中，解釋在DRAM 11與NAND存儲器12之間執(zhí)行數(shù)據(jù)傳送的情況。CPU 131中的處理^HH殳定單元1314獲得將要在DRAM 11與NAND存 儲器12之間傳送的數(shù)據(jù)的類型和地址。
然后處理^ft設(shè)定單元1314基于數(shù)據(jù)的類型和地址，相對于信道指定 寄存器152設(shè)定與目的地地址對應(yīng)的并行操作元件120A至120D，并且相 對于NAND控制器控制寄存器150中的地址指定寄存器153設(shè)定目的地地 址(步驟S31)。當(dāng)完成通過處理?xiàng)l件設(shè)定單元1314對NAND控制器控 制寄存器150的設(shè)定時(shí)，通過處理*設(shè)定單元1314開始DRAM 11與 NAND存儲器12之間的數(shù)據(jù)傳送處理。
NAND控制器134中的NAND接口 140基于通過NAND控制器控制 寄存器150中的信道指定寄存器152指定的信道和通過地址指定寄存器 153指定的地址，確定用于存取數(shù)據(jù)的并行度，以控制將要使用的并行操 作元件120A至120D (步驟S32 )。即，當(dāng)?shù)刂肥菑?至200時(shí)，由于目 的地位于低并行度存儲區(qū)域1210中，在8位正常模式下執(zhí)行存取，而當(dāng)?shù)?址是從201至XXX時(shí)，由于目的地位于高并行度存儲區(qū)域1220中，在32 位雙速模式下執(zhí)行存取。從而控制在DRAM 11與NAND存儲器12之間 傳送的數(shù)據(jù)的傳送。當(dāng)完成數(shù)據(jù)存取時(shí)，結(jié)束數(shù)據(jù)傳送處理。
在步驟S32， NAND接口 140確定并行度以控制對NAND存儲器12 中的各個(gè)信道的存取，然而，NAND控制器控制寄存器150可將信道指定 寄存器152中的信道設(shè)定的值和地址指定寄存器153中的目的地地址設(shè)定 的值傳輸至NAND接口 140,以便NAND控制器控制寄存器150側(cè)控制信 道(步驟S32')。
在以上解釋中，數(shù)據(jù)傳ilil度被包括在并行度的指定中。然而，該配 置可以是這樣的配置，其使得指定不包括數(shù)據(jù)傳送速度的純并行度，并且 通過在NAND控制器控制寄存器150中分離地提皿ilit度指定寄存器而 由處理?xiàng)l件設(shè)定單元1314來設(shè)定數(shù)據(jù)傳送速度。
根據(jù)第四實(shí)施例，由于NAND存儲器12根據(jù)將要存取的數(shù)據(jù)的并行 度的差異將NAND存儲器12分段成區(qū)域，可根據(jù)目的地地址設(shè)定并行度， 并且不需要在NAND控制器控制寄存器150中提供用于指定并行度的并行度指定寄存器151，從而使得能夠簡化存儲器系統(tǒng)10的裝置配置。
在第四實(shí)施例中，說明了在NAND存儲器中提供低并行度存儲區(qū)域和 高并行度存儲區(qū)域的情況。然而，在本發(fā)明的第五實(shí)施例中，解釋這樣的 配置，其中NAND存儲器中的低并行度存儲區(qū)域的大小和高并行度存儲區(qū) 域的大小是可變的。
圖14示意性地描述根據(jù)第五實(shí)施例的NAND控制器控制寄存器的一 個(gè)配置實(shí)例。除了信道指定寄存器152和地址指定寄存器153外，NAND 控制器控制寄存器150還包括低并行度存儲區(qū)域指定寄存器154，其可改
并行度存儲區(qū)域指定寄存器154是通過CPU 131中的處理^Hf設(shè)定單元 1314來設(shè)定，并且可改變低并行度存儲區(qū)域1210的大小。
圖15 (a)和15 (b)是當(dāng)改變低并行度存儲區(qū)域的大小時(shí)的實(shí)例。在 圖15( a)中，低并行度存儲區(qū)域指定寄存器154將低并行度存儲區(qū)域1210 設(shè)定至從地址0至地址200的范圍。另一方面，在圖15 (b)中，低并行 度存儲區(qū)域指定寄存器154將低并行度存儲區(qū)域1210設(shè)定至從地址0至地 址300的范圍。以這種方式，可通過由處理?xiàng)l件設(shè)定單元1314任意設(shè)定低 并行度存儲區(qū)域指定寄存器154的值來改變低并行度存儲區(qū)域1210的大 小。
在以上解釋中，示出了提供改變低并行度存儲區(qū)域1210的地址范圍的 低并行度存儲區(qū)域指定寄存器154的情況，然而，本發(fā)明并不限于此。例 如，可提供并行度存儲區(qū)域設(shè)定寄存器，其改變用于存儲任意并行度s (s 是自然數(shù))的數(shù)據(jù)的存儲區(qū)域的大小。由于第五實(shí)施例中的數(shù)據(jù)傳送處理 與第四實(shí)施例中的數(shù)據(jù)傳送處理相同，因此省略對其的解釋。
根據(jù)第五實(shí)施例，由于提供并行度存儲區(qū)域設(shè)定寄存器，其改變用于 存儲具有特定并行度的數(shù)據(jù)的并行度存儲區(qū)域中的地址范圍，因此可任意 設(shè)定用于存儲具有特定并行度的數(shù)據(jù)所需的區(qū)域。
在以上解釋中，已解釋了其中存儲器系統(tǒng)使用NAND存儲器作為第二 存儲單元的實(shí)例，然而，本發(fā)明并不限于此。NAND存儲器可包括能夠記錄等于或大于2個(gè)位的多值數(shù)據(jù)的存儲器單元晶體管，而不包括能夠記錄 二進(jìn)制值的存儲器單元晶體管?？蓪⒁陨蠈?shí)施例應(yīng)用于存儲器系統(tǒng)使用另 一非易失性半導(dǎo)體存儲器作為第二存儲單元的情況。在以上解釋中，NAND 存儲器12中的數(shù)據(jù)的寫入和讀取的單位是頁大小的單位，并且擦除單位和 管理單位是塊大小的單位，然而，本發(fā)明并不限于此，并且可分別使用任 意單位。
在以上解釋中，已解釋了其中第一存儲單元是DRAM 11 (其是易失 性存儲器)并且第二存儲單元是NAND存儲器12 (其是非易失性存儲器) 的存儲器系統(tǒng)的實(shí)例，然而，本發(fā)明并不限于此。例如，可將以上實(shí)施例 應(yīng)用于這樣的存儲器系統(tǒng)，其中第 一存儲單元是非易失性存儲器并且第二 存儲單元也是非易失性存儲器。在這種情況下，不需要存儲管理信息存儲 信息(例如快照，其是通過第一存儲單元(非易失性存儲器)管理的管理 信息的*，和第二存儲單元(NAND存儲器)中的日志)的處理。然而， 可根據(jù)數(shù)據(jù)大小改變并行度和數(shù)據(jù)傳送速度。
根據(jù)本發(fā)明，可存儲小于塊大小的數(shù)據(jù)和大于塊大小的數(shù)據(jù)而不劣化 寫入效率。
本領(lǐng)域技術(shù)人員將容易想到其他優(yōu)點(diǎn)和修改。因此，本發(fā)明在其更寬 的方面不限于在此所示和所述的特定細(xì)節(jié)和示例性實(shí)施例。因此，可在不 偏離由所附權(quán)利要求書及其等價(jià)物所限定的總發(fā)明構(gòu)思的精神或范圍的情 況下進(jìn)行各種修改。
權(quán)利要求
1.一種存儲器系統(tǒng)，其包括易失性第一存儲單元；非易失性第二存儲單元，其存儲通過所述第一存儲單元從主機(jī)裝置傳輸?shù)臄?shù)據(jù)，其中存儲器區(qū)域包括多個(gè)并行操作元件；以及控制器，其執(zhí)行在所述第一存儲單元與所述第二存儲單元之間或者所述第二存儲單元內(nèi)的數(shù)據(jù)傳送，其中所述控制器包括接口指定單元，其相對于接口單元，指定并行操作元件指定信息和將要存取的數(shù)據(jù)的地址，所述并行操作元件指定信息指示所述第二存儲單元中的將要用于存取所述數(shù)據(jù)的并行操作元件；所述接口單元，其并聯(lián)連接到所述第二存儲單元中的各個(gè)并行操作元件，用于存取基于由所述接口指定單元所指定的所述并行操作元件指定信息和所述地址而選擇的所述第二存儲單元中的一個(gè)或多個(gè)并行操作元件的地址；以及控制單元，其在數(shù)據(jù)存取時(shí)，根據(jù)將要存取的數(shù)據(jù)的類型，將用于所述數(shù)據(jù)存取的所述并行操作元件指定信息設(shè)定至所述接口指定單元。
2.根據(jù)權(quán)利要求l的存儲器系統(tǒng)，其中所述并行操作元件具有多個(gè)平面，且被構(gòu)成為可在正常模式與雙速模 式之間切換，在所述正常模式下，在存取所述并行操作元件時(shí)同時(shí)使用的 平面的數(shù)目為一個(gè)，而在所述雙速模式下，所述平面的數(shù)目為多個(gè)；所述接口指定單元還包括用于指定所述第二存儲單元中的所述并行操 作元件中的數(shù)據(jù)的模式的功能；并且對于所述接口指定單元指定所述數(shù)據(jù)的模式的功能。
3.根據(jù)權(quán)利要求l的存儲器系統(tǒng)，其中所述控制器還包括數(shù)據(jù)傳送處 理器，其通過所述笫一存儲單元執(zhí)行在所述主機(jī)裝置與所述第二存儲單元之間的數(shù)據(jù)存??；并且當(dāng)通過所述數(shù)據(jù)傳送處理器存取的所述數(shù)據(jù)是由所述主機(jī)裝置指示存 取的數(shù)據(jù)時(shí)，所述控制單元設(shè)定所述接口指定單元以使用所有的并行操作 元件。
4. 根據(jù)權(quán)利要求l的存儲器系統(tǒng)，其中當(dāng)存取在所述存儲器系統(tǒng)中產(chǎn) 生的數(shù)據(jù)時(shí)，所述控制單元設(shè)定所述接口指定單元，以僅使用一個(gè)并行操 作元件。
5. 根據(jù)權(quán)利要求4的存儲器系統(tǒng)，其中在所述存儲器系統(tǒng)中產(chǎn)生的所 述數(shù)據(jù)是由所述控制器管理的管理信息且包括存儲在所述第二存儲單元中 的數(shù)據(jù)的存儲位置。
6. 根據(jù)權(quán)利要求l的存儲器系統(tǒng)，其中所述第一存儲單元存儲包括存 儲在所述第二存儲單元中的數(shù)據(jù)的存儲位置的管理信息，所述笫二存儲單元具有管理信息存儲區(qū)域，用于存儲包括快照和曰志 的管理信息存儲信息，所述快照是在特定時(shí)間點(diǎn)處的所述管理信息的復(fù)本， 所述日志是當(dāng)在所述管理信息中發(fā)生變化時(shí)在所述變化之前和之后的所述 管理信息的差異信息；并且當(dāng)在所述管理信息存儲區(qū)域中存儲所述日志時(shí)，所迷控制單元i殳定所 述接口指定單元，以在正常模式下僅使用一個(gè)并行操作元件，并且當(dāng)在所 述管理信息存儲區(qū)域中存儲所述快照時(shí)，所述控制單元設(shè)定所述接口指定 單元，以在雙速模式下使用所有的并行操作元件。
7. 根據(jù)權(quán)利要求l的存儲器系統(tǒng)，其中所述第一存儲單元是動態(tài)隨機(jī) 存取存儲器(DRAM)，且所述第二存儲單元是NAND型閃速存儲器。
8. —種存儲器系統(tǒng)，其包括 易失性第一存儲單元；非易失性第二存儲單元，其存儲通過所述第 一存儲單元從主機(jī)裝置傳 輸?shù)臄?shù)據(jù)，其中存儲器區(qū)域包括多個(gè)并行操作元件；以及控制器，其包括接口指定單元，其相對于接口單元，指定用于存取 數(shù)據(jù)的地址；所迷接口單元，其并聯(lián)連接到所述笫二存儲單元中的各個(gè)并行操作元件，用于基于由所述接口指定單元指定的所述地址而存取所述數(shù)據(jù)；以及控制單元，其在數(shù)據(jù)存取時(shí)，將所述第二存儲單元中的目的地的 地址設(shè)定至所述接口指定單元，且其控制在所述第 一存儲單元與所述第二 存儲單元之間或者在所述第二存儲單元內(nèi)的數(shù)據(jù)傳送，其中于在所述接口單元與所述第二存儲單元之間的所述數(shù)據(jù)存取的并行操作元 件，并且相對于所述接口指定單元，設(shè)定用于將要使用的并行操作元件的 有效地址和用于將不使用的并行操作元件的無效地址。
9. 根據(jù)權(quán)利要求8的存儲器系統(tǒng)，其中在所述第二存儲單元中，為所 述并行操作元件的每一者分配地址。
10. 根據(jù)權(quán)利要求8的存儲器系統(tǒng)，其中當(dāng)將一地址整體分配給所述 第二存儲單元以便包括能夠識別所述第二存儲單元中的每一個(gè)并行操作元件的并行操作元件識別信息時(shí)，所述控制單元相對于所述接口指定單元設(shè) 定這樣的有效地址且i殳定這樣的無效地址，該有效地址包括用于將要用于 所述數(shù)據(jù)存取的并行操作元件的并行操作元件識別信息，該無效地址不包 括用于將不使用的并行操作元件的并行操作元件識別信息。
11. 根據(jù)權(quán)利要求8的存儲器系統(tǒng)，其中所述第二存儲單元中的各個(gè) 并行操作元件具有以并行度限定的數(shù)據(jù)存儲區(qū)域，其中根據(jù)在所述數(shù)據(jù)存 取時(shí)將要使用的并行操作元件的數(shù)目而設(shè)定將要存取的存儲器區(qū)域，所述控制單元在所述數(shù)據(jù)存取時(shí)根據(jù)所述數(shù)據(jù)的類型而選擇所述以并 行度限定的數(shù)據(jù)存儲區(qū)域，并且將所述以并行度限定的數(shù)據(jù)存儲區(qū)域中的 所述地址設(shè)定至所述接口指定單元；并且所述接口單元基于設(shè)定至所述接口指定單元的所述地址而確定所述并 行操作元件的數(shù)目，以執(zhí)行在所述第二存儲單元與所述接口單元之間的所 述數(shù)據(jù)存取。
12. 根據(jù)權(quán)利要求ll的存儲器系統(tǒng)，其中所述接口指定單元還包括這 樣的功能，其用于指定所述第二存儲單元中的各個(gè)并行^Mt元件所具有的 所述以并行度限定的數(shù)據(jù)存儲區(qū)域的范圍。
13. 根據(jù)權(quán)利要求8的存儲器系統(tǒng)，其中所述并行操作元件具有多個(gè)平面，且被構(gòu)成為可在正常模式與雙速模 式之間切換，在所述正常才莫式下，在存取所述并行操作元件時(shí)同時(shí)使用的 平面的數(shù)目為一個(gè)，而在所述雙速模式下，所述平面的數(shù)目為多個(gè)；所述接口指定單元還包括用于指定所述第二存儲單元中的所述并行操 作元件中的數(shù)據(jù)的模式的功能；并且對于所述接口指定單元指定所述數(shù)據(jù)的模式的功能。
14. 根據(jù)權(quán)利要求8的存儲器系統(tǒng)，其中所述控制器還包括數(shù)據(jù)傳送 處理器，其通過所述第一存儲單元執(zhí)行在所述主機(jī)裝置與所述笫二存儲單 元之間的數(shù)據(jù)存?。徊⑶耶?dāng)通過所述數(shù)據(jù)傳送處理器存取的所述數(shù)據(jù)是由所述主機(jī)裝置指示存 取的數(shù)據(jù)時(shí)，所述控制單元設(shè)定所述接口指定單元以使用所有的并行操作 元件。
15. 根據(jù)權(quán)利要求8的存儲器系統(tǒng)，其中當(dāng)存取在所述存儲器系統(tǒng)中 產(chǎn)生的數(shù)據(jù)時(shí)，所述控制單元設(shè)定所述接口指定單元，以僅使用一個(gè)并行 操作元件。
16. 根據(jù)權(quán)利要求15的存儲器系統(tǒng)，其中在所述存儲器系統(tǒng)中產(chǎn)生的 所述數(shù)據(jù)是由所述控制器管理的管理信息且包括存儲在所述第二存儲單元 中的數(shù)據(jù)的存儲位置。
17. 根據(jù)權(quán)利要求8的存儲器系統(tǒng)，其中所述第一存儲單元存儲包括 存儲在所述第二存儲單元中的數(shù)據(jù)的存儲位置的管理信息，所述第二存儲單元具有管理信息存儲區(qū)域，用于存儲包括快照和曰志 的管理信息存儲信息，所迷快照是在特定時(shí)間點(diǎn)處的所述管理信息的復(fù)本， 所述日志是當(dāng)在所述管理信息中發(fā)生變化時(shí)在所述變化之前和之后的所述 管理信息的差異信息；并且當(dāng)在所述管理信息存儲區(qū)域中存儲所述日志時(shí)，所述控制單元設(shè)定所 述接口指定單元，以在正常模式下僅使用一個(gè)并行操作元件，并且當(dāng)在所述管理信息存儲區(qū)域中存儲所述快照時(shí)，所述控制單元設(shè)定所述接口指定 單元，以在雙速模式下使用所有的并行操作元件。
18.根據(jù)權(quán)利要求8的存儲器系統(tǒng)，其中所述第一存儲單元是動態(tài)隨 才;U^取存儲器(DRAM)，且所述第二存儲單元是NAND型閃速存儲器。
全文摘要
本發(fā)明提供一種存儲器系統(tǒng)，其可存儲小于塊大小的數(shù)據(jù)和大于塊大小的數(shù)據(jù)而不劣化寫入效率，并且可根據(jù)該數(shù)據(jù)動態(tài)地改變并行度。根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲器系統(tǒng)包括DRAM 11；NAND存儲器12；以及具有NAND控制器控制寄存器150的控制器，該NAND控制器控制寄存器150指定并行操作元件指定信息和相對于NAND接口140的數(shù)據(jù)地址，所述并行操作元件指定信息指示在數(shù)據(jù)存取時(shí)所使用的NAND存儲器12中的并行操作元件120A至120D，該NAND接口140并聯(lián)連接到各個(gè)并行操作元件120A至120D而用于存取基于該指定并行操作元件指定信息和該地址而選擇的一個(gè)或多個(gè)并行操作元件120A至120D的地址；以及CPU 131，其根據(jù)存取的數(shù)據(jù)的類型來設(shè)定該NAND控制器控制寄存器150中的并行操作元件指定信息。
文檔編號G06F12/00GK101681302SQ200980000108
公開日2010年3月24日 申請日期2009年1月20日 優(yōu)先權(quán)日2008年2月29日
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