專利名稱：信息處理裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種信息處理裝置，更具體地，涉及在與CPU (中央處理裝置)結(jié)合的 周邊模塊中包含的寄存器的位操作。
背景技術(shù)：
信息處理裝置包含微處理器、微控制器、信號處理器、圖像處理器、聲音處理器。作 為信息處理裝置的一例的微處理器，為了高速地進(jìn)行作為半導(dǎo)體芯片內(nèi)部的數(shù)據(jù)處理之一 的位操作處理，需要縮短從CPU到芯片內(nèi)的各周邊模塊的數(shù)據(jù)存取時(shí)間。在這樣的存取時(shí) 間縮短中，廣泛地進(jìn)行微處理器的工作頻率的提高、連接芯片內(nèi)的各周邊模塊的總線的高 速化、位操作用的新命令的追加等。但是，迄今為止，微處理器具有對周邊寄存器、存儲器等以一定單位(8位/16位 /32位)進(jìn)行數(shù)據(jù)處理的結(jié)構(gòu)，不能直接對周邊模塊指示只操作1位的位操作。因此，進(jìn)行 位操作時(shí)，需要進(jìn)行一次以一定單位(8位/16位/32位)從周邊寄存器、存儲器等向CPU 內(nèi)讀入數(shù)據(jù)、并將所讀入的數(shù)據(jù)中的1位大小的數(shù)據(jù)變更后再次寫回到周邊模塊的讀出修 改寫入(read modify write，以下簡稱“RMW”)動(dòng)作?？墒牵谠揜MW動(dòng)作中，CPU把總線鎖定(固定在不接收除位操作處理以外的處理 的狀態(tài))，CPU自身在RMW動(dòng)作中也不能執(zhí)行其它命令。因此，為了縮短位操作處理，使CPU 能夠執(zhí)行其它命令，需要不進(jìn)行RMW動(dòng)作的位操作方式。作為這樣的不進(jìn)行RMW動(dòng)作的位操作方式，可舉出專利文獻(xiàn)1那樣的方式。在專 利文獻(xiàn)1中公開了為了使位操作高速化，追加存儲器地址區(qū)以對進(jìn)行位操作的每1位分配 32位地址，以常規(guī)命令(寫命令)向追加了的存儲器地址區(qū)寫入數(shù)據(jù)，就能夠執(zhí)行所希望的 位操作的技術(shù)。通過以一定單位(8位/16位/32位)向追加存儲器地址區(qū)寫入數(shù)據(jù)，無需 向CPU讀入修改用數(shù)據(jù)，即，無需CPU中的RMW動(dòng)作，能夠使位操作高速化。另外，由于以常 規(guī)命令訪問追加存儲器地址區(qū)，所以也無需追加位操作用的新命令。<專利文獻(xiàn)1>美國專利申請公開2005/0177691號說明書

發(fā)明內(nèi)容
(發(fā)明要解決的問題)像上述那樣，在專利文獻(xiàn)1中公開了 為了位操作，追加具有一定位寬度(8位/16 位/32位)的存儲器地址區(qū)，如果以常規(guī)命令(以8位/16位/32位為單位的寫命令)向存 儲器地址區(qū)寫入數(shù)據(jù)，則LSU(負(fù)荷存儲單元)把寫動(dòng)作變換成RMW動(dòng)作，進(jìn)行位操作的方 式。如果那樣，則由于LSU進(jìn)行位操作，所以CPU只向追加的存儲器地址區(qū)寫入數(shù)據(jù)即可， 縮短了 CPU的位操作處理的執(zhí)行時(shí)間?？墒?，在該方式中，位操作的執(zhí)行從CPU轉(zhuǎn)移到LSU，由于LSU進(jìn)行RMW動(dòng)作，所以 對于周邊模塊而言的位操作自身的處理時(shí)間不會縮短。另外，在搭載多個(gè)核(core)的CPU 等中，為了在RMW動(dòng)作中防止來自其它核的命令造成的數(shù)據(jù)的改寫，RMW動(dòng)作中需要鎖定總線。由于CPU能夠只用常規(guī)命令進(jìn)行位操作，所以無需等到LSU的RMW動(dòng)作結(jié)束就能夠執(zhí) 行其它命令，但由于在LSU執(zhí)行RMW動(dòng)作的期間需要鎖定總線，所以總線性能可能會下降。本發(fā)明的目的在于提供用來不降低總線性能地進(jìn)行位操作的技術(shù)。另外，本發(fā)明的另一目的在于提供用來不追加存儲器地址區(qū)，而追加新總線指令 (1位寫動(dòng)作指令)，進(jìn)行與外部地址空間連接的周邊模塊的控制的總線狀態(tài)控制器把握連 接模塊的新總線指令的對應(yīng)/非對應(yīng)狀況，切換新總線指令和舊總線指令，使位操作高速 化的技術(shù)。本發(fā)明的上述和其它的目的和新穎特征應(yīng)當(dāng)可以從本說明書的描述和附圖中清 楚地看出。(用來解決問題的手段)如果簡要地說明本申請中公開的發(fā)明中的代表性方案的概要，則如下所述。即，一種信息處理裝置，包含能夠取得并執(zhí)行命令的CPU ；以及內(nèi)置能夠利用上 述CPU改寫的寄存器并利用總線與上述CPU結(jié)合的周邊模塊。上述CPU包含為了執(zhí)行已取 得的位操作命令而發(fā)出用來指示針對上述周邊模塊中所包含的寄存器的以位為單位的寫 動(dòng)作的總線指令的功能。如果發(fā)出上述總線指令，則上述周邊模塊執(zhí)行針對寄存器的以位 為單位的寫動(dòng)作。由此，上述CPU在發(fā)出上述總線指令后無需鎖定總線。由此，能夠不降低 總線性能地進(jìn)行位操作。(發(fā)明的效果)如果簡要地說明由本申請中公開的發(fā)明中的代表性方案得到的發(fā)明效果，則如下 所述。即，根據(jù)本發(fā)明，能夠不降低總線性能地進(jìn)行位操作。另外，通過追加新總線指令， 總線狀態(tài)控制器切換新總線指令和舊總線指令而進(jìn)行位操作，即使新舊總線指令對應(yīng)模塊 混合存在，也能夠?qū)崿F(xiàn)位操作的高速化。


圖1是作為本發(fā)明的信息處理裝置的一例的微型計(jì)算機(jī)中的總線指令切換型位 操作的說明圖。圖2是上述微型計(jì)算機(jī)的結(jié)構(gòu)例框圖。圖3是上述微型計(jì)算機(jī)中的總線狀態(tài)控制器的結(jié)構(gòu)例框圖。圖4是上述總線狀態(tài)控制器中的指令判斷控制器的結(jié)構(gòu)例框圖。圖5是上述微型計(jì)算機(jī)中的與新總線指令BCl對應(yīng)的功能模塊的結(jié)構(gòu)例框圖。圖6是上述微型計(jì)算機(jī)中的位操作的流程圖。圖7是新總線指令BCl對應(yīng)模塊和非對應(yīng)模塊的位操作例的說明圖。(附圖標(biāo)記說明)10 微型計(jì)算機(jī)；20 外部存儲器；31 指令判斷控制器；32 =RMW模塊；33 總線指 令選擇器；34 數(shù)據(jù)選擇器；51 位操作控制器；52 寄存器；101、102 =CPU ；105 總線狀態(tài) 控制器；103 第一總線；104 第二總線；M1、M2、M3、M4 周邊模塊
具體實(shí)施例方式一、代表性實(shí)施方式首先，說明本申請中公開的發(fā)明中的代表性實(shí)施方式的概要。在針對代表性實(shí)施 方式的概要說明中，帶上括號作為參照的附圖標(biāo)記僅僅是用來例示帶該附圖標(biāo)記的構(gòu)成要 素的概念所包含的內(nèi)容。[1],根據(jù)本發(fā)明的代表性實(shí)施方式的信息處理裝置(10)包含能夠取得并執(zhí)行 命令的CPU(101、102)；以及內(nèi)置能夠利用上述CPU改寫的寄存器并利用總線與上述CPU結(jié) 合的周邊模塊(M1、M2、M;3)。上述CPU包含為了執(zhí)行已取得的位操作命令而發(fā)出用來指示 針對上述周邊模塊中所包含的寄存器的以位為單位的寫動(dòng)作的總線指令的功能。如果上述CPU中發(fā)出上述總線指令，則在上述周邊模塊中執(zhí)行針對寄存器的以位 為單位的寫動(dòng)作。由此，在發(fā)出上述總線指令后，無需鎖定總線，所以能夠不降低總線性能 地進(jìn)行位操作。[2],在上述[1]中，上述周邊模塊包含響應(yīng)于從上述CPU發(fā)出的上述總線指令而 執(zhí)行針對上述寄存器的以位為單位的寫動(dòng)作的位操作控制器。[3],上述信息處理裝置(10)包含在執(zhí)行已取得的命令時(shí)能夠發(fā)出用來指示以 位為單位的寫動(dòng)作的總線指令的CPU(101、102)；以及利用總線與上述CPU結(jié)合的周邊模塊 (Ml、M2、M3)。上述周邊模塊構(gòu)成為包含能夠利用上述CPU改寫的寄存器(52)和響應(yīng)于 上述總線指令而執(zhí)行針對上述寄存器的以位為單位的寫動(dòng)作的位操作控制器(51)。[4],在上述[3]中，能夠構(gòu)成為將從上述CPU發(fā)出的總線指令通過上述總線傳送 給上述位操作控制器。[5],在上述[3]中，能夠構(gòu)成為將從上述CPU發(fā)出的總線指令通過專用線傳送給 上述位操作控制器。與使用總線時(shí)相比，使用專用線時(shí)能夠更高速地傳送總線指令。[6],上述信息處理裝置(10)包含在執(zhí)行已取得的命令時(shí)能夠發(fā)出用來指示以 位為單位的寫動(dòng)作的總線指令的CPU(101、102)；利用總線與上述CPU結(jié)合的周邊模塊(Ml、 M2、M3)；以及與上述總線結(jié)合而進(jìn)行總線狀態(tài)控制的總線狀態(tài)控制器(105)。上述總線狀 態(tài)控制器構(gòu)成為包含能夠識別上述周邊模塊是否支持上述總線指令的第一電路(31)；能 夠?qū)碜陨鲜鯟PU的第一總線指令變換成上述周邊模塊支持的形式的第二總線指令的第 二電路(3 ；以及能夠基于上述第一電路中的識別結(jié)果向上述周邊模塊選擇性地輸出從 上述CPU傳送來的上述第一總線指令和從第二電路輸出的上述第二總線指令的第三電路 (33)。上述總線狀態(tài)控制器接收來自上述CPU的第一總線指令，判斷是輸出了第一總線 指令，還是把第一總線指令變換成第二總線指令。由此，上述CPU只輸出1位寫動(dòng)作的第一 總線指令即可，即使假如總線狀態(tài)控制器輸出第二總線指令而產(chǎn)生RMW動(dòng)作，也能夠無需 等到該RMW動(dòng)作結(jié)束就執(zhí)行其它命令，所以能夠不降低總線性能地進(jìn)行位操作。[7],在上述W]中，在通過上述第三電路輸出由第二電路變換了的總線指令時(shí)， 上述第二電路進(jìn)行從上述周邊模塊讀入數(shù)據(jù)、并將所讀入的數(shù)據(jù)的一部分變更后再次寫回 到上述周邊模塊的RMW。二、實(shí)施方式的說明下面，更詳細(xì)地說明實(shí)施方式。
圖2示出作為根據(jù)本發(fā)明的信息處理裝置的一例的微型計(jì)算機(jī)。圖2所示的微型 計(jì)算機(jī)10包含多個(gè)CPU 101,102 ；總線狀態(tài)控制器(BSC) 105 ；以及多個(gè)周邊模塊Ml、M2、 M3，并利用公知的半導(dǎo)體集成電路制造方法在單晶硅基板等的一個(gè)半導(dǎo)體基板上形成。CPU 101、102與第一總線103結(jié)合，周邊模塊M1、M2、M3與第二總線104結(jié)合。上述第一總線103 和第二總線104通過總線狀態(tài)控制器105結(jié)合。在微型計(jì)算機(jī)10的外部配置外部存儲器 20。在該外部存儲器20中內(nèi)置周邊模塊M4。上述CPU 101、102分別從程序存儲器(未圖 示)取得命令，并執(zhí)行它。上述周邊模塊M1、M2、M3、M4分別具有預(yù)定的功能。下面，說明上述構(gòu)成的微型計(jì)算機(jī)10中的總線指令切換型位操作。圖1示意性地示出了圖2所示的微型計(jì)算機(jī)10中的總線指令切換型位操作。上述構(gòu)成的微型計(jì)算機(jī)10中的總線指令切換型位操作如下CPU101、102向總線 狀態(tài)控制器105輸出新總線指令BCl (第一總線指令)，總線狀態(tài)控制器105對每個(gè)周邊模 塊判斷新總線指令對應(yīng)/非對應(yīng)，并切換新總線指令和舊總線指令(第二總線指令)，從而 進(jìn)行位操作。通過該操作方式，即使在與總線連接的周邊模塊中混合存在新總線指令對應(yīng) 模塊和新總線指令非對應(yīng)模塊，也能夠執(zhí)行位操作。為了便于說明，使周邊模塊M1、M2與新 總線指令BCl和舊總線指令BC2這兩者對應(yīng)，周邊模塊M3、M4只與舊總線指令BC2對應(yīng)。 對于新總線指令(BCl)對應(yīng)模塊M1、M2，像以下所述的那樣能夠?qū)崿F(xiàn)位操作的高速化；對于 新總線指令非對應(yīng)模塊，總線狀態(tài)控制器105把新總線指令BCl變換成舊總線指令BC2，執(zhí) 行以往CPU進(jìn)行過的RMW動(dòng)作。S卩，CPU 101、102只對總線狀態(tài)控制器105發(fā)出新總線指 令BCl就能夠執(zhí)行位操作，就能夠在輸出新總線指令BCl后立即執(zhí)行其它命令。另外，新總 線指令對應(yīng)模塊M1、M2由于沒有RMW動(dòng)作，能夠進(jìn)行1位寫動(dòng)作，所以能夠?qū)崿F(xiàn)位操作自身 的高速化。在此，上述總線指令是為了使CPU 101、102執(zhí)行取得的命令而由CPU內(nèi)的命令解 釋模塊(解碼器)對周邊模塊發(fā)出的一定位的單位(例如8位、10位等)的命令。例如， CPU 101或102從保存位操作命令的程序存儲器(未圖示)讀取命令，用該CPU內(nèi)的解碼器 解釋命令。該解碼器輸出作為向周邊模塊指示為了在命令解釋后執(zhí)行位操作命令而必需的 周邊模塊的動(dòng)作的命令的、讀和寫等的總線指令。從CPU 101、102通過專用線或總線103 和104向周邊模塊輸入總線指令。與使用總線103、104時(shí)相比，使用專用線時(shí)能夠更高速 地傳送總線指令。本申請的新總線指令BCl (第一總線指令)是舊總線指令BC2(第二總線指令)的 擴(kuò)展。在舊總線指令BC2中，如上所述，有讀、寫等。但是，舊總線指令BC2是指示以字節(jié) (byte)、字(word)為單位進(jìn)行讀、寫等的指令，不是指示以1位為單位的寫的指令。與此相 對，新總線指令BCl是指示以1位為單位的寫動(dòng)作的指令。將位操作對象的位的位置和位操作信息埋入的方法有兩種。第一種是埋入數(shù)據(jù)的 空白區(qū)的方法。在該方法中，對數(shù)據(jù)的存取單位是以字節(jié)、字為單位，寫單位是以1位為單 位。例如，新總線指令是以字節(jié)為單位存取數(shù)據(jù)，并進(jìn)行只操作字節(jié)數(shù)據(jù)中的某1位的動(dòng)作 的指令。把此時(shí)的位操作的位的位置和位操作信息埋入到數(shù)據(jù)的上位空位。第二種是向總線指令追加位的位置信息和位操作信息的方法。第一種方法由于把 位的位置信息和位操作信息埋入數(shù)據(jù)的上位空位，所以數(shù)據(jù)存取單位局限于以字節(jié)或字為 單位。但是，第二種方法中，由于是向總線指令追加操作位的位置信息和位操作信息，所以數(shù)據(jù)存取單位也可以設(shè)定成字節(jié)和字以外的單位。在本實(shí)施方式中的總線指令切換型位操作中，為了實(shí)現(xiàn)位操作的高速化，總線狀 態(tài)控制器105把從CPU接收到的新總線指令BCl原樣輸出，執(zhí)行1位寫動(dòng)作，或者把新總線 指令BCl變換成舊總線指令BC2輸出，執(zhí)行RMW動(dòng)作。在此，用圖3說明總線狀態(tài)控制器 105的結(jié)構(gòu)和動(dòng)作。圖3示出上述總線狀態(tài)控制器105的結(jié)構(gòu)例。像圖3所示的那樣，上述總線狀態(tài)控制器105在內(nèi)部具有以下的4個(gè)周邊模塊。 即，指令判斷控制器(CJC)31、RMW模塊(RMW_Mod)32、總線指令選擇器(BC_SEL) 33和數(shù)據(jù) 選擇器(D_SEL)34。指令判斷控制器31具有以下的功能，S卩，對于從CPU 101、102接收到的新總線指令， 針對與總線連接的每個(gè)新總線指令對應(yīng)模塊和新總線指令非對應(yīng)模塊判斷新總線指令對應(yīng) /非對應(yīng)，判斷是把新總線指令原樣輸出，還是把新總線指令變換成舊總線指令而輸出。RMW模塊32在指令判斷控制器31進(jìn)行了輸出舊總線指令的判斷時(shí)，執(zhí)行舊總線指 令BC2的輸出和RMW動(dòng)作?？偩€指令選擇器33用從RMW模塊32輸出的BC2_SEL(舊總線指令選擇信號)的 信號，選擇從指令判斷控制器31輸出的新總線指令BCl和從RMW模塊32輸出的舊總線指 令 BC2。數(shù)據(jù)選擇器34用從RMW模塊32輸出的BC2_SEL，選擇是把來自CPU 101、102的數(shù) 據(jù)(DATA)原樣輸出，還是輸出來自RMW模塊32的DATA_RMW。指令判斷控制器31從CPU 101、102接收新總線指令BCl和地址ADR，BCl原樣輸 出，基于指令判斷控制器31內(nèi)部的每個(gè)周邊模塊的具有新總線指令對應(yīng)/非對應(yīng)信息的寄 存器組I_Reg的信息，在操作對象模塊為新總線指令非對應(yīng)模塊時(shí)，向RMW模塊32輸出舊 總線指令BC2的存取單位信息B/W和舊總線指令使能信號BC2_EN。RMW模塊32從CPU 101、102接收地址(ADR)和數(shù)據(jù)(DATA)，從指令判斷控制器31 接收舊總線指令使能信號BC2_EN和存取單位信息B/W，輸出舊總線指令BC2和舊總線指令 選擇信號BC2_SEL，進(jìn)行RMW動(dòng)作。雖然沒有特別的限制，該RMW模塊32具有BC2輸出控制 部B_CNT和3個(gè)數(shù)據(jù)保持用寄存器Reg_A、Reg_BC、Reg_D。BC2輸出控制部B_CNT用來從指 令判斷控制器31接收舊總線指令使能信號BC2_EN和存取單位信息B/W，向總線指令選擇器 33輸出舊總線指令BC2，向總線指令選擇器33和數(shù)據(jù)選擇器34輸出舊總線指令選擇信號 BC2_SEL。3個(gè)數(shù)據(jù)保持用寄存器Reg_A、Reg_BC、Reg_D用來防止RMW動(dòng)作中的總線指令/ 地址的變更以及由來自CPU 101,102的數(shù)據(jù)(DATA)造成的數(shù)據(jù)變更。即，地址保持用的寄 存器Reg_A用來在RMW動(dòng)作中保持從CPU 101、102接收的地址(ADR)。寄存器組Reg_BC在 保持舊總線指令使能信號BC2_EN和訪問單位信息B/W時(shí)使用。即，能夠在RMW動(dòng)作中保持 從指令判斷控制器31接收的舊總線指令使能信號BC2_EN和存取單位信息B/W。數(shù)據(jù)保持 用的寄存器Reg_D在RMW動(dòng)作時(shí)使用。這是因?yàn)?，向連接模塊寫入從CPU接收的DATA時(shí)， 如果在一次以一定單位(8位/16位/32位)讀入數(shù)據(jù)、增加變更時(shí)使用，則在RMW動(dòng)作中 防止來自CPU 101、102的新數(shù)據(jù)(DATA)的輸入。圖4示出圖3中的指令判斷控制器31的結(jié)構(gòu)例。如前所述，指令判斷控制器31從 CPU 101、102接收新總線指令BCl和地址(ADR)，把新總線指令BCl原樣輸出，基于I_Reg的信息，判斷是否輸出存取單位信息B/W和舊總線指令使能信號BC2_EN?？梢钥闯?，新總線 指令BCl被分成貫通指令判斷控制器31的路徑和向BC2控制部BC2_CTL輸入的路徑。向 解碼器DEC輸入地址(ADR)，向寄存器組I_Reg(圖中的R_M1、R_M2、R_M3、R_M4)輸入解碼 器DEC的輸出信號ADR_DEC。解碼器DEC根據(jù)地址(ADR)的例如某兩位的信息來識別要訪 問哪個(gè)連接模塊，把該信息輸出到寄存器組I_Reg。該寄存器組I_Reg具有連接模塊的新總 線指令對應(yīng)/非對應(yīng)信息。在此，對例如周邊模塊M3與新總線指令非對應(yīng)時(shí)(圖中R_M3 :0，其中，1表示新總 線指令對應(yīng)，0表示新總線指令非對應(yīng))的情形進(jìn)行說明。如果用地址ADR選擇周邊模塊M3，向寄存器組I_Reg輸入解碼器DEC的輸出信號 ADR_DEC，則進(jìn)行新總線指令對應(yīng)/非對應(yīng)的判斷。由于向寄存器R_M3寫入新總線指令非 對應(yīng)(保持?jǐn)?shù)據(jù)0)的信息，所以BC2_CTL_EN(舊總線指令控制部使能信號)成為使能狀態(tài)。 由于BC2_CTL_EN成為使能狀態(tài)，所以BC2控制部BC2_CTL輸出舊總線指令使能信號BC2_EN 和存取單位信息B/W。圖5示出與新總線指令BCl對應(yīng)的功能模塊Ml的結(jié)構(gòu)例。像圖5所示的那樣，功能模塊Ml包含功能模塊的功能設(shè)定用的寄存器52、和用 來進(jìn)行該寄存器52的位操作的位操作控制器51。另外，雖然沒有特別的限制，但由于功能 模塊Ml也與舊總線指令BC2對應(yīng)，所以設(shè)置有與舊總線指令對應(yīng)的位操作控制器(未圖 示)。內(nèi)部的位操作控制器51從總線狀態(tài)控制器105接收新總線指令BC1，進(jìn)行只操作1位 的動(dòng)作。在圖5中作為例子示出了操作32位寄存器的第2位的例子。如前所述，功能模塊 Ml從總線狀態(tài)控制器105接收新總線指令BCl，操作32位寄存器52中的1位、第2位(用 陰影線表示的位)。通過該操作進(jìn)行32位寄存器中的1位的改寫。圖6示出上述位操作的流程圖。首先，向總線狀態(tài)控制器105輸入新總線指令BCl (Si 輸入總線指令BCl)。在總線 狀態(tài)控制器105中判斷是否與新總線指令對應(yīng)(S2 指令選擇)，在與新總線指令BCl對應(yīng) 時(shí)(寫)，輸出新總線指令BCl (S3 輸出總線指令BC1)，在與新總線指令BCl不對應(yīng)時(shí)(讀 出修改寫入)，把新總線指令BCl變換成舊總線指令BC2。在輸出新總線指令BCl時(shí)，寫入連接模塊的1位，轉(zhuǎn)移到位操作的結(jié)束判斷。在把新總線指令BCl變換成舊總線指令BC2時(shí)，以存取單位信息B/W為單位讀出 寄存器(S6:讀出寄存器B/W)，變更其中的1位(S7:修改1位)，以存取單位信息B/W為單 位寫入寄存器(S8 寫入寄存器B/W)，轉(zhuǎn)移到位操作的結(jié)束判斷(S5 位操作選擇)。在位操作的結(jié)束判斷中，在不結(jié)束位操作時(shí)，回到向總線狀態(tài)控制器105輸入新 總線指令BCl的處理(Si)；在結(jié)束位操作時(shí)，結(jié)束本流程圖的處理(結(jié)束)。圖7示出新總線指令BCl對應(yīng)模塊和非對應(yīng)模塊的位操作例。在新總線指令BCl對應(yīng)模塊的情況下，像圖7(A)所示的那樣，在新總線指令BCl 對應(yīng)模塊內(nèi)只改寫符合的1位，相對于此，在新總線指令BCl非對應(yīng)模塊中，像圖7(B)所示 的那樣，經(jīng)由總線狀態(tài)控制器(BSC) 105，在該總線狀態(tài)控制器(BSC) 105中利用RMW進(jìn)行1 位改寫。如果使用上述的例子，能夠得到以下的作用效果。(1)、總線狀態(tài)控制器105接收來自上述CPU的新總線指令，判斷是輸出新總線指令，還是把新總線指令變換成舊總線指令。在輸出舊總線指令時(shí)，進(jìn)行總線狀態(tài)控制器105 執(zhí)行以往CPU執(zhí)行過的RMW的動(dòng)作。由此，CPU 101、102只輸出1位寫動(dòng)作的新總線指令 即可，即使假如總線狀態(tài)控制器105輸出舊總線指令而產(chǎn)生RMW動(dòng)作，也不用等待RMW動(dòng)作 結(jié)束就能夠執(zhí)行其它命令。O)、由于上述(1)的作用效果，能夠?qū)崿F(xiàn)微型計(jì)算機(jī)10中的處理效率的提高。以上具體地說明了本發(fā)明人完成的發(fā)明，但很顯然，本發(fā)明不限于此，在不脫離其 主要發(fā)明構(gòu)思的前提下，能夠做出各種變更。以上的說明主要針對在作為其背景的利用領(lǐng)域即微型計(jì)算機(jī)中使用本發(fā)明的發(fā) 明人完成的發(fā)明時(shí)的情形進(jìn)行了說明，但很顯然，本發(fā)明不限于此。產(chǎn)業(yè)上的可利用性本發(fā)明能夠應(yīng)用于微控制器、信號處理器、圖像處理器、聲音處理器等。
權(quán)利要求
1.一種信息處理裝置，其特征在于，包含 能夠取得并執(zhí)行命令的CPU，以及內(nèi)置能夠利用上述CPU改寫的寄存器、并利用總線與上述CPU結(jié)合的周邊模塊， 上述CPU構(gòu)成為包含為了執(zhí)行已取得的位操作命令而發(fā)出用來指示針對上述周邊模 塊中所含的寄存器的以位為單位的寫動(dòng)作的總線指令的功能。
2.如權(quán)利要求1所述的信息處理裝置，其特征在于上述周邊模塊包含響應(yīng)于從上述CPU發(fā)出的上述總線指令，執(zhí)行針對上述寄存器的以 位為單位的寫動(dòng)作的位操作控制器。
3.一種信息處理裝置，其特征在于，包含在執(zhí)行已取得的命令時(shí)能夠發(fā)出用來指示以位為單位的寫動(dòng)作的總線指令的CPU ；以及利用總線與上述CPU結(jié)合的周邊模塊，上述周邊模塊構(gòu)成為包含能夠利用上述CPU改寫的寄存器和響應(yīng)于上述總線指令而 執(zhí)行針對上述寄存器的以位為單位的寫動(dòng)作的位操作控制器。
4.如權(quán)利要求3所述的信息處理裝置，其特征在于將從上述CPU發(fā)出的總線指令通過上述總線傳送給上述位操作控制器。
5.如權(quán)利要求3所述的信息處理裝置，其特征在于將從上述CPU發(fā)出的總線指令通過專用線傳送給上述位操作控制器。
6.一種信息處理裝置，其特征在于，包含在執(zhí)行已取得的位操作命令時(shí)能夠發(fā)出用來指示以位為單位的寫動(dòng)作的第一總線指 令的CPU ；利用總線與上述CPU結(jié)合的周邊模塊；以及 與上述總線結(jié)合、進(jìn)行總線狀態(tài)控制的總線狀態(tài)控制器，上述總線狀態(tài)控制器構(gòu)成為包含能夠識別上述周邊模塊是否支持上述總線指令的第 一電路；能夠?qū)碜陨鲜鯟PU的第一總線指令變換成上述周邊模塊支持的第二總線指令的 第二電路；以及能夠基于上述第一電路中的識別結(jié)果向上述周邊模塊選擇性地輸出從上述 CPU傳送來的上述第一總線指令和從第二電路輸出的上述第二總線指令的第三電路。
7.如權(quán)利要求6所述的信息處理裝置，其特征在于在通過上述第三電路輸出由第二電路變換了的總線指令時(shí)，上述第二電路進(jìn)行從上述 周邊模塊讀入數(shù)據(jù)、并將所讀入的數(shù)據(jù)的一部分變更后再次寫回到上述周邊模塊的讀出修 改寫入。
全文摘要
本發(fā)明能夠不降低總線性能地進(jìn)行位操作。信息處理裝置(10)包含能夠取得并執(zhí)行命令的CPU(101、102)；以及內(nèi)置能夠利用上述CPU改寫的寄存器并利用總線與上述CPU結(jié)合的周邊模塊(M1、M2、M3)。上述CPU構(gòu)成為包含為了執(zhí)行已取得的位操作命令而發(fā)出用來指示針對上述周邊模塊中所含的寄存器的以位為單位的寫動(dòng)作的總線指令的功能。如果發(fā)出上述總線指令，則上述周邊模塊執(zhí)行針對寄存器的以位為單位的寫動(dòng)作。由此，上述CPU在發(fā)出上述總線指令后無需鎖定總線。所以，能夠不降低總線性能地進(jìn)行位操作。
文檔編號G06F9/308GK102150132SQ20098013524
公開日2011年8月10日 申請日期2009年8月4日 優(yōu)先權(quán)日2008年9月10日
發(fā)明者中谷浩晃, 加藤直樹, 山田哲也 申請人:瑞薩電子株式會社