專利名稱：：基于可逆邏輯的除法器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及信息
技術(shù)領(lǐng)域：
的低功耗的CMOS電路，特別涉及一種低功耗的基于可逆邏輯的除法器。
背景技術(shù)：
：除法是數(shù)值計算和數(shù)據(jù)分析中最常用的運(yùn)算之一，許多高級運(yùn)算如平方根、指數(shù)、三角函數(shù)等都與其有關(guān)。除法器是電子
技術(shù)領(lǐng)域：
的基礎(chǔ)模塊，廣泛應(yīng)用于數(shù)字電路和數(shù)字系統(tǒng)的設(shè)計中。但傳統(tǒng)的除法器是不可逆的，并且存在信息位的丟失，能耗較大。Landauer已證實(shí)，由與門、異或門等這些不可逆的傳統(tǒng)邏輯門構(gòu)造的電路在運(yùn)行過程中，不可避免的會產(chǎn)生能量的損耗。因?yàn)樵谟嬎氵^程中，每比特信息的丟失會消耗kT*ln2焦耳的能量，其中k是波爾茨曼常量，T是絕對溫度。盡管與其它形式的能耗相比，kT*ln2是一個非常小的量，但在計算中消耗的總能量同信息丟失的個數(shù)是成正比的，也就是說，隨著信息丟失個數(shù)的增加，能耗也隨之增加，所以在進(jìn)行低能耗電路設(shè)計時，這一能耗不能忽視。1973年，Bennett指出，在電路中，為了避免因每比特信息丟失而產(chǎn)生的kT*ln2能耗，必須使用可逆邏輯門?？赡孢壿嬰娐肥菬o信息損失的，在理論上能實(shí)現(xiàn)零能耗。因此，用可逆邏輯門設(shè)計成的除法器可以大大的降低系統(tǒng)能耗。
發(fā)明內(nèi)容本發(fā)明的目的是提供一種不恢復(fù)余數(shù)的可逆除法器，通過一系列可逆模塊及三態(tài)門的級聯(lián)來實(shí)現(xiàn)。本發(fā)明是通過以下的技術(shù)方案實(shí)現(xiàn)的—種基于可逆邏輯的除法器，包括兩個可逆左移寄存器，其中一個是(n+2)輸入/輸出可逆左移寄存器Reg_l，另一個是n輸入/輸出可逆左移寄存器Reg_2;兩個可逆復(fù)用器，其中一個是(n+1)比特可逆復(fù)用器MUXj，另一個是n比特可逆復(fù)用器MUX—2;—個n輸入/輸出可逆串行進(jìn)位加法器；一個基于可逆D型觸發(fā)器的二分頻器；一個反相器、n個三態(tài)門以及若干Feynman門。更進(jìn)一步地，所述基于可逆邏輯的除法器中，所述可逆復(fù)用器MUXj的輸出作為可逆左移寄存器Regj的輸入，可逆復(fù)用器MUX—2的輸出作為可逆左移寄存器Reg_2的輸入；所述可逆左移寄存器Regj的第一輸出PI作為第一Feynman門的第一比特輸入，這個第一Feynman門的第二比特輸入置零，通過這個第一Feynman門后，得到的兩個輸出都為其中一個輸出P工作為所述可逆加法器ADD的進(jìn)位輸入，用來控制所述可逆加法器ADD執(zhí)行加法或減法，另一個輸出Pi控制除數(shù)的取反操作；可逆左移寄存器Regj的第二輸出R二(rn—r..巧，r。)分別作為n個第二Fey麗n門的第一比特輸入，這n個第二Fey麗n門的第二比特輸入都置零，這n個第二Feynman門的第一輸出作為最終的余數(shù)R=(rn—廣'巧，r。)，第二輸出分別作為n個所述三態(tài)門的輸入，n個所述三態(tài)門的輸出作為可逆加法器ADD的部分輸入B二(Bn…B2，B》；所述可逆加法器的輸出(Cn，Sn…S2，S》作為可逆復(fù)用器MUXj的一個輸入，可逆復(fù)用器MUXj的另一個輸入為(P，an—廣.a一。)=(0，0…，0，0);可逆左移寄存器Reg—2的輸出q。直接作為輸出，(qn—廣、，q》分別作為(n_l)個第四Fey麗n門的第一比特輸入，(n-l)個第四Feynman門的第二比特輸入置零，這(n-l)個第四Feynman門第一輸出作為部分余數(shù)輸出，其第二輸出連同CJ乍為可逆復(fù)用器MUX—2的一個輸入，可逆復(fù)用器MUX—2的另一個輸入為被除數(shù)X=(xn—p…^，x。)，可逆左移寄存器Reg_2的輸出SO作為可逆左移寄存器Reg_l的輸入。本發(fā)明對除法器進(jìn)行了基于可逆邏輯門的可逆設(shè)計，避免了因邏輯信息位的丟失產(chǎn)生的能量損耗，減少了應(yīng)用了除法器的數(shù)字電路或數(shù)字系統(tǒng)的能耗。圖1:二選一n輸入/輸出可逆復(fù)用器的結(jié)構(gòu)；圖2:n輸入/輸出可逆串行進(jìn)位加法器的結(jié)構(gòu)；圖3a:基于可逆D型觸發(fā)器的二分頻器的結(jié)構(gòu)；圖3b:可逆二分頻器基本模塊；圖4a:可逆左移寄存器的結(jié)構(gòu)；圖4b:可逆左移寄存器基本模塊；圖4c:n輸入/輸出可逆左移寄存器的結(jié)構(gòu)；圖5:三態(tài)門的結(jié)構(gòu)；圖6:反相器的的結(jié)構(gòu)；圖7:時鐘脈沖CLK經(jīng)過可逆二分頻器及反相器后的輸出結(jié)果的圖示；圖8:基于可逆邏輯的n輸入/輸出除法器的結(jié)構(gòu)。具體實(shí)施例方式—、構(gòu)建基于可逆邏輯的除法器基于可逆邏輯的除法器包括可逆復(fù)用器、可逆串行進(jìn)位加法器、可逆二分頻器、可逆左移寄存器、三態(tài)門、反相器及若干Feynman門。下面分別介紹每個模塊的構(gòu)建1、二選一n輸入/輸出可逆復(fù)用器由n個Fredkin門級聯(lián)而成，伴隨n個無用輸出，如圖l所示。其中S為控制輸入，An…4A及Bn…B^工是兩組輸入數(shù)據(jù)。當(dāng)S二0時，輸出數(shù)據(jù)Jn…JJi=A,..AA;當(dāng)S=1時，輸出數(shù)據(jù)J廣JJi=B廣B具。2、n輸入/輸出可逆串行進(jìn)位加法器由n個HNG門級聯(lián)而成，伴隨2n個無用輸出，如圖2所示。單獨(dú)的HNG門能實(shí)現(xiàn)全加器的功能，將低位HNG門的進(jìn)位輸出連到高位HNG門的進(jìn)位輸入，就能實(shí)現(xiàn)任意n輸入/輸出可逆串行進(jìn)位加法器。3、基于可逆D型觸發(fā)器的二分頻器由一個Fredkin門及兩個Feynman門級聯(lián)而成，伴隨兩個無用輸出，如圖3a所示，其基本模塊如圖3b所示，取名為"BUF"。如果時鐘脈沖CLK的周期為T，則輸出Qn+1的周期為2T。4、圖4a是一位可逆左移寄存器的基本結(jié)構(gòu)，它由三個Fredkin門和三個Feynman門級聯(lián)而成，其對應(yīng)的功能表見表1。當(dāng)HOLD=O，E=0時，寄存器執(zhí)行數(shù)據(jù)的左移操作；當(dāng)HOLD=0，E=1時，寄存器執(zhí)行數(shù)據(jù)的同步置入操作；當(dāng)HOLD=1時，不管使能端E的狀態(tài)，寄存器為保持狀態(tài)。圖4b是一位可逆左移寄存器(圖4a)的基本邏輯單元，它將主要的五個輸入——CLK、HOLD、E、Qi—!及DIi，五個輸出——CLK、HOLD、E、Qi及Qi封裝成一個基本邏輯單元，記為可逆左移寄存器基本模塊。n輸入/輸出可逆左移寄存器由n個可逆左移寄存器基本模塊(圖4b)級聯(lián)而成，如圖4c所示。它的工作原理見表2。表1中第1、2行為寄存器左移操作；第3行為并行輸入數(shù)據(jù)的同步置入操作；第4行為保持狀態(tài)。表1一位可逆左移寄存器的功能表<table>tableseeoriginaldocumentpage6</column></row><table>表2n輸入/輸出可逆左移寄存器的功能表<table>tableseeoriginaldocumentpage6</column></row><table>(n+2)輸入/輸出可逆左移寄存器由n+2個可逆左移寄存器基本模塊級聯(lián)而成。工作原理同n輸入/輸出可逆左移寄存器。5、三態(tài)門的結(jié)構(gòu)見圖5，其真值表如表3所示。當(dāng)使能端EN二l時，如果輸入為O，則輸出為0;如果輸入為l，則輸出也為1。當(dāng)使能端EN=0時，不論輸入取何值，電路的輸出端出現(xiàn)開路，既不是低電平O也不是高電平l，這就是第三種高阻工作狀態(tài)。三態(tài)門的輸出作為可逆加法器ADD的輸入B=(B,..B2，B》。表3三態(tài)門電路的真值表使能EN輸入輸出1001110X高阻6、反相器的結(jié)構(gòu)如圖6所示，它是最簡單的可逆門——一輸入一輸出。當(dāng)輸入為O時，輸出為1;當(dāng)輸入為1時，輸出為0。在設(shè)計除法器時，可逆二分頻器BUF的輸出作為反相器的輸入。時鐘脈沖CLK，可逆二分頻器BUF及反相器的輸出關(guān)系如圖7所示，由圖7可知，通過可逆二分頻器BUF后得到的時鐘脈沖的周期為2T，是時鐘周期CLK周期的兩倍，通過反相器后得到的時鐘脈沖的周期也為2T，與通過可逆二分頻器BUF后得到的時鐘脈沖不同之處在于原來的上升沿變?yōu)橄陆笛兀瓉淼南陆笛刈優(yōu)樯仙?。在本發(fā)明的除法器中，反相器的輸出是用來控制三態(tài)門的工作狀態(tài)的，具體地說，是指當(dāng)時鐘周期CLK為奇數(shù)個周期時，三態(tài)門處于高阻狀態(tài)，此時相當(dāng)于斷路，可逆加法器不工作；當(dāng)時鐘周期CLK為偶數(shù)個周期時，三態(tài)門正常工作，輸出等于輸入，可逆加法器運(yùn)行。因?yàn)橛衝個三態(tài)門，所以反相器的輸出要用到n次，為了避免可逆邏輯中的扇出，需要利用n個Feynman門，作為復(fù)制門來解決扇出的問題。7、基于可逆邏輯的n輸入/輸出除法器本發(fā)明的除法器適用于除數(shù)與被除數(shù)都是正整數(shù)的情況，把除法運(yùn)算轉(zhuǎn)化成移位運(yùn)算及加/減法運(yùn)算，為使本發(fā)明的技術(shù)方案更加清楚明白，以下參照圖8對本發(fā)明進(jìn)一步詳細(xì)說明。圖8所示的基于可逆邏輯的除法器適用于除數(shù)和被除數(shù)都為正整數(shù)的情況。它的組成部件是2個可逆左移寄存器Reg_l及Reg_2，Reg_l為(n+2)輸入/輸出可逆左移寄存器，Reg_2為n輸入/輸出可逆左移寄存器；兩個可逆復(fù)用器MUX_1及MUX_2，MUX_1為(n+1)比特可逆左移寄存器，MUX—2為n比特可逆左移寄存器；一個可逆加法器ADD;—個基于可逆D型觸發(fā)器的二分頻器；一個反相器；n個三態(tài)門以及若干Feynman門?？赡鎻?fù)用器MUX_1的輸出J=(jn，jn—廣*丄，j。)作為可逆左移寄存器Reg_l的輸入。同理，可逆復(fù)用器MUX—2的輸出K二(kn—廣'、，k。)作為可逆左移寄存器Reg—2的輸入。可逆左移寄存器Reg_l的輸出P工作為第一Feynman門的第一比特輸入，第二比特輸入置零。通過第一Feynman門后，得到的兩個輸出都為P"—個輸出作為可逆加法器ADD的進(jìn)位輸入，主要控制可逆加法器是執(zhí)行加法還是減法，另一個輸出Pi控制除數(shù)的取反操作。所謂取反操作，簡單來說，當(dāng)Feynman的一個輸入為A，另一個輸入為O，則它的兩個輸出都為A，此時Feynman門起到了復(fù)制的作用；當(dāng)Feynman的一個輸入為A，另一個輸入為1時，得到一個輸出為A，另一個輸出為X，也就是實(shí)現(xiàn)了取反。在本發(fā)明中，控制除數(shù)取反操作的Pi的值為1時，就實(shí)現(xiàn)了取反操作A的值為0時，就相當(dāng)于起到復(fù)制的作用?？赡孀笠萍拇嫫鱎eg_l的第二輸出R=(rn—廣.巧，r。)分別作為n個第二Feynman門的第一比特輸入，第二比特輸入置零。因?yàn)镽二(rn—廣'巧，r。)需要用到兩次，而可逆電路中是不允許出現(xiàn)扇出的，所以利用n個第二Feynman門解決這個扇出問題。這n個第二Feynman門的其中n個輸出作為最終的余數(shù)R=(rn—廣'巧，r。)，另n個輸出分別作為n個三態(tài)門的輸入。除數(shù)Y=(yn—廣.y"y。)分別作為n個第三Feynman門的第一比特輸入，前述第一Fey麗n門的另一個輸出通過該n個第三Feynman門來控制除數(shù)Y=(yn—n，y。)的取反操作。其中y。對應(yīng)的第三Feynman門的第二輸入為前述第一Feynman門的輸出反饋，也就是前述第一Feynman門的另一個輸出;yi，y2，…，y『！各自對應(yīng)的第三Feynman門的第二輸入都是前一個第三Feynman的輸出反饋；如果反饋的是0(即P工=0)，則這n個第三Feynman門輸出等于原除數(shù)，且作為可逆加法器ADD的輸入A=(A?！?，A》；如果反饋的是l(即P工=1)，則這n個第三Feynman門輸出為原除數(shù)取反后的值，且作為可逆加法器ADD的輸入A二(An…4，A》。也就是說，所述除數(shù)Y二(yn—廣u。)經(jīng)取反或以原值作為所述可逆加法器ADD的輸入?？赡婕臃ㄆ鞯妮敵?Cn，SnS2，S》作為可逆復(fù)用器MUXj的一個輸入，另一個輸入為(P，an—n，a。)，(P，an—廣.a一o)的初始值為(0，0…0，0)，Cn是每執(zhí)行一次可逆加法器ADD而產(chǎn)生的對應(yīng)商值，需要反饋給可逆復(fù)用器MUX—2。因?yàn)?；用到了兩次，所以借助一個Feynman門解決了扇出的問題。可逆左移寄存器Reg_2的輸出q。直接作為輸出，(qn—廣*q2，q》分別作為(n_l)個第四Feynman門的第一比特輸入，第二比特輸入置零。這(n_l)個第四Feynman門第一輸出作為部分余數(shù)輸出，第二輸出連同Cn作為可逆復(fù)用器MUX_2的一個輸入，另一個輸入為被除數(shù)X=(xn—工…a，x。)?？赡孀笠萍拇嫫鱎eg_2的輸出SO作為可逆左移寄存器Reg_l的輸入，與Reg—1的SI相連。SI對應(yīng)圖4b中的Qi—p簡單來說，是指前一狀態(tài)的輸出；SO對應(yīng)圖4b中的Qi，簡單來說，是指最后的輸出狀態(tài)。本發(fā)明的除法器的核心部件是兩個可逆左移寄存器Reg_l及Reg—2，其中Reg_l為(n+2)輸入/輸出可逆左移寄存器，Reg_2為n輸入/輸出可逆左移寄存器，它們主要執(zhí)行數(shù)據(jù)的同步置入及左移。待除法完成后，Reg_l的部分輸出結(jié)果為余數(shù)R二(rn—廣*巧，r。)，Reg_2的輸出值為商Q=(qn—廣*qi，q。)。起初，令p=1及A=(an—廣.^，a。)=0，作為可逆復(fù)合器MUX_1的其中一個輸入數(shù)據(jù)。被除數(shù)X二(xn—r"Xl，x。)作為可逆復(fù)合器MUX—2的其中一個輸入數(shù)據(jù)。控制信號SELECT=0時，MUX—l的輸出J=(jn，jn—廣.j"j0)=(P，an—廣.a"a0)，MUX—2的輸出K=(kn—r"k"k。)=(xn—r"xpx。)。此后令SELECT二l。當(dāng)鐘脈沖上升沿第一次出現(xiàn)，且控制信號E=1及H01A=0，H0LD2=0時，MUXj的輸出值J作為Reg_l的部分輸入并被同步置入，MUX_2的輸出值K作為Reg_2的輸入并被同步置入。接著令E=0，當(dāng)下一個時鐘脈沖來臨時，Reg_l和Reg_2進(jìn)行數(shù)據(jù)的左移操作。在第一個脈沖上升沿至第二個脈沖上升沿出現(xiàn)的這段時間內(nèi)，三態(tài)門的控制端EN=0，此時不論三態(tài)門的輸入為何，它的輸出端出現(xiàn)開路，處于高阻工作狀態(tài)，可逆加法器不工作。隨著第二個脈沖上升沿的到來，三態(tài)門的控制端EN二l，此時電路處于通路，且三態(tài)門的輸出等于輸入，可逆加法器進(jìn)行工作。Reg_l的輸出P工的值將決定可逆加法器到底是執(zhí)行加法還是減法。當(dāng)Pi=1時，進(jìn)行減法運(yùn)算；當(dāng)Pi=0時，進(jìn)行加法運(yùn)算。由于是原碼除法，所以第一步進(jìn)行減法運(yùn)算，即Pi=1。這也就是設(shè)置初始值P=1的原因。第一步執(zhí)行減法后，要將結(jié)果(最高進(jìn)位(；及和S二(Sn…S^S》)反饋給MUXj，作為Muxj的另一個輸入。更重要的一點(diǎn)是，商的值直接與最高進(jìn)位c;相關(guān)，所以還需將(;的值反饋給MUX—2。因?yàn)镾ELECT=1時，所以MUX—l的輸出J=(jn，jn—廣.j"j。)=(Cn，S,..S2，S》，MUX—2的輸出K=(kn—廣.k"k。)=(qn—廣.q"q。，Cn)。當(dāng)?shù)谌齻€時鐘上升沿來臨時，Regj及Reg_2完成新數(shù)據(jù)的置入，當(dāng)?shù)谒膫€時鐘上升沿來臨時，完成數(shù)據(jù)的左移，并執(zhí)行新一輪的加/減法與相應(yīng)值的反饋。如此循環(huán)，當(dāng)?shù)?n+l個時鐘上升沿來臨后，令控制信號H0LD2=l，此時Reg_2的輸出為最終的商值Q=(qn—廣.q"q。)。如果此時Reg_l的輸出P。=l，則令HO!A=l，輸出為最終的余數(shù)R=(rn—廣.r"r。)；如果此時P。=O，則令HOIA=l，等待第2n+2個時鐘上升沿的來臨，此時再做一次加法運(yùn)算，并返回相應(yīng)的值，且令HOIA=0。當(dāng)?shù)?n+3個時鐘上升沿來臨后，令控制信號H01A=l，此時Regj的輸出才為最終的余數(shù)R二(rn—廣'巧，r。)。至此，計算過程結(jié)束。二、運(yùn)行該可逆除法器起初，令p=1及A=(an—廣.^，a。)=0，作為可逆復(fù)合器MUX_1的其中一個輸入數(shù)據(jù)。被除數(shù)X二(xn—r"Xl，x。)作為可逆復(fù)合器MUX—2的其中一個輸入數(shù)據(jù)?？刂菩盘朣ELECT=0時，MUX—l的輸出J=(jn，jn—廣.j"j0)=(P，an—廣.a"a0)，MUX—2的輸出K=(kn—r"k"k。)=(xn—r"xpx。)。此后令SELECT二l。當(dāng)鐘脈沖上升沿第一次出現(xiàn)，且控制信號E=1及H01A=0，H0LD2=0時，MUXj的輸出值J作為Reg_l的部分輸入并被同步置入，MUX_2的輸出值K作為Reg_2的輸入并被同步置入。接著令E=0，當(dāng)下一個時鐘脈沖來臨時，Reg_l和Reg_2進(jìn)行數(shù)據(jù)的左移操作。在第一個脈沖上升沿至第二個脈沖上升沿出現(xiàn)的這段時間內(nèi)，三態(tài)門的控制端EN=0，此時不論三態(tài)門的輸入為何，它的輸出端出現(xiàn)開路，處于高阻工作狀態(tài)，可逆加法器不工作。隨著第二個脈沖上升沿的到來，三態(tài)門的控制端EN二l，此時電路處于通路，且三態(tài)門的輸出等于輸入，可逆加法器進(jìn)行工作。Reg_l的輸出PI的值將決定可逆加法器到底是執(zhí)行加法還是減法。當(dāng)Pi=1時，進(jìn)行減法運(yùn)算；當(dāng)Pi=0時，進(jìn)行加法運(yùn)算。由于是原碼除法，所以第一步進(jìn)行減法運(yùn)算，即Pi=1。這也就是設(shè)置初始值P=1的原因。第一步執(zhí)行減法后，要將結(jié)果(最高進(jìn)位(；及和S二(Sn…S^S》)反饋給MUXj，作為Muxj的另一個輸入。更重要的一點(diǎn)是，商的值直接與最高進(jìn)位c;相關(guān)，所以還需將(;的值反饋給MUX—2。因?yàn)镾ELECT=1時，所以MUX—l的輸出J=(jn，jn—廣.j"j。)=(Cn，S,..S2，S》，MUX—2的輸出K=(kn—廣.k"k。)=(qn—廣.q"q。，Cn)。當(dāng)?shù)谌齻€時鐘上升沿來臨時，Regj及Reg_2完成新數(shù)據(jù)的置入，當(dāng)?shù)谒膫€時鐘上升沿來臨時，完成數(shù)據(jù)的左移，并執(zhí)行新一輪的加/減法與相應(yīng)值的反饋。如此循環(huán)，當(dāng)?shù)?n+l個時鐘上升沿來臨后，令控制信號HOLD2=l，此時Reg_2的輸出為最終的商值Q=(qn—廣.q"q。)。如果此時Reg_l的輸出P。=l，則令HO!A=l，輸出為最終的余數(shù)R=(rn—廣.r"r。)；如果此時P。=O，則令HOIA=l，等待第2n+2個時鐘上升沿的來臨，此時再做一次加法運(yùn)算，并返回相應(yīng)的值，且令HOIA=0。當(dāng)?shù)?n+3個時鐘上升沿來臨后，令控制信號H01A=l，此時Regj的輸出才為最終的余數(shù)R二(rn—r。)。至此，計算過程結(jié)束。權(quán)利要求一種基于可逆邏輯的除法器，其特征在于包括兩個可逆左移寄存器，其中一個是(n+2)輸入/輸出可逆左移寄存器Reg_1，另一個是n輸入/輸出可逆左移寄存器Reg_2；兩個可逆復(fù)用器，其中一個是(n+1)特可逆復(fù)用器MUX_1，另一個是n比特可逆復(fù)用器MUX_2；一個n輸入/輸出可逆串行進(jìn)位加法器；一個基于可逆D型觸發(fā)器的二分頻器；一個反相器、n個三態(tài)門以及若干Feynman門。2.根據(jù)權(quán)利要求l所述的基于可逆邏輯的除法器，其特征在于所述可逆復(fù)用器MUXj的輸出作為可逆左移寄存器Reg—1的輸入，可逆復(fù)用器MUX—2的輸出作為可逆左移寄存器Reg_2的輸入；所述可逆左移寄存器Reg_l的第一輸出&作為第一Feynman門的第一比特輸入，這個第一Feynman門的第二比特輸入置零，通過這個第一Feynman門后，得到的兩個輸出都為h，其中一個輸出Pi作為所述可逆加法器ADD的進(jìn)位輸入，用來控制所述可逆加法器ADD執(zhí)行加法或減法，另一個輸出Pi控制除數(shù)的取反操作；可逆左移寄存器Reg_l的第二輸出R=r。)分別作為n個第二Feynman門的第一比特輸入，這n個第二Feynman門的第二比特輸入都置零，這n個第二Feynman門的第一輸出作為最終的余數(shù)R=(r^…巧，r。)，第二輸出分別作為n個所述三態(tài)門的輸入，n個所述三態(tài)門的輸出作為可逆加法器ADD的部分輸入B=(Bn…B2，B》；所述可逆加法器的輸出(Cn，SnS2，S》作為可逆復(fù)用器MUXj的一個輸入，可逆復(fù)用器MUXj的另一個輸入為(P，an—廣.a，a。)=(0，0…，O，O);可逆左移寄存器Reg_2的輸出q。直接作為輸出，(qn—廣、，q》分別作為(n_l)個第四Feynman門的第一比特輸入，(n_l)個第四Feynman門的第二比特輸入置零，這(n_l)個第四Feynman門的第一輸出作為部分余數(shù)輸出，其第二輸出連同Cn作為可逆復(fù)用器MUX_2的一個輸入，可逆復(fù)用器MUX—2的另一個輸入為被除數(shù)X=(xn—r"x"x。)，可逆左移寄存器Reg_2的輸出SO作為可逆左移寄存器Reg_l的輸入。3.根據(jù)權(quán)利要求2所述的基于可逆邏輯的除法器，其特征在于其中Cn是每執(zhí)行一次可逆加法器ADD而產(chǎn)生的對應(yīng)商值，需要反饋給可逆復(fù)用器MUX_2。4.根據(jù)權(quán)利要求2或3所述的基于可逆邏輯的除法器，其特征在于所述第一Feynman門的另一個輸出Pi通過n個第三Feynman門來控制除數(shù)Y二(yn—廣'y"y。)的取反操作，所述除數(shù)Y=(yn—廣'y"y。)經(jīng)取反或以原值作為所述可逆加法器ADD的輸入。5.根據(jù)權(quán)利要求4所述的基于可逆邏輯的除法器，其特征在于所述可逆二分頻器的輸出作為所述反相器的輸入。6.根據(jù)權(quán)利要求5所述的基于可逆邏輯的除法器，其特征在于所述反相器用來控制三態(tài)門的工作狀態(tài)。7.根據(jù)權(quán)利要求6所述的基于可逆邏輯的除法器，其特征在于所述n比特可逆復(fù)用器由n個Fredkin門級聯(lián)而成，伴隨n個無用輸出；所述(n+1)比特可逆復(fù)用器(n+1)個Fredkin門級聯(lián)而成，伴隨(n+1)個無用輸出。8.根據(jù)權(quán)利要求7所述基于可逆邏輯的除法器，其特征在于所述n輸入/輸出可逆左移寄存器由n個可逆左移寄存器級聯(lián)而成，所述(n+2)輸入/輸出可逆左移寄存器由(n+2)個可逆左移寄存器級聯(lián)而成。9.根據(jù)權(quán)利要求8所述基于可逆邏輯的除法器，其特征在于基于可逆D型觸發(fā)器的二分頻器由一個Fredkin門及兩個Feynman門級聯(lián)而成，伴隨兩個無用輸出。10.根據(jù)權(quán)利要求9所述基于可逆邏輯的除法器，其特征在于n輸入/輸出可逆串行進(jìn)位加法器由n個HNG門級聯(lián)而成，伴隨2n個無用輸出,全文摘要本發(fā)明涉及一種基于可逆邏輯的除法器，包括包括兩個可逆左移寄存器，其中一個是(n+2)輸入/輸出可逆左移寄存器Reg_1，另一個是n輸入/輸出可逆左移寄存器Reg_2；兩個可逆復(fù)用器，其中一個是(n+1)比特可逆復(fù)用器MUX_1，另一個是n比特可逆復(fù)用器MUX_2；一個n輸入/輸出可逆串行進(jìn)位加法器；一個基于可逆D型觸發(fā)器的二分頻器；一個反相器、n個三態(tài)門以及若干Feynman門。本發(fā)明所述的除法器適用于對除數(shù)與被除數(shù)都為正整數(shù)的例子。由于本發(fā)明對除法器電路中的主要器件進(jìn)行了基于可逆邏輯門的電路設(shè)計，避免了系統(tǒng)中因邏輯信息位的丟失產(chǎn)生的能量損失，減少了系統(tǒng)能耗。文檔編號G06F7/535GK101739232SQ20101001837公開日2010年6月16日申請日期2010年1月15日優(yōu)先權(quán)日2010年1月15日發(fā)明者倪麗惠,孫玲,施振佺,景為平,管致錦,陶濤申請人:南通大學(xué)