專利名稱：實時時鐘電路及包含實時時鐘電路的芯片和數(shù)碼設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及實時時鐘電路，特別涉及跨電壓域和時鐘域的實時時鐘電路。
背景技術(shù)：
隨著集成電路antegrated Circuit，簡稱“ IC”)技術(shù)日益發(fā)展，待機功耗在設(shè)計 中越來越重要。尤其是隨著多電壓設(shè)計的發(fā)展，工作在不同電壓域的模塊，不工作時可以由 電壓控制單元把電壓關(guān)斷，從而達到降低功耗的目的。下面以待機時關(guān)閉中央處理器(Central Processing Unit，簡稱“CPU”)的電壓 VDD，保持實時時鐘(Real-Time Clock，簡稱“RTC”)的電壓RTCVDD，RTC保持工作為例進行 描述。如圖1所示，101為工作在VDD電壓下的模塊組，其中包括中央處理器103和電壓 轉(zhuǎn)換單元112。102為工作在RTCVDD電壓下的模塊組，其中包括實時時鐘模塊104、隔絕單 元109、隔絕單元110、隔絕單元111、寄存器113、和模擬電路模塊115。中央處理器(CPU)103，105、106、107分別為CPU總線數(shù)據(jù)輸出(dout)、寫使能 (write)、時鐘信號(elk)。隔絕控制信號(isolatior^signal) 114，由模擬電路模塊115發(fā)出。隔絕控制信號 的邏輯為VDD掉電，隔絕控制信號114等于0 ;VDD電壓正常工作，隔絕控制信號114等于 1。隔絕單元(isolation cell) 109、110和111，其作用在于，當(dāng)VDD掉電(隔絕控制 信號114變成0)時，CPU總線數(shù)據(jù)輸出的數(shù)據(jù)輸出(dout) 105、寫使能(write) 106和時鐘 信號(elk) 107浮空(floating)，通過隔絕控制信號114把隔絕單元109、110和111的輸出 拉低到0，以避免寄存器113由于輸入信號浮空而出錯。這些隔絕單元109、110和111在圖 1中包括電平轉(zhuǎn)換功能，可以理解為在單純的隔絕單元后加上一個電壓轉(zhuǎn)換單元電壓轉(zhuǎn)換單元(level shift cell) 112，其作用為把寄存器113的輸出電平轉(zhuǎn)換到 VDD電壓域電平，作為CPU總線數(shù)據(jù)輸入(din)。連到CPU總線上的寄存器113，該寄存器工作在CPU總線時鐘下，電壓域為 RTCVDD。圖1中電路的工作原理描述如下在正常工作(VDD不掉電)CPU寫操作時，寫使能106為1，通過隔絕單元110把寄 存器113的輸入選擇為隔絕單元109的輸出，更新寄存器113的值。在待機(VDD掉電)時， 隔絕單元109、110、111把CPU總線信號拉低到0，寄存器113保持原有值。這樣寄存器113 就能讓RTC正確地工作?，F(xiàn)有技術(shù)中，通常的CPU工作時序是CPU給外部設(shè)備寫數(shù)據(jù)，僅給出一個時鐘寬 度的寫使能106和一個時鐘寬度(elk)的有效數(shù)據(jù)，即要求外部寄存器能夠滿足CPU工作 時序。舉例說明如下圖1中，CPU時鐘107受工作電壓VDD的限制，傳遞到RTCVDD的CPU時鐘117受工作電壓RTCVDD的限制。例如=VDD為1. 8V, CPU時鐘107為300Mhz。為了讓CPU時鐘117 能滿足圖11的CPU時序，RTCVDD需要提供相應(yīng)的能支持300Mhz頻率的電壓，例如1. 8V。 如果RTCVDD電壓遠低于VDD (例如RTCVDD 0. 9V ；VDD 1. 8V)，則傳遞到RTCVDD的CPU時鐘 117無法按300Mhz翻轉(zhuǎn)，則寄存器113的時鐘不滿足CPU工作時序，無法完成寫操作。即現(xiàn)有方案可以把VDD關(guān)斷，保留RTCVDD，以達到節(jié)省功耗的目的。但是，如 果CPU總線需要工作在較高的時鐘頻率，RTCVDD不可以比VDD的電壓低太多，否則工作在 RTCVDD下的總線上的寄存器滿足不了時序的要求。因此，RTCVDD還是需要為一個較高的電壓，從而導(dǎo)致節(jié)省功耗的效果不夠好。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種實時時鐘電路及包含實時時鐘電路的芯片和數(shù)碼設(shè) 備，能夠降低系統(tǒng)待機時的功耗。為解決上述技術(shù)問題，本發(fā)明的實施方式提供了一種實時時鐘電路，包括處理 器、第一控制單元、第一寄存器、轉(zhuǎn)換單元、第二控制單元、第二寄存器和實時時鐘單元；處理器和第一寄存器工作在第一頻率時鐘；第二寄存器的工作時鐘為第二頻率時鐘；第一控制單元，在與第一頻率時鐘匹配的第一頻率寫使能的控制下，將處理器輸 出的實時時鐘單元所需數(shù)據(jù)保存到第一寄存器；轉(zhuǎn)換單元，用于將第一頻率寫使能轉(zhuǎn)換為與第二頻率時鐘匹配的第二頻率寫使 能；第二控制單元，在第二頻率寫使能的控制下，將第一寄存器所保存的數(shù)據(jù)保存到 第二寄存器；第二寄存器，將保存的數(shù)據(jù)輸出給實時時鐘單元。本發(fā)明實施方式與現(xiàn)有技術(shù)相比，主要區(qū)別及其效果在于在處理器電壓域和RTC電壓域分別設(shè)置一個寄存器，轉(zhuǎn)換單元把第一頻率寫使能 轉(zhuǎn)換成與第二頻率時鐘匹配的第二頻率寫使能，使處理器的輸出數(shù)據(jù)能夠通過第二寄存器 提供給實時時鐘單元，使得RTC可以工作在比處理器低得多的電壓下，從而降低了系統(tǒng)待 機時的功耗。


圖1是現(xiàn)有技術(shù)的實時時鐘電路；圖2是本發(fā)明第二實施方式中實時時鐘電路的電路結(jié)構(gòu)示意圖；圖3是本發(fā)明第二實施方式中上電復(fù)位單元的一種電路結(jié)構(gòu)示意圖；圖4是本發(fā)明第二實施方式中握手電路單元的一種電路結(jié)構(gòu)示意圖；圖5是本發(fā)明第三實施方式中實時時鐘電路的電路結(jié)構(gòu)示意圖；圖6是本發(fā)明第四實施方式中實時時鐘電路的電路結(jié)構(gòu)示意圖；圖7是本發(fā)明第五實施方式中實時時鐘電路的電路結(jié)構(gòu)示意圖；圖8是本發(fā)明第六實施方式中實時時鐘電路的電路結(jié)構(gòu)示意圖；圖9是本發(fā)明第七實施方式中實時時鐘電路的電路結(jié)構(gòu)示意圖10是本發(fā)明第一實施方式中實時時鐘電路的原理框圖；圖11是現(xiàn)有技術(shù)時序圖。
具體實施例方式在以下的敘述中，為了使讀者更好地理解本申請而提出了許多技術(shù)細節(jié)。但是，本 領(lǐng)域的普通技術(shù)人員可以理解，即使沒有這些技術(shù)細節(jié)和基于以下各實施方式的種種變化 和修改，也可以實現(xiàn)本申請各權(quán)利要求所要求保護的技術(shù)方案。為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明的實施 方式作進一步地詳細描述。本發(fā)明第一實施方式涉及一種實時時鐘電路，其原理框圖如圖10所示。該實時時鐘電路包括處理器、第一控制單元、第一寄存器、轉(zhuǎn)換單元、第二控制單 元、第二寄存器和實時時鐘單元。處理器和第一寄存器工作在第一頻率時鐘；第二寄存器的工作時鐘為第二頻率時 鐘。處理器可以是中央處理器(Central Processing Unit，簡稱“CPU”)、數(shù)字信號處 理器(Digital Signal Processor，簡稱 “DSP”)等。第一控制單元，用于在與第一頻率時鐘匹配的第一頻率寫使能的控制下，將處理 器輸出的實時時鐘單元所需數(shù)據(jù)保存到第一寄存器。第一控制單元可以用選擇器(MUX)實 現(xiàn)。轉(zhuǎn)換單元，用于將第一頻率寫使能轉(zhuǎn)換為與第二頻率時鐘匹配的第二頻率寫使 能。優(yōu)選地，轉(zhuǎn)換單元可以是握手電路或時鐘分頻電路，這兩種電路都是成熟的電路，此處 不進行詳細說明了。第二控制單元，用于在第二頻率寫使能的控制下，將第一寄存器所保存的數(shù)據(jù)保 存到第二寄存器。第二控制單元可以用選擇器(MUX)實現(xiàn)。第二寄存器，將保存的數(shù)據(jù)輸出給實時時鐘單元，起到控制該實時時鐘單元的作用。處理器、第一控制單元、第一寄存器和轉(zhuǎn)換單元工作在第一電壓，第二控制單元、 第二寄存器和實時時鐘單元工作在第二電壓。優(yōu)選地，第一電壓高于第二電壓。當(dāng)然，第一 電壓小于或等于第二電壓時，該實時時鐘電路也可以工作的。處理器、第一控制單元、第一寄存器和轉(zhuǎn)換單元工作在第一頻率；第二控制單元、 第二寄存器和實時時鐘單元工作在第二頻率。優(yōu)選地，第一頻率高于第二頻率。當(dāng)然，第一 頻率小于或等于第二頻率時，該實時時鐘電路也是可以工作的。如果轉(zhuǎn)換單元是握手電路， 則有可能該握手電路中一部分電路工作在第一頻率，另一部分電路工作在第二頻率。在處理器電壓域和RTC電壓域分別設(shè)置一個寄存器，轉(zhuǎn)換單元把第一頻率寫使能 轉(zhuǎn)換成與第二頻率時鐘匹配的第二頻率寫使能，使處理器的輸出數(shù)據(jù)能夠通過第二寄存器 提供給實時時鐘單元，使得RTC可以工作在比處理器低得多的電壓下，從而降低了系統(tǒng)待 機時的功耗。本發(fā)明第二實施方式涉及一種實時時鐘電路，第二實施方式是第一實施方式的一 種具體電路實現(xiàn)，在第一實施方式的基礎(chǔ)上還增加了一個上電復(fù)位單元，用于在處理器恢復(fù)供電時，將第二寄存器中保存的信號恢復(fù)到第一寄存器。第二實施方式中實時時鐘電路的結(jié)構(gòu)如圖2所示。CPU總線需要工作在較高的時 鐘頻率，而RTC的時鐘(rtcclk)需要工作的頻率(即第二頻率)遠低于CPU總線時鐘頻率 (即第一頻率)。只要在RTCVDD電壓域中起控制作用的寄存器不工作于CPU總線時鐘頻率， 這樣RTCVDD僅提供一個較低的電壓就可以讓RTC工作。在圖2中，201為工作在VDD電壓(即第一電壓)下的模塊，其中包括處理器203， 上電復(fù)位單元204，握手電路單元205，第一寄存器206，輸入選擇器207、208，電壓轉(zhuǎn)換單元 212、213和214。202為工作在RTCVDD電壓(即第二電壓)下的模塊，其中包括第二寄存器 218，RTC模塊219，220，隔絕單元221、222和輸入選擇器223。處理器(CPU) 203，209、210和211分別為CPU總線數(shù)據(jù)輸出(dout)、寫使能 (write)、時鐘信號(elk)。VDD上電復(fù)位單元204，負責(zé)把RTCVDD電壓域的第二寄存器的值在VDD開始正常 工作時裝載回第一寄存器206。時鐘域握手電路單元205，負責(zé)把CPU的寫使能(write)轉(zhuǎn)換成與rtcclk匹配的 寫使能。連到CPU總線上的寄存器206，即第一寄存器，該寄存器工作在CPU總線時鐘下，電 壓域為VDD。輸入選擇器(MUX) 207和208，當(dāng)條件滿足“寫使能信號210等于1，上電復(fù)位信號 217等于0”時把數(shù)據(jù)輸出信號(dout) 209的數(shù)據(jù)寫到第一寄存器206 ；當(dāng)條件滿足“寫使能 信號(write) 210等于0，上電復(fù)位信號217等于0”時，讓第一寄存器206保持原有值；當(dāng) 條件滿足“上電復(fù)位信號217等于1”時，把第二寄存器218的值裝載回第一寄存器206。電壓轉(zhuǎn)換單元(level shift cell) 212、213和214，其作用為把RTCVDD電壓域的 輸出電平轉(zhuǎn)換到VDD電壓域電平。第二寄存器218，該寄存器工作在rtcclk時鐘下，電壓域為RTCVDD。輸入選擇器(MUX) 223，當(dāng)條件滿足“同步寫使能信號(write_Syn) 216等于1”時， 把第一寄存器206的值寫到第二寄存器218 ；當(dāng)條件滿足“同步寫使能信號(write_Syn)216 等于0”時，第二寄存器218保持原有值。模擬電路220，其輸出隔絕控制信號的邏輯為VDD掉電時，隔絕控制信號等于0 ； VDD電壓正常工作時，隔絕控制信號等于1。隔絕單元(isolation cell) 221和222，其作用在于當(dāng)VDD掉電，VDD電壓輸出的 信號215和216處于浮空(floating)，通過隔絕控制信號224把隔絕單元221和222的輸 出拉低到0，以避免第二寄存器218由于輸入信號浮空而出錯。RTC模塊219，受第二寄存器218控制。圖2中電路的工作原理描述如下在正常工作(VDD不掉電)CPU寫操作時，CPU把數(shù)據(jù)寫到第一寄存器206，第一寄 存器206的輸出連到隔絕單元221的輸入；同時寫使能信號210經(jīng)由握手電路單元205轉(zhuǎn) 換，通過隔絕單元222把選擇器223的輸出選擇為隔絕單元221的輸出，把第一寄存器206 的值寫到第二寄存器218中。在正常工作(VDD不掉電)CPU讀操作時，CPU把第一寄存器206的值作為CPU的數(shù)據(jù)輸入(din)。在待機(VDD掉電)時，由于VDD掉電，CPU不存在讀寫操作，隔絕控制信號2M等 于0，把隔絕單元221和222的輸出拉低到0，第二寄存器218保持原有值。這樣第二寄存 器218就能讓RTC正確地工作。在上電(VDD上電)時，圖3為圖2中的上電復(fù)位單元204的一種電路圖，隔絕控制 信號2M經(jīng)過電壓轉(zhuǎn)換單元213電平轉(zhuǎn)換后作為寄存器2041、2042、2043的復(fù)位信號，CPU 時鐘信號(coreClk)211作為寄存器2041、2042、2043的時鐘信號。當(dāng)隔絕控制信號等于1 時，經(jīng)過2個CPU時鐘信號(coreclk)，寄存器2042的輸出信號2044和寄存器2043的輸出 信號2045通過與門產(chǎn)生一個CPU時鐘信號(coreclk)寬度的上電復(fù)位信號217輸出。如前 述輸入選擇器(MUX)207、208中所述，當(dāng)條件滿足“上電復(fù)位信號217等于1”時，把第二寄 存器218的值裝載回第一寄存器206。可以理解，圖3只是上電復(fù)位單元的一種實現(xiàn)方式， 上電復(fù)位單元還可以有其它許多種具體形式，只要能實現(xiàn)在處理器恢復(fù)供電時將第二寄存 器中的保存的信號恢復(fù)到第一寄存器的功能即可。本實施方式中，轉(zhuǎn)換單元由握手電路實現(xiàn)。圖4為圖2中握手電路單元205的一 種電路圖，重置信號預(yù)先把握手電路單元中所有寄存器的值置為0，寫使能(write)把寄存 器2051的值保存為1，通過3個實時時鐘(rtcclk)時鐘域的寄存器，握手產(chǎn)生一個實時時 鐘(rtcclk)寬度的脈沖信號寫同步信號(write_Syn)2052，同時寫同步信號2052通過3 個CPU時鐘(coreclk)時鐘域的寄存器，握手產(chǎn)生一個CPU時鐘(coreclk)寬度的脈沖信 號2053，脈沖信號2053用來在下一個CPU時鐘(coreclk)到來時把寄存器2051的值清零。 可以理解，圖4只是握手電路單元的一種實現(xiàn)方式，握手電路單元還可以有其它許多形式， 只要能實現(xiàn)相同的功能即可。本發(fā)明第三實施方式涉及一種實時時鐘電路，第三實施方式在第二實施方式的基 礎(chǔ)上進行了變化，主要區(qū)別在于，第三實施方式中使用時鐘分頻電路作為轉(zhuǎn)換單元，而第二 實施方式使用握手電路作為轉(zhuǎn)換單元。第二寄存器的時鐘不一定要從RTCVDD域輸出RTC的工作時鐘，可以從CPU總線時 鐘分頻得到。如圖5所示，將圖2中的握手單元205換成時鐘分頻電路單元505，時鐘分頻電 路單元505輸出分頻后的時鐘(clk_diV)514和分頻后的與時鐘周期等寬的寫使能(write_ diV)516。第一寄存器506的值515，分頻同步后的寫使能516，分頻后的時鐘517分別經(jīng)過 隔絕單元521，522，525連到第二寄存器518。其工作原理與圖2方案類似，根據(jù)上述原理，有 多種并且十分容易設(shè)計時鐘分頻電路單元505的電路，具體的時鐘分頻電路是成熟技術(shù)， 這里不進行詳細說明了。本發(fā)明第四實施方式涉及一種實時時鐘電路，第四實施方式在第二實施方式的基 礎(chǔ)上進行了變化，主要區(qū)別在于，第四實施方式中第二寄存器的輸出端通過一個電平轉(zhuǎn)換 單元連接到處理器的一個數(shù)據(jù)輸入端(也就是說CPU的數(shù)據(jù)輸入端使用的是第二寄存器的 輸出)，而第二實施方式中處理器的一個數(shù)據(jù)輸入端與第一寄存器的輸出端連接(也就是 說CPU的數(shù)據(jù)輸入端使用的是第一寄存器的輸出)。具體地說，如圖6所示，第二寄存器618的輸出經(jīng)電平轉(zhuǎn)換單元6 轉(zhuǎn)換后傳送到 CPU的數(shù)據(jù)輸入端din。本發(fā)明第五實施方式涉及一種實時時鐘電路，第五實施方式在第三實施方式的基礎(chǔ)上進行了變化，主要區(qū)別在于，第五實施方式中第二寄存器的輸出端通過一個電平轉(zhuǎn)換 單元連接到處理器的一個輸入端，而第三實施方式中處理器的一個輸入端與第一寄存器的 輸出端連接。具體地說，如圖7所示，第二寄存器718的輸出經(jīng)電平轉(zhuǎn)換單元7 轉(zhuǎn)換后傳送到 CPU的數(shù)據(jù)輸入din。本發(fā)明第六實施方式涉及一種實時時鐘電路，第六實施方式在第四實施方式的基 礎(chǔ)上省去了上電復(fù)位單元。具體如圖8所示，在圖6的基礎(chǔ)上，刪除上電復(fù)位單元及與其輸 入輸出相連的相關(guān)輸入選擇單元608、電壓轉(zhuǎn)換單元612和613。本實施方式中CPU為異步 讀寫時序，所以可以省略上電復(fù)位單元。本發(fā)明第七實施方式涉及一種實時時鐘電路，第七實施方式在第五實施方式的基 礎(chǔ)上省去了上電復(fù)位單元。具體如圖9所示，在圖7的基礎(chǔ)上，刪除上電復(fù)位單元及與其輸 入輸出相連的相關(guān)輸入選擇單元708、電壓轉(zhuǎn)換單元712和713。本實施方式中CPU為異步 讀寫時序，所以可以省略上電復(fù)位單元。在上述各實施方式中，RTC的工作時鐘頻率遠低于CPU總線時鐘頻率，RTCVDD的電 壓可以遠低于VDD電壓。在RTCVDD的電壓下，RTC控制寄存器操作不受CPU工作頻率的約 束。因此，RTCVDD的電壓可以遠低于VDD電壓，從而達到進一步降低系統(tǒng)功耗的效果。雖然通過參照本發(fā)明的某些優(yōu)選實施方式，已經(jīng)對本發(fā)明進行了圖示和描述，但 本領(lǐng)域的普通技術(shù)人員應(yīng)該明白，可以在形式上和細節(jié)上對其作各種改變，而不偏離本發(fā) 明的精神和范圍。
權(quán)利要求
1.一種實時時鐘電路，其特征在于，該實時時鐘電路包括處理器、第一控制單元、第 一寄存器、轉(zhuǎn)換單元、第二控制單元、第二寄存器和實時時鐘單元；所述處理器和第一寄存器工作在第一頻率時鐘； 所述第二寄存器的工作時鐘為第二頻率時鐘；所述第一控制單元，在與所述第一頻率時鐘匹配的第一頻率寫使能的控制下，將所述 處理器輸出的實時時鐘單元所需數(shù)據(jù)保存到所述第一寄存器；所述轉(zhuǎn)換單元，用于將所述第一頻率寫使能轉(zhuǎn)換為與所述第二頻率時鐘匹配的第二頻 率寫使能；所述第二控制單元，在所述第二頻率寫使能的控制下，將所述第一寄存器所保存的數(shù) 據(jù)保存到所述第二寄存器；所述第二寄存器，將保存的數(shù)據(jù)輸出給所述實時時鐘單元。
2.根據(jù)權(quán)利要求1所述的實時時鐘電路，其特征在于， 所述實時時鐘單元的工作時鐘是實時時鐘單元時鐘；所述處理器、第一控制單元、第一寄存器和轉(zhuǎn)換單元工作在第一電壓，所述第二控制單 元、第二寄存器和實時時鐘單元工作在第二電壓。
3.根據(jù)權(quán)利要求2所述的實時時鐘電路，其特征在于，所述處理器從所述第二寄存器 的輸出端輸入數(shù)據(jù)。
4.根據(jù)權(quán)利要求3所述的實時時鐘電路，其特征在于，所述實時時鐘電路還包括模擬 電路單元、隔絕單元；所述模擬電路單元輸出隔絕控制信號至所述隔絕單元； 所述第一寄存器輸出的數(shù)據(jù)經(jīng)隔絕單元、第二控制單元輸出至所述第二寄存器； 所述轉(zhuǎn)換單元輸出與第二頻率時鐘匹配的第二頻率寫使能經(jīng)隔絕單元輸出給第二控 制單元。
5.根據(jù)權(quán)利要求2或4所述的實時時鐘電路，其特征在于，所述轉(zhuǎn)換單元是握手電路單元；所述握手電路單元的輸入包括第一頻率時鐘、第二頻率時鐘、第一頻率寫使能，所述握 手電路單元輸出與第二頻率時鐘匹配的第二頻率寫使能給所述第二控制單元。
6.根據(jù)權(quán)利要求5所述的實時時鐘電路，其特征在于，所述第二頻率時鐘是所述實時 時鐘單元時鐘。
7.根據(jù)權(quán)利要求2或4所述的實時時鐘電路，其特征在于，所述轉(zhuǎn)換單元是時鐘分頻電 路單元；所述時鐘分頻電路單元的輸入包括第一頻率時鐘、第一頻率寫使能，所述時鐘分頻電 路單元輸出第二頻率時鐘傳輸給所述第二寄存器；所述時鐘分頻電路單元輸出與第二頻率時鐘匹配的第二頻率寫使能經(jīng)隔絕單元傳輸 給第二控制單元。
8.根據(jù)權(quán)利要求2所述的實時時鐘電路，其特征在于，所述處理器從所述第一寄存器 的輸出端輸入數(shù)據(jù)。
9.根據(jù)權(quán)利要求8所述的實時時鐘電路，其特征在于，所述實時時鐘電路還包括模擬 電路單元、隔絕單元；所述模擬電路單元輸出隔絕控制信號至所述隔絕單元； 所述第一寄存器輸出的數(shù)據(jù)經(jīng)隔絕單元、第二控制單元輸出至所述第二寄存器； 所述轉(zhuǎn)換單元輸出的與第二頻率時鐘匹配的第二頻率寫使能經(jīng)隔絕單元輸出給第二 控制單元。
10.根據(jù)權(quán)利要求9所述的實時時鐘電路，其特征在于，所述實時時鐘電路還包括上 電復(fù)位單元、第三控制單元；所述上電復(fù)位單元的輸入包括第一頻率時鐘和隔絕控制信號，所述上電復(fù)位單元輸出 上電復(fù)位信號給所述第三控制單元；所述處理器輸出的所述實時時鐘單元所需數(shù)據(jù)經(jīng)第一控制單元、第三控制單元保存到 所述第一寄存器；所述第二寄存器的輸出端連接到所述第三控制單元的一個輸入端。
11.根據(jù)權(quán)利要求8至10任一所述的實時時鐘電路，其特征在于，所述轉(zhuǎn)換單元是握手 電路單元；所述握手電路單元的輸入包括第一頻率時鐘、第二頻率時鐘、第一頻率寫使能，所述握 手電路單元輸出與第二頻率時鐘匹配的第二頻率寫使能給所述第二控制單元。
12.根據(jù)權(quán)利要求11所述的實時時鐘電路，其特征在于，所述第二頻率時鐘是所述實 時時鐘單元時鐘。
13.根據(jù)權(quán)利要求8至10任一所述的實時時鐘電路，其特征在于，所述轉(zhuǎn)換單元是是時 鐘分頻電路單元；所述時鐘分頻電路單元的輸入包括第一頻率時鐘、第一頻率寫使能，所述時鐘分頻電 路單元輸出第二頻率時鐘給所述第二寄存器；所述時鐘分頻電路單元輸出與第二頻率時鐘匹配的第二頻率寫使能給所述第二控制 單元。
14.根據(jù)權(quán)利要求2所述的實時時鐘電路，其特征在于，所述第一電壓高于所述第二電壓。
15.根據(jù)權(quán)利要求2所述的實時時鐘電路，其特征在于，所述第一頻率時鐘的頻率高于 所述第二頻率時鐘的頻率。
16.一種包含權(quán)利要求1或2所述的實時時鐘電路的芯片。
17.一種包含權(quán)利要求1或2所述的實時時鐘電路的數(shù)碼設(shè)備。
全文摘要
本發(fā)明涉及集成電路領(lǐng)域，公開了一種實時時鐘電路及包含實時時鐘電路的芯片和數(shù)碼設(shè)備。本發(fā)明中，處理器和第一寄存器工作在第一頻率時鐘；第二寄存器的工作時鐘為第二頻率時鐘；第一控制單元在與第一頻率時鐘匹配的第一頻率寫使能的控制下，將處理器輸出的實時時鐘單元所需數(shù)據(jù)保存到第一寄存器；轉(zhuǎn)換單元將第一頻率寫使能轉(zhuǎn)換為與第二頻率時鐘匹配的第二頻率寫使能；第二控制單元在第二頻率寫使能的控制下，將第一寄存器所保存的數(shù)據(jù)保存到第二寄存器；第二寄存器，將保存的數(shù)據(jù)輸出給實時時鐘單元。使得實時時鐘可以工作在比處理器低得多的電壓下，從而降低了系統(tǒng)待機時的功耗。
文檔編號G06F1/06GK102129286SQ20101002727
公開日2011年7月20日 申請日期2010年1月15日 優(yōu)先權(quán)日2010年1月15日
發(fā)明者梁海濱, 齊亞軍 申請人:炬力集成電路設(shè)計有限公司