專(zhuān)利名稱(chēng)：一種擴(kuò)展龍芯cpu的io帶寬的裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及龍芯CPU帶寬擴(kuò)展，具體提供了一種擴(kuò)展龍芯CPU的IO帶寬的裝置。
背景技術(shù)：
龍芯3號(hào)系列CPU的出現(xiàn)面臨一個(gè)嚴(yán)峻的問(wèn)題就是CPU的產(chǎn)業(yè)化問(wèn)題，如果解決不好產(chǎn)業(yè)化的問(wèn)題，那龍芯CPU仍是一個(gè)不能實(shí)用只是概念意義的CPU，只能停留在實(shí)驗(yàn)室里。由于龍芯3號(hào)系列CPU面世的時(shí)間短，各種配套的應(yīng)用方案有待設(shè)計(jì)和創(chuàng)造。Intel和 AMD X86架構(gòu)的CPU都有成功的多顆CPU解決方案，而龍芯3號(hào)CPU多顆互聯(lián)的應(yīng)用方案有待進(jìn)一步的探討和設(shè)計(jì)，如何得到一種用于增強(qiáng)龍芯3號(hào)CPU IO帶寬的設(shè)計(jì)方法，即能保證龍芯3號(hào)CPU的高性能，又能增強(qiáng)龍芯IO能力成為當(dāng)務(wù)之急。目前龍芯3號(hào)CPU已知的互聯(lián)方案只有兩路和四路互聯(lián)架構(gòu)，更多龍芯CPU互聯(lián)的架構(gòu)方案沒(méi)有。圖1描述了龍芯3號(hào)CPU目前已有的兩路和四路互聯(lián)架構(gòu)方案。從圖1可以看出這兩種方案只重視了龍芯CPU的運(yùn)算性能，而沒(méi)有解決龍芯CPU 的IO性能。放眼整個(gè)計(jì)算機(jī)領(lǐng)域，也是如此。在目前的計(jì)算機(jī)體系的發(fā)展中，CPU的發(fā)展越來(lái)越快，多核、高頻的發(fā)展帶動(dòng)CPU每隔幾年性能就會(huì)翻一番，而發(fā)展緩慢的是IO的性能， IO性能瓶頸在近幾年來(lái)已經(jīng)成為制約計(jì)算機(jī)性能提高的主要因素。而且龍芯CPU面臨的另一個(gè)難題就是目前只找到了一類(lèi)而且是目前唯一一類(lèi)成功適配與龍芯3號(hào)CPU的chipsets，也就是說(shuō)目前龍芯3號(hào)CPU的IO性能受限于這類(lèi) chipsets 的 IO 性能。

實(shí)用新型內(nèi)容為解決目前龍芯主板的IO帶寬瓶頸，本實(shí)用新型采用在額外的龍芯CPU上再掛接一套和多套的chipsets來(lái)解決。本實(shí)用新型巧妙的利用了每個(gè)龍芯CPU閑置的HT bus，在其上面再掛接更多的chipsets來(lái)拓展IO帶寬能力。一種擴(kuò)展龍芯CPU的IO帶寬的裝置，該裝置包括龍芯CPU，DDR2內(nèi)存，北橋芯片和南橋芯片；所述龍芯CPU通過(guò)自帶的內(nèi)存控制器與DDR2內(nèi)存連接，通過(guò)16位HT總線與北橋芯片相連接；所述北橋芯片與南橋芯片相連接。優(yōu)選的，所述龍芯CPU的個(gè)數(shù)可以為2或4個(gè)。較優(yōu)選的，所述龍芯CPU個(gè)數(shù)為2個(gè)時(shí)，龍芯CPU之間通過(guò)16位HT總線相連接。較優(yōu)選的，所述龍芯CPU個(gè)數(shù)為4個(gè)時(shí)，每個(gè)龍芯CPU與相鄰龍芯CPU通過(guò)8位HT 總線相連接。優(yōu)選的，所述北橋芯片為RS780E，所述南橋芯片為SB710。本實(shí)用新型保持了原先龍芯CPU互聯(lián)的架構(gòu)模式，保證了原先的處理能力和運(yùn)行模式。通過(guò)簡(jiǎn)單復(fù)制、添加已驗(yàn)證的chipsets RS780E+SB710可以使IO能力成倍或者四倍的增長(zhǎng)。

圖1是目前龍芯3號(hào)CPU已有的互聯(lián)方案圖2是本實(shí)用新型架構(gòu)
具體實(shí)施方式
如圖2所示。本實(shí)用新型巧妙的利用了每個(gè)龍芯CPU閑置的HT bus，在其上面再掛接更多的chipsets來(lái)拓展IO帶寬能力。如圖2所示。兩路龍芯CPU互聯(lián)架構(gòu)IO帶寬拓展每個(gè)龍芯3號(hào)CPU有2個(gè)16位的HT bus。在兩個(gè)龍芯CPU互聯(lián)的架構(gòu)中(如圖 1中第一個(gè)圖)，CPUO的2個(gè)16位的HT bus —個(gè)連接chipsets，另一個(gè)連接CPUl，CPUO的 2個(gè)HT bus都被用掉；而對(duì)于CPUl來(lái)說(shuō)，其中一個(gè)HT bus連接CPUO，而另一個(gè)HT bus閑置，本設(shè)計(jì)就利用CPUl閑置的那個(gè)16位HT bus來(lái)連接同樣一套chipsets :RS780E+SB710。 通過(guò)此種架構(gòu)的設(shè)計(jì)，即保證了原先架構(gòu)設(shè)計(jì)的CPU性能，又?jǐn)U展了此架構(gòu)的IO帶寬，使 PCIE bus的221anes拓展到441anes，并由支持6個(gè)SATA硬盤(pán)拓展到支持12硬盤(pán)，并使其他IO接口，例如USB 口也相應(yīng)的加倍。四路龍芯CPU互聯(lián)架構(gòu)IO帶寬拓展每個(gè)龍芯3號(hào)CPU有2個(gè)16位的HT bus,而且每個(gè)16位的HT bus能夠分成2個(gè) 8位的HT bus。圖1中第二個(gè)圖所示的四路龍芯CPU互聯(lián)架構(gòu)，CPUO的1個(gè)16位HT bus 連接chipsets，另一個(gè)16位HT bus分成2個(gè)8位的HT bus用來(lái)連接另外的2個(gè)龍芯CPU， 即2個(gè)16位的HT bus都已被用掉；另外的3顆龍芯CPU，即CPU1，CPU2，CPU3只用2個(gè)8 位的HT bus,即一個(gè)16位的HT bus,另外一個(gè)16位HT bus閑置沒(méi)有。本設(shè)計(jì)利用其他3 個(gè)CPU閑置的HT bus各連接一套chipsets :RS780E+SB710。通過(guò)此種架構(gòu)的設(shè)計(jì)，即保證了原先架構(gòu)設(shè)計(jì)的CPU性能，又?jǐn)U展了此架構(gòu)的IO帶寬，使PCIE bus的221anes拓展到 881anes，并由支持6個(gè)SATA硬盤(pán)拓展到支持M硬盤(pán)，并使其他IO接口，例如USB 口也相應(yīng)變?yōu)?倍。當(dāng)然可以根據(jù)IO帶寬的需要，可以在CPUl、CPU2、CPU3靈活的添加1 3套 chipsets :RS780E+SB710 進(jìn)行互聯(lián)，最大額外互聯(lián) 3 套 chipsets :RS780E+SB710。
權(quán)利要求1.一種擴(kuò)展龍芯CPU的10帶寬的裝置，其特征在于該裝置包括龍芯CPU，DDR2內(nèi)存， 北橋芯片和南橋芯片；所述龍芯CPU通過(guò)自帶的內(nèi)存控制器與DDR2內(nèi)存連接，通過(guò)16位HT總線與北橋芯片相連接；所述北橋芯片與南橋芯片相連接。
2.如權(quán)利要求1所述的裝置，其特征在于所述龍芯CPU的個(gè)數(shù)可以為2或4個(gè)。
3.如權(quán)利要求2所述的裝置，其特征在于所述龍芯CPU個(gè)數(shù)為2個(gè)時(shí)，龍芯CPU之間通過(guò)16位HT總線相連接。
4.如權(quán)利要求2所述的裝置，其特征在于所述龍芯CPU個(gè)數(shù)為4個(gè)時(shí)，每個(gè)龍芯CPU 與相鄰龍芯CPU通過(guò)8位HT總線相連接。
5.如權(quán)利要求1所述的裝置，其特征在于所述北橋芯片為RS780E，所述南橋芯片為 SB710。
專(zhuān)利摘要本實(shí)用新型提供了一種擴(kuò)展龍芯CPU的IO帶寬的裝置，該裝置包括龍芯CPU，DDR2內(nèi)存，北橋芯片和南橋芯片；所述龍芯CPU通過(guò)自帶的內(nèi)存控制器與DDR2內(nèi)存連接，通過(guò)16位HT總線與北橋芯片相連接；所述北橋芯片與南橋芯片相連接。本實(shí)用新型保持了原先龍芯CPU互聯(lián)的架構(gòu)模式，保證了原先了處理能力和運(yùn)行模式。通過(guò)簡(jiǎn)單復(fù)制、添加已驗(yàn)證的chipsetsRS780E+SB710可以使1O能力成倍或者四倍的增長(zhǎng)。
文檔編號(hào)G06F13/40GK202102433SQ201120155800
公開(kāi)日2012年1月4日 申請(qǐng)日期2011年5月16日 優(yōu)先權(quán)日2011年5月16日
發(fā)明者劉新春, 尹寧寧, 李豐旺, 李永成, 楊曉君, 邵宗有, 鄭臣明 申請(qǐng)人:曙光信息產(chǎn)業(yè)股份有限公司