專利名稱：利用存儲器控制器加載程序的射頻通信收發(fā)機設(shè)備和相關(guān)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于射頻(RF)通信收發(fā)機高度集成方案中的程序加載設(shè)備和方法，更具體地是指一種用于音頻廣播收發(fā)機高度集成方案中的程序加載設(shè)備和方法。
背景技術(shù)：
隨著集成電路設(shè)計和制造技術(shù)的飛速發(fā)展，射頻通信系統(tǒng)已經(jīng)步入了 SOC時代。 射頻通信高度集成方案克服了傳統(tǒng)的采用多芯片板上集成方案的體積大、成本高、功耗高的缺點，建立高度集成的片上系統(tǒng)，僅需要外加很少的元器件就能工作，性能也有了很大提高，具備了高接收靈敏度。半導體系統(tǒng)通常包含可編程邏輯，如處理器、控制器等，對同一半導體系統(tǒng)可以通過編程實現(xiàn)多種功能，以縮短設(shè)計開發(fā)周期，從而節(jié)約成本。射頻通信集成方案中包含的數(shù)字信號處理器(DSP)、MCU是典型的可編程邏輯，通過編寫不同的程序可以實現(xiàn)FM接收機、AM/ SW/LW接收機、WB接收機、FM發(fā)射機等功能，還可以配置不同的參數(shù)以適應(yīng)不同地域的需求。發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種射頻通信集成方案中的程序加載設(shè)備，以及利用這種設(shè)備實現(xiàn)的程序加載方法。為解決上述技術(shù)問題，本發(fā)明提出的解決方案為將DSP、MCU、總線控制接口、Memory 控制器和存儲器集成在同一半導體器件上，利用Memory控制器，通過外部總線控制接口或 MCU配置Memory控制器中的寄存器，實現(xiàn)對內(nèi)部存儲器進行讀寫操作，也可實現(xiàn)片上存儲器之間的數(shù)據(jù)傳輸。Memory控制器控制存儲器之間進行數(shù)據(jù)傳輸時，可指定源起始地址、目標起始地址和數(shù)據(jù)傳輸大小，進行數(shù)據(jù)塊傳輸。存儲器包括DSP的程序存儲器和數(shù)據(jù)存儲器、MCU的程序存儲器和數(shù)據(jù)存儲器、MCU的特殊功能寄存器和片上其它存儲器。Memory控制器完成MCU指定的數(shù)傳輸任務(wù)后，向MCU發(fā)送中斷請求，通知MCU任務(wù)完成。Memory控制器具有一張獨立的地址映射表，將所有存儲器映射到對應(yīng)的地址空間，與DSP和MCU的地址映射無關(guān)。本發(fā)明中的非易失性存儲器包括不可編程非易失性存儲器和可編程非易失性存儲器。 MCU控制Memory控制器讀寫內(nèi)部存儲器或在內(nèi)部存儲器進行數(shù)據(jù)傳輸時，首先需要將控制 Memory控制器的程序?qū)懭隡CU程序存儲器，具有一定的局限性。本發(fā)明中總線控制接口可直接訪問Memory控制器的寄存器，因此可通過總線接口讀寫內(nèi)部存儲器和寄存器，操作靈活，克服了前者的局限性，但不方便用戶使用。本發(fā)明結(jié)合兩種方法的優(yōu)點，不需要調(diào)試的參數(shù)和算法存儲在不可編程非易失性存儲器中，需要調(diào)試的參數(shù)和算法存儲在可編程非易失性存儲器中。在算法調(diào)試過程中通過總線接口將算法和參數(shù)寫入內(nèi)部易失性存儲器，調(diào)試完成后將剩下的算法和參數(shù)寫入可編程非易失性存儲器。系統(tǒng)在啟動時首先進行數(shù)據(jù)加載，由MCU的程序控制Memory控制器，將非易失性存儲器中的數(shù)據(jù)送給易失性存儲器。本發(fā)明中的存儲器具有多個總線接口和一個訪存仲裁器。所述多個總線接口具有各自的宿主，其中一個接口的宿主為Memory控制器,各宿主具有不同的訪存優(yōu)先級。若只有一個宿主訪問存儲器時，那么該宿主與存儲器連接進行讀寫操作。若同時有多個宿主訪問存儲器時，訪存仲裁器將按照各宿主的優(yōu)先級，將優(yōu)先級高的宿主與存儲器連接進行讀寫操作。在程序加載過程中，只有Memory控制器訪問存儲器。


圖I是程序加載設(shè)備框圖；圖2是多總線接口存儲器示意圖；圖3是程序加載流程圖。
具體實施方式
以下將結(jié)合附圖與具體實施對本發(fā)明作進一步說明。如圖I所示，本發(fā)明提供一種射頻通信收發(fā)機集成方案中的程序加載設(shè)備，包括 Memory控制器、MCU、總線控制接口和多個存儲器。如圖2所示，本發(fā)明中的存儲器具有多個總線接口和一個訪存仲裁器。本發(fā)明的程序加載設(shè)備具有兩種數(shù)據(jù)源，片內(nèi)非易失性存儲器中的數(shù)據(jù)和片外數(shù)據(jù)。 本發(fā)明提供兩種程序加載方法，一種是使用總線控制接口從片外加載程序，稱為片外加載法；另一種是使用MCU控制Memory控制器從片內(nèi)非易失性存儲器加載數(shù)據(jù)，稱為片內(nèi)加載法。下面分別說明這兩種程序加載方法。本實施例中總線控制接口為從設(shè)備接口，與另一主設(shè)備接口連接，主設(shè)備接口發(fā)送讀寫存儲器的命令。發(fā)送命令的過程是首先發(fā)送讀地址寄存器或?qū)懙刂芳拇嫫鞯拿?，再發(fā)送讀/寫數(shù)據(jù)寄存器的命令。本實施例中，地址寄存器的輸入包含自增I邏輯，因此訪問存儲器的地址連續(xù)時，僅需第一次發(fā)送起始地址，之后不需要重復(fù)發(fā)送讀地址寄存器或?qū)懙刂芳拇嫫鞯拿睿芍苯影l(fā)送讀/寫數(shù)據(jù)寄存器的命令。本實施例中，總線控制接口為串行控制接口，也可以是并行總線接口。圖3展示了片內(nèi)加載法的具體流程，整個過程只有復(fù)位操作需要用戶程序參與，其它都由芯片自動完成。引導塊的加載在復(fù)位后由Memory控制器自動完成，從非易失性存儲器中將引導塊數(shù)據(jù)復(fù)制到MCU的程序存儲器。引導塊的作用是由MCU控制Memory控制器，從非易失性存儲器中將引導程序載入MCU程序存儲器。引導程序的作用是由MCU控制Memory 控制器，從非易失性存儲器中將算法載入MCU程序存儲器和DSP程序存儲器，以及把算法中用到的參數(shù)載入DSP數(shù)據(jù)存儲器、MCU數(shù)據(jù)存儲器和MCU的特殊功能寄存器中。在本實施例中，片內(nèi)加載法采用分段加載的方式，也可采用一次性整塊加載，可根據(jù)實際應(yīng)用情況選擇分段加載和整塊加載。Memory控制器每完成一段數(shù)據(jù)傳輸后向MCU發(fā)送中斷請求，由MCU 的中斷服務(wù)子程序判斷數(shù)據(jù)加載是否完成。
權(quán)利要求
1.一種射頻通信收發(fā)器，包括數(shù)字信號處理器(DSP)，微控制器(MCU)，總線控制接口，存儲器(Memory)控制器，多個存儲器；所述Memory控制器中包含讀地址寄存器、寫地址寄存器、數(shù)據(jù)寄存器和多個控制寄存器，寄存器具有兩個接口，一個接口與總線控制接口連接，另一個接口與MCU連接；所述總線控制接口通過配置Memory控制器的寄存器，實現(xiàn)訪問片上存儲器和寄存器的操作；所述MCU通過配置Memory控制器的寄存器，實現(xiàn)片上存儲器之間的數(shù)據(jù)塊傳輸， Memory控制器完成指定數(shù)據(jù)塊傳輸任務(wù)后向MCU發(fā)送中斷請求，通知MCU任務(wù)完成。
2.根據(jù)權(quán)利要求I所述的總線控制接口，其特征在于可訪問內(nèi)部所有存儲器和寄存器。
3.根據(jù)權(quán)利要求I所述的Memory控制器，其特征在于對內(nèi)部存儲器和寄存器具有獨立的地址映射表。
4.根據(jù)權(quán)利要求I所述的多個存儲器，包括易失性存儲器和非易失性存儲器，非易失性存儲器包含不可編程非易失性存儲器和可編程非易失性存儲器。
5.根據(jù)權(quán)利要求I所述的多個存儲器，其特征在于存儲器具有多個總線接口和一個仲裁器，其中一個總線接口的宿主為Memory控制器。
6.根據(jù)權(quán)利要求I所述的Memory控制器,其特征在于=Memory控制器包含可編程非易失性存儲器的控制邏輯；通過外部總線控制接口對可編程非易失性存儲器進行編程。
全文摘要
本發(fā)明公開了一種應(yīng)用于射頻通信收發(fā)機中的程序加載設(shè)備和相關(guān)方法。在一個示例中，所有存儲器擁有多個總線接口和一個訪存仲裁器，利用存儲器(Memory)控制器，實現(xiàn)射頻通信處理程序的加載，包括處理程序和常數(shù)參量，以及初始化數(shù)據(jù)加載。該示例的一個優(yōu)點是可以利用同樣的硬件加載不同的軟件程序，從而實現(xiàn)不同的功能。該示例的另一個優(yōu)點是可以方便地調(diào)試軟件程序。
文檔編號G06F12/08GK102929816SQ201210433738
公開日2013年2月13日 申請日期2012年11月2日 優(yōu)先權(quán)日2012年11月2日
發(fā)明者劉麗霞 申請人:長沙景嘉微電子股份有限公司