專利名稱：節(jié)點控制器、并行計算服務器系統(tǒng)以及路由方法
技術領域：
本發(fā)明涉及通信領域，尤其涉及節(jié)點控制器、并行計算服務器系統(tǒng)以及路由方法。
背景技術：
當前的IT發(fā)展趨勢逐漸向高端服務器領域拓展，對于大數(shù)據(jù)處理，云存儲和計算的需求激增，此類應用對系統(tǒng)的內存空間和處理器的個數(shù)有較大需求，采用一致性緩存非均勻存儲訪問(Cache coherence Non-Uniform Memory Access,CC-NUMA)架構的并行計算服務器系統(tǒng)可以滿足此類市場需求。如圖1所示，為現(xiàn)有技術中的一種CC-NUMA架構下的計算服務器系統(tǒng)的結構組成示意圖。如圖1所示，在CC-NUMA架構并行計算服務器系統(tǒng)中，利用處理器之間的高速互聯(lián)接口，采用多個處理器直連的方式來構成計算服務器系統(tǒng)，在系統(tǒng)中，各個處理器共享整個系統(tǒng)的內存空間，所有處理器協(xié)同處理系統(tǒng)事務。但是，由于處理器本身的高速互連接口一般有多組高速差分信號組成，管腳數(shù)很多，導致處理器芯片的面積較大，所以一般處理器的高速互連接口數(shù)量不多，這樣就導致整個計算服務器系統(tǒng)的規(guī)模受到處理器高速互連接口數(shù)量的限制，一般僅支持8個處理器直連的方式，嚴重限制系統(tǒng)規(guī)模；在各個處理器直連的系統(tǒng)中，可靠性方面較差，如果任何一個處理器的熱插拔或互連鏈路的損壞都會導致系統(tǒng)性能下降甚至死機；途經(jīng)某個處理器的數(shù)據(jù)過多，路由過于繁忙，也會導致系統(tǒng)性能的突然下降。

發(fā)明內容
本發(fā)明實施例提供節(jié)點控制器、并行計算服務器系統(tǒng)以及路由方法，可擴展計算服務器系統(tǒng)的規(guī)模，并提升計算服務器系統(tǒng)的性能。本發(fā)明第一方面提供一種節(jié)點控制器，其位于并行計算服務器系統(tǒng)中的一個節(jié)點內，可包括:高速互連接口，與所述節(jié)點內的處理器的高速互聯(lián)接口相連，用于與所述處理器的高速互連接口互傳數(shù)據(jù)；外部網(wǎng)絡接口，與所述并行計算服務器系統(tǒng)中其他節(jié)點的外部網(wǎng)絡接口相連，用于與所述其他節(jié)點的外部網(wǎng)絡接口互傳數(shù)據(jù)。結合第一方面，在第一種可能的實現(xiàn)方式中，本發(fā)明的節(jié)點控制器還可包括:節(jié)點內網(wǎng)絡接口，與所述節(jié)點內的其他節(jié)點控制器的節(jié)點內網(wǎng)絡接口相連，用于與所述其他節(jié)點控制器的節(jié)點內網(wǎng)絡接口互傳數(shù)據(jù)。本發(fā)明第二方面提供一種并行計算服務器系統(tǒng)，其可包括至少一個節(jié)點，每個節(jié)點包括至少兩個處理器和至少一個節(jié)點控制器:所述至少兩個處理器通過高速互連接口級聯(lián)形成封閉鏈路；每個處理器通過高速互連接口至少與一個節(jié)點控制器的高速互連接口相連，以通過高速互連接口互傳數(shù)據(jù)；當包括至少兩個節(jié)點控制器時，每個節(jié)點控制器通過節(jié)點內網(wǎng)絡接口級聯(lián)形成封閉鏈路，以通過節(jié)點內網(wǎng)絡接口互傳數(shù)據(jù)；每個節(jié)點控制器通過所述節(jié)點控制器的外部網(wǎng)絡接口，與其他節(jié)點的外部網(wǎng)絡接口相連，用于與所述其他節(jié)點的外部網(wǎng)絡接口互傳數(shù)據(jù)。結合第二方面，在第一種可能的實現(xiàn)方式中，所述至少兩個處理器還通過高速互連接口與級聯(lián)鏈路中的其他處理器跨級相連。結合第二方面或第二方面的第一種可能的實現(xiàn)方式，在第二種可能的實現(xiàn)方式中，本發(fā)明的每個節(jié)點具體包括4的倍數(shù)個處理器和2的倍數(shù)個節(jié)點控制器。結合第二方面的第二種可能的實現(xiàn)方式，在第三種可能的實現(xiàn)方式中，每個節(jié)點控制器上連接2個或4個處理器。本發(fā)明第三方面提供一種基于本發(fā)明所述的并行計算服務器系統(tǒng)的路由方法，其可包括: 第一節(jié)點內的第一處理器發(fā)起對同一節(jié)點內的第二處理器的內存訪問請求；若所述節(jié)點內的處理器之間的高速互連接口可用，通過所述節(jié)點內的各處理器的高速互連接口級聯(lián)形成的鏈路將所述第一處理器對所述第二處理器的內存訪問請求路由到所述第二處理器；若所述節(jié)點內的處理器之間有不可用的高速互連接口，則通過高速互連接口將所述第一處理器對所述第二處理器的內存訪問請求路由到與所述第一處理器相連的第一節(jié)點控制器上；若所述第二處理器與所述第一節(jié)點控制器相連，則將所述第一處理器對所述第二處理器的內存訪問請求通過所述第一節(jié)點控制器與所述第二處理器之間的高速互連接口路由到所述第二處理器；若所述第二處理器與所述第一節(jié)點控制器不相連，則通過所述節(jié)點內節(jié)點控制器之間的節(jié)點內網(wǎng)絡接口級聯(lián)形成的封閉鏈路將所述第一處理器對所述第二處理器的內存訪問請求路由到與所述第二處理器相連的第二節(jié)點控制上，并將所述第一處理器對所述第二處理器的內存訪問請求通過所述第二節(jié)點控制器與所述第二處理器之間的高速互連接口路由到所述第二處理器。結合第二方面，在第一種可能的實現(xiàn)方式中，所述方法還可包括:第一節(jié)點內的第一處理器發(fā)起對第二節(jié)點內的第三處理器的內存訪問請求；通過高速互連接口將所述第一處理器對所述第三處理器的內存訪問請求路由到與所述第一處理器相連的第一節(jié)點控制器上；若所述第三處理器位于的第二節(jié)點內的第三節(jié)點控制器與所述第一節(jié)點控制器相連，則將所述第一處理器對所述第三處理器的內存訪問請求通過所述第三節(jié)點控制與所述第一節(jié)點控制之間的外部網(wǎng)絡接口路由到所述第三節(jié)點控制器；若所述第三處理器位于的第二節(jié)點內的第三節(jié)點控制器不與所述第一節(jié)點控制器相連，則所述第一節(jié)點控制器通過所述節(jié)點內節(jié)點控制器之間的節(jié)點內網(wǎng)絡接口級聯(lián)形成的封閉鏈路將所述第一處理器對所述第二處理器的內存訪問請求路由到與所述第三節(jié)點控制器相連的所述第一節(jié)點內的第四節(jié)點控制上，并將所述第一處理器對所述第三處理器的內存訪問請求通過所述第三節(jié)點控制與所述第四節(jié)點控制之間的外部網(wǎng)絡接口路由到所述第三節(jié)點控制器；由所述第三節(jié)點控制器作為發(fā)起端，在所述另一節(jié)點內將所述第一處理器對所述第三處理器的內存訪問請求路由到所述第三處理器。結合第三方面或第三方面的第一種可能的實現(xiàn)方式，在第二種可能的實現(xiàn)方式中，當處理器之間的高速互連接口的信用證為正常標志的持續(xù)時間超過第一時間時，表明所述處理器之間的高速互連接口可用；當處理器之間的高速互連接口的信用證為耗盡標志的持續(xù)時間超過第二時間時，表明所述處理器之間的高速互連接口不可用。由上可見，在本發(fā)明的一些可行的實施方式中，在并行計算服務器系統(tǒng)中的節(jié)點內設置節(jié)點控制器，所述節(jié)點控制器包括:高速互連接口，與所述節(jié)點內的處理器的高速互聯(lián)接口相連，用于與所述處理器的高速互連接口互傳數(shù)據(jù)；所述節(jié)點控制器還包括外部網(wǎng)絡接口，與所述并行計算服務器系統(tǒng)中其他節(jié)點的外部網(wǎng)絡接口相連，用于與所述其他節(jié)點的外部網(wǎng)絡接口互傳數(shù)據(jù)。由此，本發(fā)明實施例通過節(jié)點控制器的高速互連接口與處理器相連，其解決了處理器直連的方式所帶來的系統(tǒng)性能下降的問題，另一方面，本發(fā)明實施例通過節(jié)點控制器的外部網(wǎng)絡接口建立節(jié)點與節(jié)點之間的連接關系，由此，實現(xiàn)了并行計算服務器系統(tǒng)的無限擴展，避免了現(xiàn)有技術采用處理器的直連的方式對并行計算服務器系統(tǒng)規(guī)模的限制。


圖1為現(xiàn)有技術的并行計算服務器系統(tǒng)的一實施例的結構組成示意圖。圖2為本發(fā)明的并行計算服務器系統(tǒng)的一實施例的結構組成示意圖。圖3為本發(fā)明的并行計算服務器系統(tǒng)的一實施例的架構示意圖。圖4為本發(fā)明的路由方法的第一實施例的流程示意圖。圖5為本發(fā)明的路由方法的第一實施例的流程示意圖。
具體實施例方式為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚，下面將結合附圖對本發(fā)明作進一步地詳細描述。本發(fā)明實施例提供一種并行計算服務器系統(tǒng)，該并行計算服務器系統(tǒng)包括至少一個節(jié)點，每個節(jié)點包括至少兩個處理器和至少一個節(jié)點控制器；所述至少兩個處理器通過高速互連接口級聯(lián)形成封閉鏈路；每個處理器通過高速互連接口至少與一個節(jié)點控制器的高速互連接口相連，以通過高速互連接口互傳數(shù)據(jù)；當包括至少兩個節(jié)點控制器時，每個節(jié)點控制器通過節(jié)點內網(wǎng)絡接口級聯(lián)形成封閉鏈路，以通過節(jié)點內網(wǎng)絡接口互傳數(shù)據(jù)；每個節(jié)點控制器通過所述節(jié)點控制器的外部網(wǎng)絡接口，與其他節(jié)點的外部網(wǎng)絡接口相連，用于與所述其他節(jié)點的外部網(wǎng)絡接口互傳數(shù)據(jù)。在一些可行的實施方式中，所述至少兩個處理器還通過高速互連接口與級聯(lián)鏈路中的其他處理器跨級相連。在一些可行的實施方式中，本發(fā)明的并行計算服務器系統(tǒng)的節(jié)點包括4的倍數(shù)個處理器和2的倍數(shù)個節(jié)點控制器。在一些可行的實施方式中，每個節(jié)點控制器上連接2個或4個處理器。圖2為本發(fā)明的并行計算服務器系統(tǒng)的一實施例的結構組成示意圖。在圖2中以并行計算服務器系統(tǒng)包括兩個節(jié)點(節(jié)點A和節(jié)點B)為例進行說明。如圖2所示，節(jié)點A包括4個處理器(處理器Al、處理器A2、處理器A3和處理器A4)和2個節(jié)點控制器(節(jié)點控制器NCl和節(jié)點控制器NC2)，處理器Al、處理器A2、處理器A3和處理器A4通過高速互連接口級聯(lián)形成封閉鏈路(圖2中的方形的鏈路)；處理器Al和處理器A2通過高速互連接口(圖2中處理器Al、處理器A2與節(jié)點控制器NCl之間的斜線)與節(jié)點控制器NCl相連，處理器A3和處理器A4通過高速互連接口(圖2中處理器A3、處理器A4與節(jié)點控制器NC2之間的斜線)與節(jié)點控制器NC2相連，節(jié)點控制器NCl和節(jié)點控制器NC2通過節(jié)點內網(wǎng)絡接口級聯(lián)形成封閉鏈路(圖2中節(jié)點控制器NCl和節(jié)點控制器NC2之間的兩條交叉斜線)，節(jié)點控制器NCl還通過外部網(wǎng)絡接口與節(jié)點B的節(jié)點控制器NC3的外部網(wǎng)絡接口相連(圖2中節(jié)點控制器NCl與節(jié)點控制器NC3之間的四條直線)，節(jié)點控制器NC2還通過外部網(wǎng)絡接口與其他節(jié)點的外部網(wǎng)絡接口相連(圖2中僅示出節(jié)點控制器NC2的2條外部網(wǎng)絡接口)。節(jié)點B包括4個處理器(處理器B1、處理器B2、處理器B3和處理器B4)和2個節(jié)點控制器(節(jié)點控制器NC3)，處理器B1、處理器B2、處理器B3和處理器B4通過高速互連接口級聯(lián)形成封閉鏈路(圖2中的方形的鏈路)；處理器B1、處理器B2、處理器B3和處理器B4通過高速互連接口(圖2中處理器B1、處理器B2、處理器B3和處理器B4與節(jié)點控制器NC3之間的斜線)與節(jié)點控制器NC3相連，節(jié)點控制器NC3還通過外部網(wǎng)絡接口與節(jié)點A的節(jié)點控制器NCl的外部網(wǎng)絡接口相連(圖2中節(jié)點控制器NCl與節(jié)點控制器NC2之間的四條直線)。在一些可行的實施方式中，圖2中的處理器Al、處理器A2、處理器A3和處理器A4還可通過高速互連接口與級聯(lián)鏈路中的其他處理器跨級相連，比如處理器Al可與處理器A3，處理器A2可與處理器A4相連。相類似的，處理器B1、處理器B2、處理器B3和處理器B4也可通過高速互連接口與級聯(lián)鏈路中的其他處理器跨級相連，比如處理器BI可與處理器B3，處理器B2可與處理器B4相連。圖2中僅以并行計算服務器系統(tǒng)包括兩個節(jié)點為例進行說明，具體實現(xiàn)中，本發(fā)明實施例的計算服務器系統(tǒng)可借助節(jié)點控制器的節(jié)點外網(wǎng)絡接口進行無限制的級聯(lián)，比如圖3即為32個節(jié)點組成的雙立方體全互連方式的并行計算服務器系統(tǒng)的架構圖。其中，圖3中的每個節(jié)點內的網(wǎng)絡架構均可參考圖2的節(jié)點10或節(jié)點11或者其他的結構。由上可知，在并行計算服務器系統(tǒng)中的節(jié)點內設置節(jié)點控制器，所述節(jié)點控制器包括:高速互連接口，與所述節(jié)點內的處理器的高速互聯(lián)接口相連，用于與所述處理器的高速互連接口互傳數(shù)據(jù)；所述節(jié)點控制器還包括外部網(wǎng)絡接口，與所述并行計算服務器系統(tǒng)中其他節(jié)點的外部網(wǎng)絡接口相連，用于與所述其他節(jié)點的外部網(wǎng)絡接口互傳數(shù)據(jù)。由此，本發(fā)明實施例通過節(jié)點控制器的高速互連接口與處理器相連，其解決了處理器直連的方式所帶來的系統(tǒng)性能下降的問題，另一方面，本發(fā)明實施例通過節(jié)點控制器的外部網(wǎng)絡接口建立節(jié)點與節(jié)點之間的連接關系，由此，實現(xiàn)了并行計算服務器系統(tǒng)的無限擴展，避免了現(xiàn)有技術采用處理器的直連的方式對并行計算服務器系統(tǒng)規(guī)模的限制。相應的，本發(fā)明實施例還提供了一種基于本發(fā)明的并行計算服務器系統(tǒng)的路由方法，圖4為本發(fā)明基于并行計算服務器系統(tǒng)的路由方法的第一實施例的流程示意圖。如圖4所示，本發(fā)明的路由方法可包括:步驟S410，第一節(jié)點內的第一處理器發(fā)起對同一節(jié)點內的第二處理器的內存訪問請求；步驟S411，若所述節(jié)點內的處理器之間的高速互連接口可用，通過所述節(jié)點內的各處理器的高速互連接口級聯(lián)形成的鏈路將所述第一處理器對所述第二處理器的內存訪問請求路由到所述第二處理器；步驟S412，若所述節(jié)點內的處理器之間有不可用的高速互連接口，則通過高速互連接口將所述第一處理器對所述第二處理器的內存訪問請求路由到與所述第一處理器相連的第一節(jié)點控制器上；步驟S413，若所述第二處理器與所述第一節(jié)點控制器相連，則將所述第一處理器對所述第二處理器的內存訪問請求通過所述第一節(jié)點控制器與所述第二處理器之間的高速互連接口路由到所述第二處理器；步驟S414，若所述第二處理器與所述第一節(jié)點控制器不相連，則通過所述節(jié)點內節(jié)點控制器之間的節(jié)點內網(wǎng)絡接口級聯(lián)形成的封閉鏈路將所述第一處理器對所述第二處理器的內存訪問請求路由到與所述第二處理器相連的第二節(jié)點控制上，并將所述第一處理器對所述第二處理器的內存訪問請求通過所述第二節(jié)點控制器與所述第二處理器之間的高速互連接口路由到所述第二處理器。結合圖2的架構，假設在步驟S410，處理器Al發(fā)起對同一節(jié)點A內的處理器A3的內存訪問請求，在步驟S411，若處理器Al與處理器A2之間的高速互連接口，以及處理器A2和處理器A3之間的高速互連接口可用，則通過節(jié)點A內的處理器Al至處理器A3的高速互連接口形成的鏈路(即按照處理器Al-處理器A2-處理器A3的順序)將處理器Al對處理器A3的內存訪問請求路由到處理器A3。在步驟S412，若處理器Al與處理器A2之間的高速互連接口，以及處理器A2和處理器A3之間的高速互連接口有部分不可用，則通過高速互連接口將所述處理器Al對所述處理器A3的內存訪問請求路由到與所述處理器Al相連的節(jié)點控制器NCl上；由于處理器A3不與與節(jié)點控制器A6相連，則不執(zhí)行步驟S413而執(zhí)行步驟S414，節(jié)點控制器NCl和節(jié)點控制器NC2之間的節(jié)點內網(wǎng)絡接口級聯(lián)形成的封閉鏈路將所述處理器Al對處理器A3的內存訪問請求路由到與所述處理器A3相連的節(jié)點控制NC2上，并通過所述節(jié)點控制器NC2與處理器A3之間的高速互連接口路由到處理器A3。具體實現(xiàn)中，本發(fā)明實施例中的處理器之間的各個高速互連接口可通過信用證實現(xiàn)報文的流控，每個高速互連接口上電復位后有個初始信用證值(可記為:C)，每發(fā)出一個報文，報文發(fā)送端的處理器的信用證做減I操作，當信用證減到0，處理器停止報文的發(fā)送；當處理器收到報文并處理后，會向發(fā)送端反饋一個信用證，發(fā)送端每收到一個反饋的信用證報文，信用值做加I操作，從而實現(xiàn)報文的流控。管理軟件采用心跳采樣的方式每隔時間T_heart_beat監(jiān)控處理器之間的高速互連接口作為報文發(fā)送端的信用證使用情況，當發(fā)現(xiàn)信用證值小于信用水線m的時間超過M X T_heart_beat,認為該接口的數(shù)據(jù)包過多甚至鏈路斷開，也即認為該高速互連接口不可用。直到信用值大于信用水線n的時間超過N X T_heart_beat,認為該高速互連接口可用。其中:T_heart_beat為管理軟件監(jiān)測的最小時隙；信用水線m為處理器之間的高速互連接口作為報文發(fā)送端的信用證耗盡標志；信用水線n為處理器之間的高速互連接口作為報文發(fā)送端的信用證正常標志；M X T_heart_beat為管理軟件監(jiān)測到M次信用證耗盡標志的持續(xù)時間(記為第二時間)；N X T_heart_beat為管理軟件監(jiān)測到N次信用證正常標志的持續(xù)時間(記為第一時間)。具體實現(xiàn)中，管理軟件根據(jù)每一個節(jié)點內的處理器之間的連接關系以及處理器與節(jié)點控制器的之間的連接關系為節(jié)點配置路由關系表，所述路由關系表中指明了各處理器之間的路由關系，以及處理器與節(jié)點控制器之間的路由關系，以及節(jié)點控制器之間的路由關系。仍結合圖2的架構，管理軟件為該架構配置的節(jié)點A的路由關系表可包括表I (處理器之間的路由關系)和表2(處理器與節(jié)點控制器之間的路由關系以及節(jié)點控制器之間的路由關系)所示:表1:
權利要求
1.種節(jié)點控制器，其特征在于，位于并行計算服務器系統(tǒng)中的一個節(jié)點內，包括: 高速互連接口，與所述節(jié)點內的處理器的高速互聯(lián)接口相連，用于與所述處理器的高速互連接口互傳數(shù)據(jù)； 外部網(wǎng)絡接口，與所述并行計算服務器系統(tǒng)中其他節(jié)點的外部網(wǎng)絡接口相連，用于與所述其他節(jié)點的外部網(wǎng)絡接口互傳數(shù)據(jù)。
2.權利要求1所述的節(jié)點控制器，其特征在于，還包括: 節(jié)點內網(wǎng)絡接口，與所述節(jié)點內的其他節(jié)點控制器的節(jié)點內網(wǎng)絡接口相連，用于與所述其他節(jié)點控制器的節(jié)點內網(wǎng)絡接口互傳數(shù)據(jù)。
3.種并行計算服務器系統(tǒng)，其特征在于，包括至少一個節(jié)點，每個節(jié)點包括至少兩個處理器和至少一個節(jié)點控制器: 所述至少兩個處理器通過高速互連接口級聯(lián)形成封閉鏈路； 每個處理器通過高速互連接口至少與一個節(jié)點控制器的高速互連接口相連，以通過高速互連接口互傳數(shù)據(jù)； 當包括至少 兩個節(jié)點控制器時，每個節(jié)點控制器通過節(jié)點內網(wǎng)絡接口級聯(lián)形成封閉鏈路，以通過節(jié)點內網(wǎng)絡接口互傳數(shù)據(jù)； 每個節(jié)點控制器通過所述節(jié)點控制器的外部網(wǎng)絡接口，與其他節(jié)點的外部網(wǎng)絡接口相連，用于與所述其他節(jié)點的外部網(wǎng)絡接口互傳數(shù)據(jù)。
4.權利要求3所述的并行計算服務器系統(tǒng)，其特征在于，所述至少兩個處理器還通過高速互連接口與級聯(lián)鏈路中的其他處理器跨級相連。
5.權利要求3或4所述的并行計算服務器系統(tǒng)，其特征在于，具體包括4的倍數(shù)個處理器和2的倍數(shù)個節(jié)點控制器。
6.權利要求5所述的并行計算服務器系統(tǒng)，其特征在于，每個節(jié)點控制器上連接2個或4個處理器。
7.種基于權利要求3-6中任一項所述的并行計算服務器系統(tǒng)的路由方法，其特征在于，包括: 第一節(jié)點內的第一處理器發(fā)起對同一節(jié)點內的第二處理器的內存訪問請求； 若所述節(jié)點內的處理器之間的高速互連接口可用，通過所述節(jié)點內的各處理器的高速互連接口級聯(lián)形成的鏈路將所述第一處理器對所述第二處理器的內存訪問請求路由到所述第二處理器； 若所述節(jié)點內的處理器之間有不可用的高速互連接口，則通過高速互連接口將所述第一處理器對所述第二處理器的內存訪問請求路由到與所述第一處理器相連的第一節(jié)點控制器上； 若所述第二處理器與所述第一節(jié)點控制器相連，則將所述第一處理器對所述第二處理器的內存訪問請求通過所述第一節(jié)點控制器與所述第二處理器之間的高速互連接口路由到所述第二處理器； 若所述第二處理器與所述第一節(jié)點控制器不相連，則通過所述節(jié)點內節(jié)點控制器之間的節(jié)點內網(wǎng)絡接口級聯(lián)形成的封閉鏈路將所述第一處理器對所述第二處理器的內存訪問請求路由到與所述第二處理器相連的第二節(jié)點控制上，并將所述第一處理器對所述第二處理器的內存訪問請求通過所述第二節(jié)點控制器與所述第二處理器之間的高速互連接口路由到所述第二處理器。
8.權利要求7所述的路由方法，其特征在于，還包括: 第一節(jié)點內的第一處理器發(fā)起對第二節(jié)點內的第三處理器的內存訪問請求； 通過高速互連接口將所述第一處理器對所述第三處理器的內存訪問請求路由到與所述第一處理器相連的第一節(jié)點控制器上； 若所述第三處理器位于的第二節(jié)點內的第三節(jié)點控制器與所述第一節(jié)點控制器相連，則將所述第一處理器對所述第三處理器的內存訪問請求通過所述第三節(jié)點控制與所述第一節(jié)點控制之間的外部網(wǎng)絡接口路由到所述第三節(jié)點控制器； 若所述第三處理器位于的第二節(jié)點內的第三節(jié)點控制器不與所述第一節(jié)點控制器相連，則所述第一節(jié)點控制器通過所述節(jié)點內節(jié)點控制器之間的節(jié)點內網(wǎng)絡接口級聯(lián)形成的封閉鏈路將所述第一處理器對所述第二處理器的內存訪問請求路由到與所述第三節(jié)點控制器相連的所述第一節(jié)點內的第四節(jié)點控制上，并將所述第一處理器對所述第三處理器的內存訪問請求通過所述第三節(jié)點控制與所述第四節(jié)點控制之間的外部網(wǎng)絡接口路由到所述第三節(jié)點控制器； 由所述第三節(jié)點控制器作為發(fā)起端，在所述另一節(jié)點內將所述第一處理器對所述第三處理器的內存訪問請求路由到所述第三處理器。
9.權利要求7或8所述的路由方法，其特征在于，當處理器之間的高速互連接口的信用證為正常標志的持續(xù)時間超 過第一時間時，表明所述處理器之間的高速互連接口可用； 當處理器之間的高速互連接口的信用證為耗盡標志的持續(xù)時間超過第二時間時，表明所述處理器之間的高速互連接口不可用。
全文摘要
本發(fā)明實施例公開了節(jié)點控制器、并行計算服務器系統(tǒng)以及路由方法，其中所述節(jié)點控制器位于并行計算服務器系統(tǒng)中的一個節(jié)點內，可包括高速互連接口，與所述節(jié)點內的處理器的高速互聯(lián)接口相連，用于與所述處理器的高速互連接口互傳數(shù)據(jù)；外部網(wǎng)絡接口，與所述并行計算服務器系統(tǒng)中其他節(jié)點的外部網(wǎng)絡接口相連，用于與所述其他節(jié)點的外部網(wǎng)絡接口互傳數(shù)據(jù)。由此可擴展計算服務器系統(tǒng)的規(guī)模，并提升計算服務器系統(tǒng)的性能。
文檔編號G06F15/16GK103092807SQ20121056704
公開日2013年5月8日 申請日期2012年12月24日 優(yōu)先權日2012年12月24日
發(fā)明者楊寶川, 趙獻明, 陳昊 申請人:杭州華為數(shù)字技術有限公司