專利名稱：一種面向圖像處理的基于同構(gòu)雙核結(jié)構(gòu)的SoC的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及超大規(guī)模集成電路設(shè)計(jì)領(lǐng)域，具體來說是一種應(yīng)用于圖像處理的同構(gòu)雙核結(jié)構(gòu)的SoC (System on Chip,片上系統(tǒng))。
背景技術(shù)：
DSP能實(shí)時(shí)處理數(shù)字信號，強(qiáng)大的數(shù)據(jù)處理能力遠(yuǎn)遠(yuǎn)超過通用處理器，因而在數(shù)字圖像處理中發(fā)揮了重要的作用。但目前，隨著各種圖像處理技術(shù)的提高，對圖像的分辨率提出了更高的要求，數(shù)據(jù)處理的復(fù)雜度大大提高，對DSP的性能要求也越來越高。隨著最小線寬的極限越來越近，目前單純依靠提高主頻來改善處理器的計(jì)算能力變得越來越困難，散熱和功耗已成為制約單核發(fā)展的關(guān)鍵因素。于是在不斷提高主頻的同時(shí)，出現(xiàn)了雙核DSP架構(gòu)，利用優(yōu)化的架構(gòu)來實(shí)現(xiàn)更高的計(jì)算性能，兩個(gè)核可以并行處理數(shù)據(jù)，相當(dāng)于把原來的處理能力提高了一倍，提高了效率。根據(jù)內(nèi)含處理器核的種類，可以分為同構(gòu)處理器和異構(gòu) 處理器。本實(shí)用新型中的核是兩個(gè)結(jié)構(gòu)完全一致的同構(gòu)核，具有獨(dú)立的運(yùn)算處理單元和緩存，之間通過64位AHB程序總線和64位AHB數(shù)據(jù)總線聯(lián)系在一起的DSP。
發(fā)明內(nèi)容本實(shí)用新型的目的是克服現(xiàn)有單核技術(shù)中存在的不足，提供一種應(yīng)用于圖像處理的基于同構(gòu)雙核結(jié)構(gòu)的SoC，兼顧到了程序控制和數(shù)據(jù)計(jì)算，在計(jì)算和控制方面得到了加強(qiáng)，特別適合運(yùn)用到圖像處理領(lǐng)域。按照本實(shí)用新型提供的技術(shù)方案，該面向圖像處理的基于同構(gòu)雙核架構(gòu)的SoC包括作為主處理器的第一 DSP核、作為計(jì)算協(xié)處理器的第二 DSP核、圖像處理接口模塊、圖像協(xié)處理器、程序存儲模塊、數(shù)據(jù)存儲模塊、系統(tǒng)控制模塊、加密算法引擎、兩個(gè)相同的DMA模塊、ADC模塊、中斷控制模塊、串行接口模塊，以及系統(tǒng)外設(shè)模塊；所述圖像協(xié)處理器與圖像處理接口模塊相連，所述第一 DSP核和第二 DSP核之間通過64位AHB程序總線和64位AHB數(shù)據(jù)總線相連，所述第一 DSP核和第二 DSP核通過64位AHB程序總線連接程序存儲模塊，所述第一 DSP核和第二 DSP核通過64位AHB數(shù)據(jù)總線連接數(shù)據(jù)存儲模塊、DMA模塊、ADC模塊，所述第一 DSP核和第二 DSP核通過32位AHB外設(shè)總線連接加密算法引擎、圖像協(xié)處理器，所述第一 DSP核和第二 DSP核通過32位APB外設(shè)總線連接中斷控制模塊、串行接口模塊、系統(tǒng)控制模塊、系統(tǒng)外設(shè)模塊。所述系統(tǒng)控制模塊包括為片上模塊提供時(shí)鐘輸入的鎖相環(huán)、電源管理模塊、GPIO以及JTAG接口。所述第一 DSP核和第二 DSP核結(jié)構(gòu)相同，都包括有中斷控制器。所述第一 DSP核和第二 DSP核包含取指單元、地址運(yùn)算單元、數(shù)據(jù)運(yùn)算單元、乘加單元以及寄存器組；所述地址運(yùn)算部件包括互相連接的地址ALU和地址產(chǎn)生器；所述數(shù)據(jù)運(yùn)算部件包括互相連接的ALU和浮點(diǎn)運(yùn)算單元FPU ;指令由取指單元經(jīng)過譯碼后分別進(jìn)入地址運(yùn)算單元、數(shù)據(jù)運(yùn)算單元和乘加單元，完成運(yùn)算后結(jié)果輸入寄存器。所述16位的圖像協(xié)處理器包括中斷控制器。[0007]所述32位AHB外設(shè)總線通過總線橋連接32位APB外設(shè)總線，再連接中斷控制模塊、串行接口模塊、系統(tǒng)控制模塊、系統(tǒng)外設(shè)模塊。所述系統(tǒng)外設(shè)模塊包括4個(gè)定時(shí)器和8個(gè)脈沖寬度調(diào)節(jié)器PWM。所述串行接口模塊包括USB2. 0接口、串行總線接口 IIC、串行數(shù)字音頻總線接口HS、同步串行接口 SSI、UART接口。本實(shí)用新型的優(yōu)點(diǎn)是它由AMBA總線將兩個(gè)同構(gòu)DSP核連接到一起，一個(gè)核作為通用處理器運(yùn)行主程序，另一個(gè)核負(fù)責(zé)執(zhí)行圖像處理運(yùn)算工作。為了處理好雙核間的通信和數(shù)據(jù)交換，采用了共享總線和存儲器形式，并采用了中斷方式來通信。并配有圖像處理接口進(jìn)行外部數(shù)據(jù)采樣，圖像協(xié)處理器進(jìn)行圖像數(shù)據(jù)預(yù)處理。系統(tǒng)總線上接有SRAM器件和ROM器件，并配置了 USB2. 0、QDR、UART、ADC等多種外設(shè)。雙核同時(shí)工作，計(jì)算和控制并行進(jìn)行，提高了處理能力和速度，相對于單核處理器具有更強(qiáng)大的效率和性能。
圖I為本實(shí)用新型SoC的基本框圖。圖2為本實(shí)用新型SoC的總線原理圖。圖3為本實(shí)用新型中DSP核的基本結(jié)構(gòu)框圖。
具體實(shí)施方式
本實(shí)用新型提供一種應(yīng)用于圖像處理的同構(gòu)雙核結(jié)構(gòu)的SoC。DSP有的偏重于控制，有的偏重于計(jì)算，為了充分發(fā)揮運(yùn)算和控制的雙重功能，本實(shí)用新型克服了現(xiàn)有單核DSP的缺陷，提供了一種同構(gòu)雙核的SoC設(shè)計(jì)，兼顧到了程序控制和數(shù)據(jù)計(jì)算，在計(jì)算和控制方面得到了加強(qiáng)，特別適合運(yùn)用到圖像處理領(lǐng)域。
以下結(jié)合附圖和實(shí)施例對本實(shí)用新型作進(jìn)一步說明。如圖I所示，本實(shí)用新型包括作為主處理器的第一 DSP核、作為計(jì)算協(xié)處理器的第二 DSP核、圖像處理接口模塊、圖像協(xié)處理器、程序存儲模塊、數(shù)據(jù)存儲模塊、系統(tǒng)控制模塊、加密算法引擎、兩個(gè)相同的DMA模塊、ADC模塊、中斷控制模塊、串行接口模塊，以及總線系統(tǒng)、系統(tǒng)外設(shè)模塊。所述圖像協(xié)處理器與圖像處理接口模塊相連，所述第一 DSP核和第二DSP核之間通過64位AHB程序總線和64位AHB數(shù)據(jù)總線相連，所述第一 DSP核和第二 DSP核通過64位AHB程序總線連接程序存儲模塊，所述第一 DSP核和第二 DSP核通過64位AHB數(shù)據(jù)總線連接數(shù)據(jù)存儲模塊、DMA模塊、ADC模塊，所述第一 DSP核和第二 DSP核通過32位AHB外設(shè)總線連接加密算法引擎、圖像協(xié)處理器，所述第一 DSP核和第二 DSP核通過32位APB總線連接中斷控制模塊、串行接口模塊、系統(tǒng)控制模塊、系統(tǒng)外設(shè)模塊。DSP核部分采用兩個(gè)完全相同的32位DSP核，其中包含運(yùn)算部件以及16KB指令緩存，4KB數(shù)據(jù)緩存，24KB程序RAM，124KB數(shù)據(jù)RAM，之間通過64位AMBA (AdvancedMicrocontroller Bus Architecture)AHB (Advanced High-performance Bus,高級高性倉泛總線)程序總線和數(shù)據(jù)總線相連，共享總線。兩個(gè)核都具有中斷控制器，都可以產(chǎn)生中斷并響應(yīng)中斷，互相之間采用中斷方式進(jìn)行通信。第一 DSP核主要做控制用，它把需要處理的數(shù)據(jù)放到SRAM中，然后對第二 DSP核發(fā)中斷，告訴它數(shù)據(jù)已經(jīng)存入，可以開始計(jì)算，第二 DSP核收到中斷后提取數(shù)據(jù)開始計(jì)算得出結(jié)果，后發(fā)送中斷回第一DSP核，第一DSP核根據(jù)新數(shù)據(jù)進(jìn)行新操作，這樣就完成了一次完整的通信。圖像處理接口模塊，用于輸入外部的圖像數(shù)據(jù)。圖像協(xié)處理器， 對圖像處理接口模塊采樣的圖像數(shù)據(jù)接收并進(jìn)行預(yù)處理；具有中斷控制器，可以產(chǎn)生中斷并響應(yīng)中斷，和DSP核之間用中斷方式進(jìn)行通信。系統(tǒng)控制模塊由鎖相環(huán)PLL(Phase Locked Loop)模塊、電源管理模塊、GPIO (通用輸入/輸出)以及JTAG (Joint Test Action Group，聯(lián)合測試行為組織)接口組成。電源管理部分與各模塊相連，為芯片的核及外設(shè)分別供電，鎖相環(huán)外接晶振，為片上模塊提供時(shí)鐘輸入，GPIO提供復(fù)用的外部引腳，JTAG提供了標(biāo)準(zhǔn)測試接口。JTAG與64位AHB程序總線相連，GPIO和PLL與32位AMBA APB (Advanced Peripheral Bus,高級外設(shè)總線)相連，電源管理部分與各模塊相連?？偩€系統(tǒng)由64位AHB數(shù)據(jù)總線、64位AHB程序總線、32位AHB外設(shè)總線、32位APB外設(shè)總線組成?？偩€部分分別與各模塊相連。程序存儲模塊，通過64位AHB程序總線與兩個(gè)DSP核互相連接，包含片上256KB的SRAM和16KB的B00TR0M以及外部FLASH接口，可外接FLASH擴(kuò)展存儲空間，用于存儲圖
像算法程序。數(shù)據(jù)存儲模塊，通過64位AHB數(shù)據(jù)總線與兩個(gè)DSP核互相連接，包含片上256KB的SRAM以及4倍數(shù)據(jù)倍率QDR (Quad Data Rate)接口，可外接高速SRAM擴(kuò)展存儲空間，用于存儲圖像計(jì)算的數(shù)據(jù)。數(shù)據(jù)加密標(biāo)準(zhǔn)DES (Data Encryption Standard)/三重 DES (Triple DES)加密算法模塊，與32位AHB外設(shè)總線相連，用于數(shù)據(jù)加/解密，保證片上系統(tǒng)通信數(shù)據(jù)的安全，符合數(shù)據(jù)加密FIPS46-2標(biāo)準(zhǔn)，具備標(biāo)準(zhǔn)的AHB總線從機(jī)接口，支持DES算法和三重DES算法，可根據(jù)應(yīng)用需求進(jìn)行選擇，可選56bits、112bits或168bits密鑰長度，滿足不同安全強(qiáng)度需要，DES算法下加解密速率達(dá)到1.6Gbits/s，三重DES算法下加、解密速率達(dá)到615Mbits/s，可以滿足大部分系統(tǒng)分組數(shù)據(jù)處理需求。兩個(gè)相同的DMA模塊，與64位AHB數(shù)據(jù)總線相連，用于存儲器之間數(shù)據(jù)的搬移。14 位模擬 / 數(shù)字轉(zhuǎn)化器 ADC (Analog to Digital Converter)模塊，與 64 位 AHB數(shù)據(jù)總線相連，為系統(tǒng)提供模擬信號。中斷控制模塊,與32位AMBA APB (Advanced Peripheral Bus)外設(shè)總線相連,用于對各模塊的中斷進(jìn)行仲裁處理。串行接口模塊，包括USB2. 0，串行總線接口 IIC (Inter-Integrated Circuit),串行數(shù)字音頻總線接口 IIS(Inter-IC Sound Bus),同步串行接口 SSI (SynchronousSerial Interface),通用異步接收 / 發(fā)送裝置 UART(Universal Asynchronous Receiver/Transmitter)接口，其中USB2. 0與32位AHB外設(shè)總線相連，其余與32位APB外設(shè)總線相連，用于和片外進(jìn)行數(shù)據(jù)通信。系統(tǒng)外設(shè)由4個(gè)定時(shí)器TMER和8個(gè)脈沖寬度調(diào)節(jié)器PWM組成，都與32位APB外設(shè)總線相連?？偩€系統(tǒng)部分的結(jié)構(gòu)參見圖2，兩個(gè)DSP核間通過64位AHB程序總線和64位AHB數(shù)據(jù)總線以及32位AHB外設(shè)總線相連，在AHB程序總線上共享程序存儲器，在AHB數(shù)據(jù)總線上共享數(shù)據(jù)存儲器、DMA模塊、ADC模塊。32位AHB外設(shè)總線與高速外設(shè)相連，并通過總線橋與32位APB外設(shè)總線相連。32位APB外設(shè)總線與低速外設(shè)相連。如圖3所示，本實(shí)用新型使用的中微I號32位DSP處理器內(nèi)核，采用雙時(shí)鐘、三發(fā)射結(jié)構(gòu)，包含取指單元、地址運(yùn)算單元、數(shù)據(jù)運(yùn)算單元、采用單指令多數(shù)據(jù)流SIMD (SingleInstruction Multiple Data)的乘加單元MAC以及寄存器組；并分別通過128位總線和核內(nèi)程序存儲器、數(shù)據(jù)存儲器相連。整個(gè)核通過AHB總線接口和外部總線相連。所述地址運(yùn)算部件包括互相連接的地址ALU和地址產(chǎn)生器；所述數(shù)據(jù)運(yùn)算部件包括互相連接的ALU(算術(shù)邏輯單元)和浮點(diǎn)運(yùn)算單元FPU ;指令由取指單元經(jīng)過譯碼后分別進(jìn)入地址運(yùn)算單元、數(shù) 據(jù)運(yùn)算單元和乘加單元，完成運(yùn)算后結(jié)果輸入寄存器。
權(quán)利要求1.一種面向圖像處理的基于同構(gòu)雙核架構(gòu)的SoC,其特征在于,包括作為主處理器的第一 DSP核、作為計(jì)算協(xié)處理器的第二 DSP核、圖像處理接口模塊、圖像協(xié)處理器、程序存儲模塊、數(shù)據(jù)存儲模塊、系統(tǒng)控制模塊、加密算法引擎、兩個(gè)相同的DMA模塊、ADC模塊、中斷控制模塊、串行接口模塊，以及系統(tǒng)外設(shè)模塊；所述圖像協(xié)處理器與圖像處理接口模塊相連，所述第一 DSP核和第二 DSP核之間通過64位AHB程序總線和64位AHB數(shù)據(jù)總線相連，所述第一 DSP核和第二 DSP核通過64位AHB程序總線連接程序存儲模塊，所述第一 DSP核和第二 DSP核通過64位AHB數(shù)據(jù)總線連接數(shù)據(jù)存儲模塊、DMA模塊、ADC模塊，所述第一 DSP核和第二 DSP核通過32位AHB外設(shè)總線連接加密算法引擎、圖像協(xié)處理器，所述第一 DSP核和第二 DSP核通過32位APB外設(shè)總線連接中斷控制模塊、串行接口模塊、系統(tǒng)控制模塊、系統(tǒng)外設(shè)模塊。
2.如權(quán)利要求I所述的面向圖像處理的基于同構(gòu)雙核架構(gòu)的SoC，其特征在于，所述第一 DSP核和第二 DSP核結(jié)構(gòu)相同，都包括有中斷控制器。·
3.如權(quán)利要求2所述的面向圖像處理的基于同構(gòu)雙核架構(gòu)的SoC，其特征在于，所述第一DSP核和第二DSP核包含取指單元、地址運(yùn)算單元、數(shù)據(jù)運(yùn)算單元、乘加單元以及寄存器組；所述地址運(yùn)算部件包括互相連接的地址ALU和地址產(chǎn)生器；所述數(shù)據(jù)運(yùn)算部件包括互相連接的ALU和浮點(diǎn)運(yùn)算單元FPU;指令由取指單元經(jīng)過譯碼后分別進(jìn)入地址運(yùn)算單元、數(shù)據(jù)運(yùn)算單元和乘加單元，完成運(yùn)算后結(jié)果輸入寄存器。
4.如權(quán)利要求I所述的面向圖像處理的基于同構(gòu)雙核架構(gòu)的SoC，其特征在于，所述16位的圖像協(xié)處理器包括中斷控制器。
5.如權(quán)利要求I所述的面向圖像處理的基于同構(gòu)雙核架構(gòu)的SoC，其特征在于，所述32位AHB外設(shè)總線通過總線橋連接32位APB外設(shè)總線，再連接中斷控制模塊、串行接口模塊、系統(tǒng)控制模塊、系統(tǒng)外設(shè)模塊。
6.如權(quán)利要求5所述的面向圖像處理的基于同構(gòu)雙核架構(gòu)的SoC，其特征在于，所述系統(tǒng)外設(shè)模塊包括4個(gè)定時(shí)器和8個(gè)脈沖寬度調(diào)節(jié)器PWM。
7.如權(quán)利要求I所述的面向圖像處理的基于同構(gòu)雙核架構(gòu)的SoC，其特征在于，所述串行接口模塊包括USB2. O接口、串行總線接口 IIC、串行數(shù)字音頻總線接口 HS、同步串行接口 SSI、UART 接口。
專利摘要本實(shí)用新型提供了一種面向圖像處理的基于同構(gòu)雙核結(jié)構(gòu)的SoC(SystemonChip)。它由ARM公司的高級微控制器總線體系A(chǔ)MBA總線將兩個(gè)同構(gòu)DSP核連接到一起，一個(gè)核作為通用處理器運(yùn)行主程序，另一個(gè)核負(fù)責(zé)執(zhí)行圖像處理運(yùn)算工作。為了處理好雙核間的通信和數(shù)據(jù)交換，采用了雙口RAM存儲形式，并采用了中斷方式進(jìn)行通信。系統(tǒng)總線上接有SRAM器件和ROM器件，并配置了USB2.0、UART、ADC等外設(shè)。其優(yōu)點(diǎn)是雙核同時(shí)工作，提高了處理能力和計(jì)算速度，相對于單核處理器具有更強(qiáng)大的性能，可以進(jìn)行高清圖像處理，另外可以極大地減小系統(tǒng)的功耗，提高系統(tǒng)的可靠性和可重構(gòu)性。
文檔編號G06T1/20GK202534008SQ20122012518
公開日2012年11月14日 申請日期2012年3月28日 優(yōu)先權(quán)日2012年3月28日
發(fā)明者于宗光, 李天陽, 王澧, 錢宏文 申請人:中國電子科技集團(tuán)公司第五十八研究所