專利名稱：一種pcie接口的制作方法
技術(shù)領(lǐng)域：
—種PCIE接口技術(shù)領(lǐng)域[0001 ] 本實用新型涉及網(wǎng)卡接口擴展領(lǐng)域，更具體地說，涉及一種PCIE接口。
背景技術(shù)：
[0002]網(wǎng)絡(luò)安全設(shè)備通常需要較多的網(wǎng)卡接口，網(wǎng)卡芯片的類型也較多。網(wǎng)卡芯片跟主板CPU或PCH橋片之間采用PCIE接口連接的較多。目前網(wǎng)絡(luò)安全設(shè)備擴展網(wǎng)口主要有兩種方式，一種是直接把網(wǎng)卡芯片設(shè)計在主板上，另一種方式是主板提供標準的PCIE插槽，通過插網(wǎng)卡子卡來擴展網(wǎng)口。[0003]如果把網(wǎng)卡芯片等直接設(shè)計在主板上，一旦設(shè)計定型，網(wǎng)卡方案就不能更改，不能滿足多種應(yīng)用場合，如果要更改就要重新對主板進行設(shè)計。[0004]如果主板提供標準的PCIE插槽來擴展網(wǎng)卡，也有很多不足。網(wǎng)卡芯片的PCIE接口主要有xl、x4、x8等三種位寬要求，如果主板提供PCIE xl插槽顯然不能滿足x4和x8的網(wǎng)卡芯片的位寬要求。如果主板提供x4插槽又不能滿足x8網(wǎng)卡芯片的位寬要求。另外網(wǎng)絡(luò)安全設(shè)備有一些特殊的功能需求，例如BYPASS功能，標準的PCIE接口不提供這個功能。實用新型內(nèi)容[0005]本實用新型要解決的技術(shù)問題在于，針對現(xiàn)有技術(shù)的上述PCIE接口不能滿足多種位寬需求且不能提供BYPASS功能的缺陷，提供一種PCIE接口。[0006]本實用新型解決其技術(shù)問題所采用的技術(shù)方案是:一種PCIE接口，其具有與PCIE8X接口相同的內(nèi)部結(jié)構(gòu)以及相同數(shù)目的引腳的PCIE 8X接口本體，在所述PCIE 8X接口本體傳送非必要信號的各引腳中設(shè)置多個用于定義PCIE位寬的引腳、多個用于提供BYPASS功能的引腳以及多個用于給網(wǎng)卡芯片和BYPASS電路供電的引腳。[0007]所述多個用于定義PCIE位寬的引腳為所述接口本體的A33、B31、B48引腳。[0008]所述多個用于提供BYPASS功能的引腳為所述接口本體的A1、A4、A19、A32、B4、B7引腳。[0009]所述多個用于給網(wǎng)卡芯片和BYPASS電路供電的引腳為所述接口本體的A5、A6、A7、A8、B9、B12、B17 引腳。[0010]實施本實用新型的一種PCIE接口，具有以下有益效果:對標準PCIE 8X接口的部分引腳重新定義，支持7種不同位寬的網(wǎng)卡芯片組合且提供BYPASS功能。


[0011]下面將結(jié)合附圖及實施例對本實用新型作進一步說明，附圖中:[0012]圖1是現(xiàn)有PCIE 8X接口的引腳示意圖；[0013]圖2是本實用新型實施例的PCIE 8X接口的引腳示意圖。
具體實施方式
[0014]為了對本實用新型的技術(shù)特征、目的和效果有更加清楚的理解，現(xiàn)對照附圖詳細說明本實用新型的具體實施方式
。[0015]如圖1所示，現(xiàn)有PCIE 8X接口的引腳的功能如下:[0016]HSIP0 HSIP7:接收差分正信號(連接CPU或PCH芯片)；HSIN(THSIN7:接收差分負信號(連接cpu或PCH芯片)；hsop(Thsop7:發(fā)送差分正信號；hson(Thson7:發(fā)送差分負信號；REFCLK+、REFCLK-:時鐘信號針腳；WAKE#:喚醒信號；SMCLK:系統(tǒng)管理總線時鐘；SMDAT:系統(tǒng)管理總線數(shù)據(jù)；12V_f 12V_5:12V供電引腳；3.3V_1 3.3V_3:3.3V供電引腳；3.3VAUX:3.3V待機供電引腳；PRSNT1#、PRSNT2#:熱插拔檢測引腳JTAGl JTAG5:測試引腳；RSVD:預留引腳；GND:接地引腳[0017]其中熱插拔檢測引腳、預留引腳、部分接地引腳、測試引腳為非必要信號的引腳。[0018]如圖2所示為本實用新型的PCIE 8X接口的引腳示意圖，其對現(xiàn)有PCIE8X的部分非必要信號的引腳進行了重新定義。[0019]為了實現(xiàn)BYPASS功能，將如下引腳重新定義:[0020]將熱插拔檢測引腳Al定義為:BYPASS_EN_P1 ；[0021]將接地引腳A4定義為:BYPASS_DETECT1 ；[0022]將接地引腳A19定義為:BYPASS_EN_N1 ；[0023]將預留引腳A32 定義為:BYPASS_DETECT2 ；[0024]將接地弓丨腳B4定義為:BYPASS_EN_P2 ；[0025]將接地弓丨腳B7定義為:BYPASS_EN_N2。[0026]重新定義后實現(xiàn)兩組BYPASS的提供，當BYPASS_EN_P1=1，BYPASS_EN_N1=0時，第一組 BYPASS 打開。當 BYPASS_EN_P1=0，BYPASS_EN_N1=1 時，第一組 BYPASS 關(guān)閉。BYPASS_EN_P1和BYPASS_EN_N1的控制信號由主板輸出到網(wǎng)卡。[0027]當BYPASS_EN_P2=1，BYPASS_EN_N2=0 時，第二組BYPASS 打開。當 BYPASS_EN_P2=0，BYPASS_EN_N2=1 時，第二組 BYPASS 關(guān)閉。BYPASS_EN_P2 和 BYPASS_EN_N2 的控制信號由主板輸出到網(wǎng)卡。[0028]BYPASS_DETECT1和BYPASS_DETECT2為狀態(tài)信號，用來檢測BYPASS功能，為I代表BYPASS功能正常，為0代表BYPASS功能故障，當為0時即使BYPASS_EN_P1=1，BYPASS_EN_Nl=O 和 / 或 BYPASS_EN_P2=1，BYPASS_EN_N2=0,也不能執(zhí)行 BYPASS 功能。[0029]為了支持不同的PCIE位寬，將如下引腳重新定義:[0030]將預留引腳A33定義為:PE_LAN_ID1 ；[0031]將熱插拔檢測引腳B31定義為:PE_LAN_ID0 ；[0032]將熱插拔檢測弓丨腳B48定義為:PE_LAN_ID2。[0033]PE_LAN_ID2、PE_LAN_ID1、PE_LAN_ID0接到主板芯片的GP10，這三個信號由網(wǎng)卡模塊輸出到主板，主板開機時BIOS讀取這三個信號的狀態(tài)，然后對PCH芯片和CPU的PCIE控制器設(shè)置為對應(yīng)位寬的PCIE控制器組合。這三個信號在主板上有上拉電阻，默認為I。這三個信號不同的狀態(tài)組合對應(yīng)的PCIE位寬如表I所示。[0034]表I B48、A33和B31不同組合對應(yīng)的PCIE位寬[0035]
權(quán)利要求1.一種PCIE接口，其特征在于，所述PCIE接口具有與PCIE 8X接口相同的內(nèi)部結(jié)構(gòu)以及相同數(shù)目的引腳的PCIE 8X接口本體，在所述PCIE 8X接口本體傳送非必要信號的各引腳中設(shè)置多個用于定義PCIE位寬的引腳、多個用于提供BYPASS功能的引腳以及多個用于給網(wǎng)卡芯片和BYPASS電路供電的引腳。
2.根據(jù)權(quán)利要求1所述的一種PCIE接口，其特征在于，所述多個用于定義PCIE位寬的引腳為所述接口本體的A33、B31、B48引腳。
3.根據(jù)權(quán)利要求1所述的一種PCIE接口，其特征在于，所述多個用于提供BYPASS功能的引腳為所述接口本體的A1、A4、A19、A32、B4、B7引腳。
4.根據(jù)權(quán)利要求1所述的一種PCIE接口，其特征在于，所述多個用于給網(wǎng)卡芯片和BYPASS電路供電的引腳為所述 接口本體的A5、A6、A7、A8、B9、B12、B17引腳。
專利摘要本實用新型公開了一種PCIE接口，其具有與PCIE 8X接口相同的內(nèi)部結(jié)構(gòu)以及相同數(shù)目的引腳的PCIE 8X接口本體，在所述PCIE 8X接口本體傳送非必要信號的各引腳中設(shè)置多個用于定義PCIE位寬的引腳、多個用于提供BYPASS功能的引腳以及多個用于給網(wǎng)卡芯片和BYPASS電路供電的引腳。實施本實用新型的有益效果是，對標準PCIE 8X接口的部分引腳重新定義，支持7種不同位寬的網(wǎng)卡芯片組合且提供BYPASS功能。
文檔編號G06F13/40GK203084723SQ20122065888
公開日2013年7月24日 申請日期2012年12月4日 優(yōu)先權(quán)日2012年12月4日
發(fā)明者阮仕濤 申請人:深圳市祈飛科技有限公司