用于數據保護的電子取證裝置制造方法
【專利摘要】本實用新型提出了一種用于數據保護的電子取證裝置，包括ARM單元、ARM-FPGA單元、IDE-FPGA單元、第一IDE總線和第二IDE總線；所述ARM單元連接ARM-FPGA單元，所述IDE-FPGA單元分別連接第一IDE總線和第二IDE總線，所述第一IDE總線連接原始數據硬盤，所述第二IDE總線連接備份硬盤。
【專利說明】用于數據保護的電子取證裝置
【技術領域】
[0001 ] 本實用新型涉及數據保護領域，尤其涉及一種用于數據保護的電子取證裝置。
【背景技術】
[0002]在現有技術中，警方在調取硬盤數據時，需要對原始硬盤進行訪問，但是所訪問的數據難免會存在改動或者破壞，現有的設備并不能解決數據改動或者破壞的問題，這樣亟需本領域技術人員解決相應的技術問題。
實用新型內容
[0003]本實用新型旨在至少解決現有技術中存在的技術問題，特別創(chuàng)新地提出了一種用于數據保護的電子取證裝置。
[0004]為了實現本實用新型的上述目的，本實用新型提供了 一種用于數據保護的電子取證裝置，其關鍵在于，包括ARM單元、ARM-FPGA單元、IDE-FPGA單元、第一 IDE總線和第二IDE總線；所述ARM單元連接ARM-FPGA單元，所述IDE-FPGA單元分別連接第一 IDE總線和第二 IDE總線，所述第一 IDE總線連接原始數據硬盤，所述第二 IDE總線連接備份硬盤。
[0005]所述的用于數據保護的電子取證裝置，優(yōu)選的，所述ARM單元包括:穩(wěn)壓電路、繼電器、晶體振蕩器、第一電容、第二電容、第三電容、第四電容、第五電容和第六電容；
[0006]所述第一電容一端分別連接晶體振蕩器一端和ARM，所述第一電容另一端接地，所述第二電容一端分別連接晶體振蕩器另一端和ARM，所述第二電容另一端接地，所述穩(wěn)壓電路一端連接ARM、所述第三電容一端連接穩(wěn)壓電路，所述第三電容另一端接地，所述第四電容一端連接穩(wěn)壓電路，所述第四電容另一端連接電源，所述第五電容兩端分別連接穩(wěn)壓電路，所述第六電容兩端分別連接穩(wěn)壓電路，所述繼電器通過第二十六電阻和第二十七電阻連接ARM。
[0007]所述的用于數據保護的電子取證裝置，優(yōu)選的，所述IDE-FPGA單元包括:第一FPGA、第二 FPGA、第三FPGA和第四FPGA，所述第一 FPGA連接第一 IDE總線，所述第二 FPGA連接第二 IDE總線，所述第三FPGA連接第二 IDE總線，所述第四FPGA連接第二 IDE總線。
[0008]綜上所述，由于采用了上述技術方案，本實用新型的有益效果是:
[0009]只需硬件連接即可實現數據的調取，并且不破壞原始數據內容，保護的證據的真實性、完整性、并且調用數據速度快。
[0010]本實用新型的附加方面和優(yōu)點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本實用新型的實踐了解到。
【專利附圖】

【附圖說明】
[0011]本實用新型的上述和/或附加的方面和優(yōu)點從結合下面附圖對實施例的描述中將變得明顯和容易理解，其中:
[0012]圖1是本實用新型用于數據保護的電子取證裝置的電路連接示意圖；[0013]圖2是本實用新型用于數據保護的電子取證裝置的ARM單元局部示意圖；
[0014]圖3是本實用新型用于數據保護的電子取證裝置的ARM單元穩(wěn)壓電路局部示意圖；
[0015]圖4是本實用新型用于數據保護的電子取證裝置的ARM單元過流保護電路局部示意圖；
[0016]圖5是本實用新型用于數據保護的電子取證裝置的ARM單元整體示意圖；
[0017]圖6是本實用新型用于數據保護的電子取證裝置的第一 IDE電路示意圖；
[0018]圖7是本實用新型用于數據保護的電子取證裝置的第二 IDE電路示意圖。
【具體實施方式】
[0019]下面詳細描述本實用新型的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本實用新型，而不能理解為對本實用新型的限制。
[0020]在本實用新型的描述中，需要理解的是，術語“縱向”、“橫向”、“上”、“下”、“前”、“后”、“左”、“右”、“豎直”、“水平”、“頂”、“底” “內”、“外”等指示的方位或位置關系為基于附
圖所示的方位或位置關系，僅是為了便于描述本實用新型和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構造和操作，因此不能理解為對本實用新型的限制。
[0021]在本實用新型的描述中，除非另有規(guī)定和限定，需要說明的是，術語“安裝”、“相連”、“連接”應做廣義理解，例如，可以是機械連接或電連接，也可以是兩個元件內部的連通，可以是直接相連，也可以通過中間媒介間接相連，對于本領域的普通技術人員而言，可以根據具體情況理解上述術語的具體含義。
[0022]如圖1所示，本實用新型公開一種用于數據保護的電子取證裝置，其關鍵在于，包括ARM單元、ARM-FPGA單元(代表連接ARM處理器的FPGA單元)、IDE-FPGA單元(代表連接IDE總線的FPGA單元，其中IDE代表電子集成驅動器)、第一 IDE總線和第二 IDE總線；所述ARM單元連接ARM-FPGA單元，所述IDE-FPGA單元分別連接第一 IDE總線和第二 IDE總線，所述第一 IDE總線連接原始數據硬盤，所述第二 IDE總線連接備份硬盤。
[0023]如圖2、3所示，所述的用于數據保護的電子取證裝置，優(yōu)選的，所述ARM單元包括:穩(wěn)壓電路、繼電器、晶體振蕩器、第一電容、第二電容、第三電容、第四電容、第五電容和第六電容；
[0024]所述第一電容一端分別連接晶體振蕩器一端和ARM，所述第一電容另一端接地，所述第二電容一端分別連接晶體振蕩器另一端和ARM，所述第二電容另一端接地，所述穩(wěn)壓電路一端連接ARM、所述第三電容一端連接穩(wěn)壓電路，所述第三電容另一端接地，所述第四電容一端連接穩(wěn)壓電路，所述第四電容另一端連接電源，所述第五電容兩端分別連接穩(wěn)壓電路，所述第六電容兩端分別連接穩(wěn)壓電路，所述繼電器通過第二十六電阻(R26 )和第二十七電阻(R27)連接ARM。如圖4所示，為過流保護電路，其具體連接關系為本領域技術人員都能完成的，不再累述。
[0025]如圖5所示，其中ARM單元的1、2、3LED燈分別連接ARM的PWM5/RD3/CAP1.3，TD3/CAP0.0/MAT0.0，RD2引腳，其中ARM的FPGA重置引腳連接PIPESTAT1引腳，ARM的第一 IDE總線重啟引腳連接DTR1/MAT1.1/TD4，ARM的第二 IDE總線重啟引腳連接DSR1/MAT1.0/RD4，ARM的數據同步引腳連接TRACESYNC引腳。
[0026]如圖1所示，所述的用于數據保護的電子取證裝置，優(yōu)選的，所述IDE-FPGA單元包括:第一 FPGA、第二 FPGA、第三FPGA和第四FPGA，所述第一 FPGA連接第一 IDE總線，所述第二 FPGA連接第二 IDE總線，所述第三FPGA連接第二 IDE總線，所述第四FPGA連接第二IDE總線。
[0027]如圖6、7所示，第一 FPGA的IDE1_D7引腳，連接第一 IDE總線的IDE1D7引腳，第一 FPGA的IDE1_D8引腳，連接第一 IDE總線的IDE1D8引腳，第一 FPGA的IDE1_D6引腳，連接第一 IDE總線的IDE1D6引腳，第一 FPGA的IDE1_D9引腳，連接第一 IDE總線的IDE1D9引腳，第一 FPGA的IDE1_D5引腳，連接第一 IDE總線的IDE1D5引腳，第一 FPGA的IDE1_D10引腳，連接第一 IDE總線的IDE1D10引腳，第一 FPGA的IDE1_D4引腳，連接第一 IDE總線的IDE1D4引腳，第一 FPGA的IDE1_D0引腳，連接第一 IDE總線的IDElDO引腳，第一 FPGA的IDE1_D3引腳，連接第一 IDE總線的IDE1D3引腳，第一 FPGA的IDE1_D12引腳，連接第一 IDE總線的IDE1D12引腳，第一 FPGA的IDE1_D13引腳，連接第一 IDE總線的IDE1D13引腳；
[0028]所述第二 FPGA的IDE1_A3引腳，連接第一 IDE總線的IDE1_A3引腳，第二 FPGA的IDE1_A4引腳，連接第一 IDE總線的IDE1_A4引腳，第二 FPGA的IDE1_ACTIVE引腳，連接第
一IDE 總線的 IDE1_ACTIVE 引腳。
[0029]所述第三FPGA的IDE2_D10引腳，連接第二 IDE總線的IDE2D10引腳，第三FPGA的IDE2_D5引腳，連接第二 IDE總線的IDE2D5引腳，第三FPGA的IDE2_D15引腳，連接第二 IDE總線的IDE2D15引腳，第三FPGA的IDE2_D2引腳，連接第二 IDE總線的IDE2D2引腳，第三FPGA的IDE2_D12引腳，連接第二 IDE總線的IDE2D12引腳，第三FPGA的IDE2_D3引腳，連接第二 IDE總線的IDE2D3引腳，第三FPGA的IDE2_D11引腳，連接第二 IDE總線的IDE2D11引腳，第三FPGA的IDE1_D4引腳，連接第二 IDE總線的IDE1D4引腳，第三FPGA的IDE2_D0引腳，連接第二 IDE總線的IDE2D0引腳，第三FPGA的IDE2_D1引腳，連接第二 IDE總線的IDE2D1引腳，第三FPGA的IDE2_D13引腳，連接第二 IDE總線的IDE2D13引腳；
[0030]所述第四FPGA的IDE2_A3引腳，連接第二 IDE總線的IDE2_A3引腳，第四FPGA的IDE2_A4引腳，連接第二 IDE總線的IDE2_A4引腳，第四FPGA的IDE2_ACTIVE引腳，連接第
二IDE 總線的 IDE2_ACTIVE 引腳。
[0031]本實用新型的有益效果是:
[0032]只需硬件連接即可實現數據的調取，并且不破壞原始數據內容，保護的證據的真實性、完整性、并且調用數據速度快。
[0033]在本說明書的描述中，參考術語“一個實施例”、“一些實施例”、“示例”、“具體示例”、或“一些示例”等的描述意指結合該實施例或示例描述的具體特征、結構、材料或者特點包含于本實用新型的至少一個實施例或示例中。在本說明書中，對上述術語的示意性表述不一定指的是相同的實施例或示例。而且，描述的具體特征、結構、材料或者特點可以在任何的一個或多個實施例或示例中以合適的方式結合。
[0034]盡管已經示出和描述了本實用新型的實施例，本領域的普通技術人員可以理解，在不脫離本實用新型的原理和宗旨的情況下可以對這些實施例進行多種變化、修改、替換和變型，本實用新型的范圍由權利要求及其等同物限定。
【權利要求】
1.一種用于數據保護的電子取證裝置，其特征在于，包括ARM單元、ARM-FPGA單元、IDE-FPGA單元、第一 IDE總線和第二 IDE總線；所述ARM單元連接ARM-FPGA單元，所述IDE-FPGA單元分別連接第一 IDE總線和第二 IDE總線，所述第一 IDE總線連接原始數據硬盤，所述第二 IDE總線連接備份硬盤。
2.根據權利要求1所述的用于數據保護的電子取證裝置，其特征在于，所述ARM單元包括:穩(wěn)壓電路、繼電器、晶體振蕩器、第一電容、第二電容、第三電容、第四電容、第五電容和第六電容； 所述第一電容一端分別連接晶體振蕩器一端和ARM，所述第一電容另一端接地，所述第二電容一端分別連接晶體振蕩器另一端和ARM，所述第二電容另一端接地，所述穩(wěn)壓電路一端連接ARM、所述第三電容一端連接穩(wěn)壓電路，所述第三電容另一端接地，所述第四電容一端連接穩(wěn)壓電路，所述第四電容另一端連接電源，所述第五電容兩端分別連接穩(wěn)壓電路，所述第六電容兩端分別連接穩(wěn)壓電路，所述繼電器通過第二十六電阻和第二十七電阻連接ARM。
3.根據權利要求1所述的用于數據保護的電子取證裝置，其特征在于，所述IDE-FPGA單元包括:第一 FPGA、第二 FPGA、第三FPGA和第四FPGA，所述第一 FPGA連接第一 IDE總線，所述第二 FPGA連接第二 IDE總線，所述第三FPGA連接第二 IDE總線，所述第四FPGA連接第二 IDE總線。
【文檔編號】G06F13/40GK203720834SQ201420090346
【公開日】2014年7月16日 申請日期:2014年2月28日 優(yōu)先權日:2014年2月28日
【發(fā)明者】杜江, 杜子兵, 夏斌, 雷維嘉 申請人:重慶愛思網安信息技術有限公司