專利名稱：為計(jì)算機(jī)系統(tǒng)三維插件布局提供地址的裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計(jì)算機(jī)系統(tǒng)，更準(zhǔn)確地說，涉及為計(jì)算機(jī)系統(tǒng)組件提供三合一地址的裝置。
在典型的計(jì)算機(jī)系統(tǒng)中，諸如中央處理單元和隨機(jī)存取存儲器的電路組件被裝配在由系統(tǒng)總線連接的母板上。通常在母板上配置有用于連接外部組件到系統(tǒng)總線的若干槽。在這樣的系統(tǒng)中，當(dāng)外圍設(shè)備插入槽與總線相接觸時(shí)，通常設(shè)置一系列開關(guān)或通過從插頭讀入地址來給出它們的唯一地址。一旦對該系統(tǒng)加電，這些地址用于允許該系統(tǒng)與外圍設(shè)備一起運(yùn)行。
為形成更先進(jìn)的系統(tǒng)，已設(shè)計(jì)出在其緊密相鄰的各個(gè)陣列相互由絕緣材料分隔的基本平行平面上封裝電路組件平面陣列的布局。該新布局允許混合電路層或平面基本上彼此相對放置，以形成幾乎為固塊的插件，同時(shí)在該插件外部的所有邊緣提供對該插件任何級別的電通路。這種插件布局能夠在非常小的體積中(例如4×4×1英寸)形成非常快速有效的計(jì)算機(jī)。
盡管這種計(jì)算機(jī)功效大而體積小，但各個(gè)層未為指示地址的開關(guān)或具有離散地址的連接器提供空間;因此，地址不能用于識別該系統(tǒng)的各組件。然而，對于典型計(jì)算機(jī)中使用槽的外圍布局，諸如存儲器、處理器、以及輸入/輸出電路的各個(gè)系統(tǒng)組件可以駐留在該系統(tǒng)的任何平面內(nèi)。所以，有必要提供唯一確定該計(jì)算機(jī)系統(tǒng)各組件的裝置，以便能夠?qū)ζ渲械钠骷M(jìn)行編址。
本發(fā)明的目的是提供用于構(gòu)成標(biāo)識計(jì)算機(jī)或類似電子系統(tǒng)的組件的地址的唯一布局。
本發(fā)明的該目的和其它目的在一種該系統(tǒng)每單個(gè)組件帶有一個(gè)遞增器的布局中得以實(shí)現(xiàn)。為第一遞增器設(shè)定例如例為0的第一地址，并串聯(lián)連接所有遞增器。每個(gè)遞增器將前面遞增器傳輸給它的值作為其地址，將一選定值加到提供給它的值上，并將增加后的值傳遞給下一遞增器。以這種方式該系統(tǒng)的每單個(gè)組件形成可用在系統(tǒng)編址中的唯一地址。
本發(fā)明的這些以及其它目的和特征通過以下結(jié)合附圖的詳細(xì)描述可得到更好的理解，附圖中相同元件在所有圖中由相同標(biāo)號表示。


圖1是可應(yīng)用本發(fā)明的插件結(jié)構(gòu)的立體圖。
圖2是表示本發(fā)明編址布局的電路圖。
參照圖1，其示出按照本發(fā)明構(gòu)造的一種插件布局10的立體圖。該插件布局10包括多個(gè)一般由集成電路組成的電路元件層11，所述集成電路可以是較大系統(tǒng)的許多不同組件中任意多個(gè)。例如，第一層12可是計(jì)算機(jī)的中央處理單元。第二層13和第三層14都可為計(jì)算機(jī)的隨機(jī)存取存儲器，第四層16可由計(jì)算機(jī)的輸入(輸出)電路組成。
每個(gè)層11包含一個(gè)或多個(gè)電路板，所述電路板可是嵌入絕緣基片的混合式電路。該層11都構(gòu)造成具有相互平行的相對主表面，以便多個(gè)層11可接合在一起，形成非常緊密的封裝電子系統(tǒng)。例如，期望至少16個(gè)處理器和0.5京彼特隨機(jī)存取存儲器可如上所述進(jìn)行布局，并占居大約4英寸×4英寸×1英寸的容積。本領(lǐng)域技術(shù)人員將會(huì)認(rèn)識到這種布局可構(gòu)成非常大功率的計(jì)算機(jī)。
可用任何能形成平坦且平行的頂部和低部表面的技術(shù)來構(gòu)成布局10的每個(gè)平面層11。一種目前最佳的技術(shù)利用單個(gè)陶瓷材料的平片作為基片，在其中刻有凹槽用于接納集成的或混合電路芯片。這些芯片以及開槽基片層用多層內(nèi)部連接線覆蓋。內(nèi)連導(dǎo)線依次連接于嵌入每基片的導(dǎo)體，因此它們通過每個(gè)陶瓷基片層完全導(dǎo)通以實(shí)現(xiàn)層11之間的連接。當(dāng)將兩個(gè)陶瓷開槽層11壓緊在一起時(shí)，層11之間的導(dǎo)線可以用作計(jì)算機(jī)總線。這形成計(jì)算機(jī)中尤為重要的優(yōu)點(diǎn)，因?yàn)檫@些導(dǎo)線的極短長度(例如1英寸)形成每連接器1/2毫微亨電感、每連接器幾個(gè)毫歐姆電阻、以及該疊層的5皮法拉電容的所有典型值。這種短導(dǎo)線將接電路元件的時(shí)間縮短為當(dāng)今計(jì)算機(jī)所需時(shí)間的幾分之一。
圖1所示出計(jì)算機(jī)系統(tǒng)可以組裝，以將特殊系統(tǒng)組件(例如處理器)駐留在三維布局的許多可能平面的任何一個(gè)中。將認(rèn)識到該布局并未提供指示地址的標(biāo)準(zhǔn)嵌入式開關(guān)或外圍板可插入其中以與系統(tǒng)總線連接的標(biāo)準(zhǔn)槽。因此，各系統(tǒng)組件的地址必須以不同于常規(guī)所用的某些方式確定。
圖2示出分配地址給圖1所示出計(jì)算機(jī)系統(tǒng)的組件的一種布局，在圖2中，每單個(gè)系統(tǒng)組件或?qū)?1提供有一個(gè)遞增器20。因此，例如，在層12中的處理器包括一個(gè)遞增器，在層13中的隨機(jī)存取存儲器包括一個(gè)遞增器，層14中的隨機(jī)存取存儲器包括一個(gè)遞增器，以及層16中的輸入(輸出)電路包括一個(gè)遞增器。
在本發(fā)明的最佳實(shí)施例中，每個(gè)遞增器或加法器20具有8個(gè)順序排列的比特位置。在遞增器輸入端或在任何寄存器22中的數(shù)已由遞增器20中的加法器24加給它一個(gè)諸如1的數(shù)值，并輸送至下一個(gè)相鄰遞增器20，在該相鄰遞增器20中再增加該數(shù)值。如果某些場合(比如對存儲器大小編碼)需要不相等的尋址步長，也可用不為1的數(shù)值增加編址。該序列中的第一個(gè)遞增器20可給定8個(gè)為0的數(shù)值(例如，通過將所有輸入比特位置接地)以指定第一層地址。這個(gè)數(shù)值由該層內(nèi)部使用，由遞增器20遞增1并傳送給相鄰層的遞增器20。這個(gè)總計(jì)為1的新數(shù)值由第二層作為其地址值使用，并由該層的遞增器20增加1，然后傳輸給相鄰層。每層接收來自下面一層的數(shù)，將該數(shù)作為它的地址存儲，將該數(shù)遞增然后傳送給相鄰層。以這種方式，為該系統(tǒng)每個(gè)功能組件提供地址。另一方面，提供給任何遞增器的數(shù)可首先進(jìn)行遞增，然后用于作為該層的地址，再傳送到相鄰層的遞增器，這兩個(gè)過程都是可行的。
在層的數(shù)值發(fā)生變化的特定系統(tǒng)中，有可能要求將最高層的數(shù)值返回到控制處理器，這樣可知道包括多少個(gè)組件。這可通過附著于基片層中的垂直總線的插件布局10的頂部夾板上的一組跳線來實(shí)現(xiàn)。
應(yīng)注意到地址分配實(shí)質(zhì)是基本不變的。一旦組件層通過壓夾接合在一起，設(shè)定作為地址的數(shù)值不必改變。還應(yīng)注意在任何特定系統(tǒng)中實(shí)現(xiàn)在選定層使用額外的這類小型遞增器的多個(gè)編號系統(tǒng)是完全可能的。這樣，例如就可能使用一組遞增器來指定隨機(jī)存取存儲器層，用第二組對輸入(輸出)層編址。
盡管本發(fā)明按照一最佳實(shí)施例已進(jìn)行了描述，但應(yīng)明白本領(lǐng)域的技術(shù)人員可進(jìn)行各種修改和替換而不偏離本發(fā)明的實(shí)質(zhì)和范圍。因此本發(fā)明應(yīng)按照后面所附權(quán)利要求書進(jìn)行判斷。
權(quán)利要求
1.一種為具有多個(gè)模件的電子系統(tǒng)的組件提供地址分配的布局，其特征在于它包括與每個(gè)模件關(guān)聯(lián)、用于將一個(gè)數(shù)加到提供于其上的數(shù)值中的遞增器，用于根據(jù)所述模件的布局串聯(lián)連接遞增器的裝置，以及用于提供第一數(shù)值給第一遞增器的裝置。
2.如權(quán)利要求1所述用于為電子系統(tǒng)的組件提供地址分配的布局，其特征在于進(jìn)一步包括與一定模件相關(guān)聯(lián)、用于將一個(gè)數(shù)加到提供于其上的數(shù)值中的附加遞增器，用于根據(jù)所述一定模件的布局串聯(lián)連接附加遞增器的裝置，以及用于提供第一個(gè)數(shù)給第一個(gè)附加遞增器的的裝置。
3.如權(quán)利要求1所述用于為電子系統(tǒng)的組件提供地址分配的布局，其特征在于遞增器含有加法器。
全文摘要
一種為具有多個(gè)模件的電子系統(tǒng)的組件提供地址分配的布局，它包括與每個(gè)模件關(guān)聯(lián)、用于將一個(gè)數(shù)加到提供于其上的數(shù)值中的遞增器，用于根據(jù)所述模件的布局串聯(lián)連接遞增器的裝置，以及用于提供第一數(shù)值給第一遞增器的裝置。
文檔編號G06F1/18GK1058282SQ9110477
公開日1992年1月29日 申請日期1991年7月10日 優(yōu)先權(quán)日1990年7月13日
發(fā)明者霍華德·L·戴維遜 申請人:太陽微系統(tǒng)有限公司