一種抗噪聲的延遲計(jì)數(shù)器的制造方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及半導(dǎo)體DRAM存儲(chǔ)器設(shè)計(jì)領(lǐng)域，具體涉及一種抗噪聲的延遲計(jì)數(shù)器。
【背景技術(shù)】
[0002]計(jì)算機(jī)以及各種電子設(shè)備廣泛的應(yīng)用于現(xiàn)代生活的各個(gè)方面，對(duì)內(nèi)存產(chǎn)品(DRAM存儲(chǔ)器)需求越來越大。人們對(duì)速度要求越來越快，存儲(chǔ)器的時(shí)鐘就越來越小。所以噪聲對(duì)產(chǎn)品性能的影響越來越大。
[0003]存儲(chǔ)器的延遲計(jì)數(shù)器是用來實(shí)現(xiàn)存儲(chǔ)器的讀指令的。每當(dāng)一個(gè)讀指令，用戶期望在一個(gè)固定延遲周期(用戶可以配置)后的時(shí)鐘上升沿得到期望的數(shù)據(jù)，如圖1所示為DRAM存儲(chǔ)器讀指令操作示意圖，圖中延遲周期為6。為了實(shí)現(xiàn)上述讀操作，DRAM存儲(chǔ)器一般分3步完成:
[0004]Step A:存儲(chǔ)器接受外部讀指令，產(chǎn)生內(nèi)部時(shí)鐘clk_rcv，內(nèi)部時(shí)鐘clk_rcv和外部時(shí)鐘elk的延遲為δ O ；
[0005]Step B:利用內(nèi)部時(shí)鐘計(jì)數(shù)
[0006]Step C:在計(jì)數(shù)器結(jié)束輸出數(shù)據(jù)，從內(nèi)部時(shí)鐘到數(shù)據(jù)有效的時(shí)間為δ I
[0007]如圖2所示，有兩個(gè)顯而易見的問題:
[0008]1、輸出數(shù)據(jù)無法與外部時(shí)鐘elk對(duì)齊；
[0009]2、隨著時(shí)鐘周期越來越小，內(nèi)部延遲(δΟ+δ I)有可能大于一個(gè)時(shí)鐘周期，如圖2數(shù)據(jù)有可能在第5/6/7...個(gè)時(shí)鐘周期出現(xiàn)。
[0010]為了解決上述問題，DRAM存儲(chǔ)器引入數(shù)字延遲鎖相環(huán)DLL，產(chǎn)生內(nèi)部時(shí)鐘clk_rcv的一個(gè)延遲時(shí)鐘clk_dll，延遲時(shí)鐘clk_dll和外部時(shí)鐘elk的相位差為δ 1，如圖3所示，如果數(shù)字延遲鎖相環(huán)DLL產(chǎn)生的延遲時(shí)鐘clk_dll和內(nèi)部時(shí)鐘clk_rcv的延遲δ dll，滿足δ dll = N*Tck-( δ 0+ δ I)，這樣由延遲時(shí)鐘clk_dll輸出的數(shù)據(jù)和外部時(shí)鐘完全對(duì)齊。
[0011]如圖4、圖5所示，DRAM延遲計(jì)數(shù)器利用δ fb延遲電路產(chǎn)生一個(gè)hold信號(hào)用來保證輸出指針(output pointer)到輸入指針(input pointer)的時(shí)序關(guān)系。如果Sfb =δ 0+ δ 1，那么clk_fb和clk_rcv相位就完全對(duì)齊了。每當(dāng)用戶設(shè)定DRAM延遲周期之后，hold信號(hào)就會(huì)周期性的出現(xiàn)以保證隨著電壓/溫度/工藝的變化輸出指針到輸入指針的相位關(guān)系不會(huì)錯(cuò)誤。在理想情況下(電壓/溫度/工藝不變)，hold信號(hào)出現(xiàn)的位置不會(huì)發(fā)生改變，同樣輸入指針和輸出指針的位置也不會(huì)改變?nèi)鐖D6所示。
[0012]但是當(dāng)系統(tǒng)發(fā)生噪聲的時(shí)候，hold信號(hào)產(chǎn)生受建立/保持時(shí)間的影響會(huì)發(fā)生錯(cuò)誤。從而導(dǎo)致輸出指針到輸入指針的位置發(fā)生錯(cuò)誤，最終導(dǎo)致讀指令的數(shù)據(jù)在錯(cuò)誤的周期輸出如圖7所示。

【發(fā)明內(nèi)容】

[0013]為了解決現(xiàn)有的存儲(chǔ)器延遲計(jì)數(shù)器存在輸出指針到輸入指針的位置發(fā)生錯(cuò)誤，讀指令的數(shù)據(jù)在錯(cuò)誤的周期輸出的技術(shù)問題，本實(shí)用新型提供一種抗噪聲的延遲計(jì)數(shù)器。
[0014]本實(shí)用新型的技術(shù)解決方案:
[0015]一種抗噪聲的延遲計(jì)數(shù)器，其特殊之處在于:包括
[0016]δ fb反饋延遲電路:用于對(duì)延遲時(shí)鐘clk_dll進(jìn)行處理產(chǎn)生hold信號(hào):
[0017]采樣電路:用于對(duì)hold信號(hào)進(jìn)行采樣，輸出當(dāng)前hold置位的輸入指針和上N次hold置位輸入指針值；
[0018]數(shù)字濾波器:接收采樣電路輸出的當(dāng)前hold置位的輸入指針和上N次hold置位輸入指針值，并進(jìn)行比較輸出允許hold置位輸入指針:
[0019]輸入計(jì)數(shù)器:用于對(duì)允許hold置位輸入指針進(jìn)行計(jì)數(shù)，輸出輸入指針；
[0020]輸出計(jì)數(shù)器:用于對(duì)延遲時(shí)鐘clk_dll進(jìn)行計(jì)數(shù)輸出輸出指針，輸出輸入指針；
[0021]FIFO:用于接收輸入指針、輸出指針以及讀指針輸出延遲計(jì)數(shù)后的讀指令。
[0022]上述δ fb反饋延遲電路hold信號(hào)用來保證輸出指針到輸入指針的時(shí)序關(guān)系。
[0023]上述上N次hold置位輸入指針值中的N滿足:N > O。
[0024]本實(shí)用新型所具有的優(yōu)點(diǎn):
[0025]本實(shí)用新型通過增加數(shù)字濾波器，保證hold信號(hào)出現(xiàn)的位置不會(huì)發(fā)生改變，從而保證hold信號(hào)周期性的出現(xiàn)隨著電壓/溫度/工藝的變化輸出指針到輸入指針的相位關(guān)系不會(huì)錯(cuò)誤。實(shí)現(xiàn)方式簡(jiǎn)單。
【附圖說明】
[0026]圖1為DRAM存儲(chǔ)器讀指令操作示意圖；
[0027]圖2為讀指令分解圖一示意圖；
[0028]圖3為讀指令分解圖一不意圖；
[0029]圖4為DLL基本原理不意圖；
[0030]圖5為延遲計(jì)數(shù)器基本示意圖；
[0031]圖6為正確的hold信號(hào)示意圖；
[0032]圖7為錯(cuò)誤的hold信號(hào)示意圖；
[0033]圖8為本實(shí)用新型延遲計(jì)數(shù)器的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0034]DRAM存儲(chǔ)器引入數(shù)字延遲鎖相環(huán)DLL，產(chǎn)生內(nèi)部時(shí)鐘clk_rcv的一個(gè)延遲時(shí)鐘clk_dll，延遲時(shí)鐘clk_dll和外部時(shí)鐘elk的相位差為δ I，如果數(shù)字延遲鎖相環(huán)DLL產(chǎn)生的延遲時(shí)鐘clk_dll和內(nèi)部時(shí)鐘clk_rcv的延遲δ dll，滿足δ dll = N*Tck_( δ 0+ δ I)，這樣由延遲時(shí)鐘clk_dll輸出的數(shù)據(jù)和外部時(shí)鐘完全對(duì)齊。
[0035]DRAM延遲計(jì)數(shù)器利用δ fb反饋延遲電路產(chǎn)生一個(gè)hold信號(hào)用來保證輸出指針到輸入指針的時(shí)序關(guān)系。如果Sfb= δ 0+ δ 1，那么clk_fb和clk_rcv相位就完全對(duì)齊了。每當(dāng)用戶設(shè)定DRAM延遲周期之后，hold信號(hào)就會(huì)周期性的出現(xiàn)以保證隨著電壓/溫度/工藝的變化輸出指針到輸入指針的相位關(guān)系不會(huì)錯(cuò)誤。在理想情況下(電壓/溫度/工藝不變)，hold信號(hào)出現(xiàn)的位置不會(huì)發(fā)生改變；但是當(dāng)系統(tǒng)發(fā)生噪聲的時(shí)候，hold信號(hào)產(chǎn)生受建立/保持時(shí)間的影響會(huì)發(fā)生錯(cuò)誤。在hold信號(hào)置位輸入指針時(shí)加入數(shù)字濾波器。
[0036]如圖8所示，一種抗噪聲的延遲計(jì)數(shù)器，包括δ fb反饋延遲電路:用于對(duì)延遲時(shí)鐘clk_dll進(jìn)行處理產(chǎn)生hold信號(hào):采樣電路:用于對(duì)hold信號(hào)進(jìn)行采樣，輸出當(dāng)前hold置位的輸入指針和上N次hold置位輸入指針值(N > O);數(shù)字濾波器:接收采樣電路輸出的當(dāng)前hold置位的輸入指針和上N次hold置位輸入指針值，并進(jìn)行比較輸出允許hold置位輸入指針:輸入計(jì)數(shù)器:用于對(duì)允許hold置位輸入指針進(jìn)行計(jì)數(shù)，輸出輸入指針；輸出計(jì)數(shù)器:用于對(duì)延遲時(shí)鐘clk_dll進(jìn)行計(jì)數(shù)輸出輸出指針，輸出輸入指針；FIF0:用于接收輸入指針、輸出指針以及讀指針輸出延遲計(jì)數(shù)后的讀指令。
【主權(quán)項(xiàng)】
1.一種抗噪聲的延遲計(jì)數(shù)器，其特征在于:包括 δ fb反饋延遲電路:用于對(duì)延遲時(shí)鐘clk_dll進(jìn)行處理產(chǎn)生hold信號(hào): 采樣電路:用于對(duì)hold信號(hào)進(jìn)行采樣，輸出當(dāng)前hold置位的輸入指針和上N次hold置位輸入指針值； 數(shù)字濾波器:接收采樣電路輸出的當(dāng)前hold置位的輸入指針和上N次hold置位輸入指針值，并進(jìn)行比較輸出允許hold置位輸入指針: 輸入計(jì)數(shù)器:用于對(duì)允許hold置位輸入指針進(jìn)行計(jì)數(shù)，輸出輸入指針； 輸出計(jì)數(shù)器:用于對(duì)延遲時(shí)鐘clk_dll進(jìn)行計(jì)數(shù)輸出輸出指針，輸出輸入指針； FIFO:用于接收輸入指針、輸出指針以及讀指針輸出延遲計(jì)數(shù)后的讀指令。
2.根據(jù)權(quán)利要求1所述的抗噪聲的延遲計(jì)數(shù)器，其特征在于:所述δfb反饋延遲電路hold信號(hào)用來保證輸出指針到輸入指針的時(shí)序關(guān)系。
3.根據(jù)權(quán)利要求1或2所述的抗噪聲的延遲計(jì)數(shù)器，其特征在于:所述上N次hold置位輸入指針值中的N滿足:N > O。
【專利摘要】本實(shí)用新型涉及一種抗噪聲的延遲計(jì)數(shù)器，包括δfb反饋延遲電路、采樣電路、數(shù)字濾波器、輸入計(jì)數(shù)器、輸出計(jì)數(shù)器和FIFO。本實(shí)用新型解決了現(xiàn)有的存儲(chǔ)器延遲計(jì)數(shù)器存在輸出指針到輸入指針的位置發(fā)生錯(cuò)誤，讀指令的數(shù)據(jù)在錯(cuò)誤的周期輸出的技術(shù)問題，本實(shí)用新型通過增加數(shù)字濾波器，保證hold信號(hào)出現(xiàn)的位置不會(huì)發(fā)生改變，從而保證hold信號(hào)周期性的出現(xiàn)隨著電壓/溫度/工藝的變化輸出指針到輸入指針的相位關(guān)系不會(huì)錯(cuò)誤。實(shí)現(xiàn)方式簡(jiǎn)單。
【IPC分類】G11C11-4076
【公開號(hào)】CN204480671
【申請(qǐng)?zhí)枴緾N201520069917
【發(fā)明人】亞歷山大
【申請(qǐng)人】西安華芯半導(dǎo)體有限公司
【公開日】2015年7月15日
【申請(qǐng)日】2015年1月30日