專利名稱：包式存儲(chǔ)器,協(xié)處理器總線及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有一個(gè)或多個(gè)內(nèi)部芯片上協(xié)處理器的包式存儲(chǔ)器LSI(即，集成協(xié)處理器包式存儲(chǔ)器LSI)，及用于連接集成協(xié)處理器包式存儲(chǔ)器LSI與總線主控器的包式存儲(chǔ)器/協(xié)處理器總線。
一般情況下，如果存儲(chǔ)器LSI的存儲(chǔ)容量變得越來(lái)越大，則要求存儲(chǔ)器LSI隨之具有更寬的數(shù)據(jù)帶寬的存儲(chǔ)能力。通過與存有許多物件的包袋類相比則容易理解這一點(diǎn)。如果包袋的尺寸越來(lái)越大，而其開口的尺寸保持不變，則書包必然變得越來(lái)越不便于存取物件。類似地，如果存儲(chǔ)LSI的存儲(chǔ)容量變大，而其數(shù)據(jù)帶寬保持不變，則存儲(chǔ)LSI會(huì)變得很難寫入和讀取數(shù)據(jù)。因此，重要的是保持存儲(chǔ)容量和數(shù)據(jù)帶寬間的平衡，以實(shí)現(xiàn)能用于系統(tǒng)中的存儲(chǔ)LSI，所以具有最大存儲(chǔ)容量的存儲(chǔ)器LSI DRUM正在不斷促進(jìn)帶寬擴(kuò)展方面的研究。
為了擴(kuò)展數(shù)據(jù)帶寬，存儲(chǔ)器LSI和外部設(shè)備間接口的工作頻率不得不盡可能地增大，其中外部I/O信號(hào)端的同時(shí)工作變成了障礙。在多個(gè)信號(hào)端同時(shí)高速工作的情況下，存儲(chǔ)LSI芯片的功耗變高，產(chǎn)生強(qiáng)烈的開關(guān)噪聲，由此會(huì)造成工作錯(cuò)誤。而且，在外部I/O信號(hào)端數(shù)量巨大時(shí)，外部I/O信號(hào)端間趨于發(fā)生時(shí)間偏斜，時(shí)序調(diào)節(jié)變困難，所以高速工作也變難。
為此，已研制出一些實(shí)現(xiàn)DRAM較寬數(shù)據(jù)帶寬的技術(shù)。按這些技術(shù)，DRAM與之相連的存儲(chǔ)器總線中的信號(hào)線數(shù)量減少，DRAM的外部I/O信號(hào)端的端數(shù)量減少，存儲(chǔ)器總線的工作頻率增大。這種DRAM的典型實(shí)例有RambusDRAM、SLDRAM(以前稱為SyncLink DRAM)、Mediachannel DRAM等。Rambus公司公布的各種手冊(cè)中有對(duì)RambusDRAM的具體說(shuō)明。SLDRAM已由SLDRAM Consortium(以前稱為SyncLink Consortium)將對(duì)它們的規(guī)范編制成IEEE標(biāo)準(zhǔn)技術(shù)，暫時(shí)實(shí)行規(guī)范見IEEE Micro 1997年11月/12月，pp.29-39的“SLDRAMHigh-Performance，Open-Standard Memory”，或Draft 099 P1596.7-199x(http//www.sldram.com/Documents/SyncLink D0_99.pdf)“Draft Standardfor A High-Speed Memory Interface(SLDRAM)”。關(guān)于MediachqnnelDRAM，已在Tim Robinson等人于公知的96 COMPCON國(guó)際會(huì)議(Spring)發(fā)表的論文Multi-Gigabyte/sec DRAMwith the Micro Unity MesiachannelInterface”中作了具體說(shuō)明，見Proc.of COMPCON′96(Spring)，pp.378(1996)。
在采用這種技術(shù)的DRAM中，采用了稱為‘包式’或‘規(guī)約型’的存儲(chǔ)器總線技術(shù)或DRAM接口技術(shù)，以便實(shí)現(xiàn)有效的DRAM存取，及實(shí)現(xiàn)使外部I/O信號(hào)端的信號(hào)線數(shù)和端數(shù)較少。因此，此后將分別稱根據(jù)這些常規(guī)技術(shù)的DRAM和存儲(chǔ)器總線為‘包式DRAM’和‘包式存儲(chǔ)器總線’。
以下將說(shuō)明包式DRAM和包式存儲(chǔ)器總線。


圖1是展示常規(guī)包式DRAM1001的構(gòu)成實(shí)例的框圖。圖1中，包式DRAM1011包括存儲(chǔ)區(qū)11、控制區(qū)1012和接口區(qū)13。
存儲(chǔ)區(qū)11由DRAM核心區(qū)15和存儲(chǔ)控制寄存器區(qū)16構(gòu)成。DRAM核心區(qū)15包括多個(gè)DRAM組17和提供給相應(yīng)的每個(gè)DRAM組17的多個(gè)讀出放大器18，存儲(chǔ)控制寄存器區(qū)16包括多個(gè)存儲(chǔ)控制寄存器29。
控制區(qū)1012包括存儲(chǔ)控制邏輯電路1019、控制信號(hào)寄存器20、寫數(shù)據(jù)寄存器21、讀取數(shù)據(jù)寄存器22和存儲(chǔ)器ID驗(yàn)證電路1023。控制區(qū)1012具有與接口區(qū)13相連的3個(gè)I/O信號(hào)端?？刂茀^(qū)1012的I/O信號(hào)端包括控制信號(hào)端24和寫入數(shù)據(jù)端25(輸入端)及讀取數(shù)據(jù)端26(輸出端)。
接口區(qū)13與外部I/O信號(hào)端5連接。存儲(chǔ)區(qū)11和控制區(qū)1012通過內(nèi)部存儲(chǔ)器數(shù)據(jù)總線27連接在一起，該數(shù)據(jù)總線為雙向總線。
圖2A-2C是展示常規(guī)包式DRAM1001和微處理器9通過包式存儲(chǔ)器總線1002連接的實(shí)例的框圖。圖2A-2C展示了3種類型的連接方式。包式存儲(chǔ)器總線1002是單總線主控器型總線，只有一個(gè)總線主控器能夠存在于包式存儲(chǔ)器總線1002上。所有與包式存儲(chǔ)器總線1002連接的包式DRAM1001作為從設(shè)備工作。這里，‘總線主控器(busmaster)’一詞一般是指可以專門控制一條總線并向總線發(fā)送請(qǐng)求的設(shè)備，‘從設(shè)備’一詞一般是指不自動(dòng)向包式存儲(chǔ)器總線1002發(fā)送請(qǐng)求但只應(yīng)答來(lái)自總線主控器的請(qǐng)求的設(shè)備。正如以下將解釋的，通過只允許該總線上有一個(gè)總線主控器，總線主控器可以發(fā)送請(qǐng)求，而不判斷包式存儲(chǔ)器總線1002的總線歸屬權(quán)，由此可以簡(jiǎn)化包式存儲(chǔ)器總線1002的規(guī)約。順便提及，盡管提供微處理器9作為圖2A-2C的包式存儲(chǔ)器總線1002的總線主控器，但也可以為包式存儲(chǔ)器總線1002提供其它類型的總線主控器，例如存儲(chǔ)控制器、信號(hào)處理器、圖形加速器、其它類型的ASIC等。
在圖2A的構(gòu)成中，與圖1的包式DRAM 1001相同，圖2A的包式DRAM1001由存儲(chǔ)區(qū)11、控制區(qū)1012及接口區(qū)13構(gòu)成。控制區(qū)1012的所有I/O端即控制信號(hào)端24、寫數(shù)據(jù)端25和讀數(shù)據(jù)端26皆與接口區(qū)13連接。接口區(qū)13通過外部I/O端5與包式存儲(chǔ)器總線1002連接。包式存儲(chǔ)器總線1002連接微處理器9與包式存儲(chǔ)DRAM1001。圖2A中的包式存儲(chǔ)器總線1002為雙向總線。
圖2B的構(gòu)成中，接口區(qū)13由控制接口區(qū)13-1和數(shù)據(jù)接口區(qū)13-2構(gòu)成。控制區(qū)1012的控制信號(hào)端24與控制接口區(qū)13-1連接，控制區(qū)1012的寫入數(shù)據(jù)端25和讀取數(shù)據(jù)端26與數(shù)據(jù)接口區(qū)13-2連接。圖2B的包式存儲(chǔ)器總線1002由控制總線1002-1和數(shù)據(jù)總線1002-2構(gòu)成?？刂平涌趨^(qū)13-1與控制總線1002-1連接，數(shù)據(jù)接口區(qū)13-2與數(shù)據(jù)總線1002-2連接。圖2B中，控制總線1002-1為多微處理器9到包式DRAM 1001的單向總線，數(shù)據(jù)總線1002-2為雙向總線。
圖2C的構(gòu)成中，接口區(qū)13由請(qǐng)求接口區(qū)13-3和應(yīng)答接口區(qū)13-4構(gòu)成。控制區(qū)1012的控制信號(hào)端24和寫數(shù)據(jù)端25與請(qǐng)求接口區(qū)13-3連接，控制區(qū)1012的讀數(shù)據(jù)端26與應(yīng)答接口區(qū)13-4連接。圖2C的包式存儲(chǔ)器總線1002由請(qǐng)求總線1002-3和應(yīng)答總線1002-4構(gòu)成。請(qǐng)求接口13-3與請(qǐng)求總線1002-3連接，應(yīng)答接口區(qū)13-4與應(yīng)答總線1002-4連接。圖2C中，請(qǐng)求總線1002-3為從微處理器9到包式DRAM1001的單向總線，而應(yīng)答總線1002-4是相反方向的單向總線。
圖3是展示向包式DRAM1001發(fā)出請(qǐng)求的處理請(qǐng)求的分類表。處理類型包括‘存儲(chǔ)器存取’、‘初始化’、和‘刷新’。每種處理請(qǐng)求由包式存儲(chǔ)器總線1002的總線主控器即圖2A-2C中的微處理器9提出?！鎯?chǔ)器存取’按目的分為兩種類型，即，向存儲(chǔ)區(qū)11中的DRAM核心區(qū)15的存儲(chǔ)器存取，和向存儲(chǔ)區(qū)11的存儲(chǔ)控制寄存器區(qū)16的存儲(chǔ)器存取。向DRAM核心區(qū)15的存儲(chǔ)器存取和向存儲(chǔ)控制寄存器區(qū)16的存儲(chǔ)器存取皆包括兩種操作(命令)，即，讀取和寫入。而且，在DRAM核心區(qū)15存取的情況下，讀取或?qū)懭霐?shù)據(jù)的數(shù)據(jù)長(zhǎng)度為指定長(zhǎng)度。一般情況下，數(shù)據(jù)長(zhǎng)度例如約為8位到256位。在向存儲(chǔ)控制寄存器區(qū)16存取的情況下，一般讀取或?qū)懭牍潭〝?shù)據(jù)長(zhǎng)度的數(shù)據(jù)，數(shù)據(jù)長(zhǎng)度設(shè)定為存儲(chǔ)控制寄存器區(qū)16的存儲(chǔ)控制寄存器29的數(shù)據(jù)長(zhǎng)度(例如，8位)或較短的固定長(zhǎng)度?！跏蓟ㄊ勾鎯?chǔ)控制邏輯電路1019的內(nèi)部狀態(tài)復(fù)位、將包式DRAM 1001的特定設(shè)備信息存儲(chǔ)到存儲(chǔ)控制寄存器區(qū)16的操作等?！⑿隆话闶侵钢芷谛灾匦聦慏RAM單元，以保持DRAM工作所必需的DRAM單元的記憶。
以下將首先參照?qǐng)D1和3解釋對(duì)包式DRAM 1001的DRAM存取操作。按任何一種DRAM存取，圖3所示的‘處理類型’、‘目標(biāo)’、‘操作’、和‘?dāng)?shù)據(jù)長(zhǎng)度’由微處理器9(即總線主控器)指定，指定的信息通過外部I/O端5和接口區(qū)13，傳輸?shù)桨紻RAM1001的控制區(qū)1012的控制信號(hào)端24。指定信息還包括用于指定一個(gè)DRAM組17的存儲(chǔ)地址和將要存取的位置，或用于指定存儲(chǔ)控制寄存器區(qū)16中特定存儲(chǔ)控制寄器29的存儲(chǔ)控制寄存器數(shù)。這種通過控制信號(hào)端24提供的信息此后稱之為‘控制信號(hào)信息’。
控制信號(hào)信息還包括用于從多個(gè)與包式存儲(chǔ)器總線1002連接的包式DRAM 1001中選擇一個(gè)或多個(gè)包式DRAM 1001的存儲(chǔ)器ID。每個(gè)包式DRAM 1001具有一個(gè)特定的存儲(chǔ)器ID，這個(gè)存儲(chǔ)器ID存于存儲(chǔ)控制寄存器區(qū)16中一個(gè)特定的存儲(chǔ)控制寄存器29中，每個(gè)包式DRAM1001中的存儲(chǔ)器ID驗(yàn)證電路1023相對(duì)于包式DRAM 1001自身的存儲(chǔ)器ID驗(yàn)證控制信號(hào)信息中所含的設(shè)備ID。通過此驗(yàn)證，判斷通過外部I/O端5提供的請(qǐng)求(例如DRAM存取)的目標(biāo)是否是包式DRAM 1001自身。如果DRAM存取請(qǐng)求的目標(biāo)不是是包式DRAM 1001自身，將不執(zhí)行以后的操作。順便提及，存在著控制信號(hào)信息中所含的設(shè)備ID指定兩個(gè)或更多包式DRAM 1001的存儲(chǔ)器ID的情況。
控制區(qū)1012中，已讀出的數(shù)據(jù)在讀存取的情況下從讀數(shù)據(jù)端26輸出，而將寫入的數(shù)據(jù)在寫存取的情況下提供到寫數(shù)據(jù)端25。控制信號(hào)寄存器20、寫數(shù)據(jù)寄存器21和讀數(shù)據(jù)寄存器22分別作為用于控制信號(hào)端24、寫數(shù)據(jù)端25和讀數(shù)據(jù)端26的I/O鎖存器(I/O寄存器)工作。存儲(chǔ)控制邏輯電路1019根據(jù)通過控制信號(hào)端24提供的控制信號(hào)信息確定隨后的操作，并控制DRAM存取。在控制DRAM存取的過程中，必要時(shí)存儲(chǔ)控制邏輯電路1019查閱存儲(chǔ)控制寄存器區(qū)16中存儲(chǔ)控制寄存29中的存儲(chǔ)器。在對(duì)DRAM核心區(qū)15的DRAM存取的情況下，通過指定存儲(chǔ)地址選擇所要求的DRAM組17，DRAM組17中的數(shù)據(jù)通過相應(yīng)的讀出放大器18進(jìn)行存取。這里，讀出放大器18還作為用于相應(yīng)DRAM組17的高速緩沖存儲(chǔ)器或高速緩沖器工作。因此，在DRAM存取的地址范圍包含在已暫時(shí)存于讀出放大器18的數(shù)據(jù)內(nèi)時(shí)，讀出放大器18代替DRAM組17高速進(jìn)行存取，由此可以進(jìn)行高速DRAM存取。
在對(duì)DRAM核心區(qū)15進(jìn)行DRAM存取的情況下，根據(jù)所需數(shù)據(jù)是否已暫時(shí)存于讀出放大器18內(nèi)進(jìn)行對(duì)DRAM組17的存取，所以存取時(shí)間有較大改變。在隨后的存取是對(duì)未暫存于讀出放大器18中的數(shù)據(jù)尋址的情況下，如果暫存于讀出放大器18中的數(shù)據(jù)在隨后的存取之前寫回到DRAM組17，則對(duì)于高速存取是有益。因此，在對(duì)DRAM核心區(qū)15進(jìn)行DRAM存取的情況下，控制信號(hào)信息一般包括關(guān)于控制DRAM核心區(qū)15的信息，例如是否對(duì)DRAM組17的存取要執(zhí)行，是否讀出放大器18中的數(shù)據(jù)要寫回到DRAM組17等。
如上所述，在已參照?qǐng)D2A-2C說(shuō)明的包式存儲(chǔ)器總線1002的常規(guī)構(gòu)成中，包式存儲(chǔ)器總線1002的特征是由很少信號(hào)線構(gòu)成。具體地，信號(hào)線的數(shù)量約為10-30條。按常規(guī)技術(shù)，Rambus采用圖2A的構(gòu)成，SLDRAM Consortium采用圖2B的構(gòu)成，Mediachannel采用圖2C的構(gòu)成。如上所述，為了通過很少信號(hào)線從微處理器9向包式DRAM1001發(fā)送DRAM存取所必需的控制信號(hào)信息，或?yàn)榱死煤苌傩盘?hào)線在微處理器9和包式DRAM 1001間進(jìn)行數(shù)據(jù)傳輸，必須提供在某些周期中將控制信號(hào)信息和數(shù)據(jù)組合成信息包、并發(fā)送/接收該信息包的系統(tǒng)。而且，為了組合和拆散這些信息包，必須建立某些固定規(guī)約。
圖4A和4B是展示在包式存儲(chǔ)器總線1002上傳輸?shù)男畔诸惖氖疽鈭D，圖4A中示出的兩種信息包，即請(qǐng)求包和寫數(shù)據(jù)包，它們從微處理器9傳輸?shù)桨紻RAM 1001。請(qǐng)求包是通過根據(jù)預(yù)定規(guī)約將上述控制信號(hào)信息編碼產(chǎn)生的長(zhǎng)度可變的信息包，寫數(shù)據(jù)包包括大小可變的寫數(shù)據(jù)。另外，圖4B所示的兩種包即讀數(shù)據(jù)包和確認(rèn)包從包式DRAM1001傳輸。讀數(shù)據(jù)包包括其大小可變的讀數(shù)據(jù)。確認(rèn)包一般是固定長(zhǎng)度的包。確認(rèn)包在某些情況下是必需的，而在另一些情況下是不必要的，以下將對(duì)此作說(shuō)明。
在用于請(qǐng)求對(duì)包式DRAM 1001進(jìn)行DRAM存取的微處理器9(即總線主控器)可以不判斷包式DRAM 1001是否能接受DRAM存取請(qǐng)求，或包式DRAM 1001是否可以立即應(yīng)答此請(qǐng)求的情況下，例如，在包式DRAM 1001的刷新期間請(qǐng)求對(duì)DRAM核心區(qū)15進(jìn)行存取，且微處理器9不知是否刷新在進(jìn)行中的情況下，確認(rèn)包是必需的。而且，在微處理器9不知道要存取的數(shù)據(jù)是否已暫時(shí)存儲(chǔ)于讀出放大器18的情況下，確認(rèn)包也是必要的。在這些情況下，確認(rèn)包包括表示所請(qǐng)求的存取是否被接受的信息，和指示微處理器9在被請(qǐng)求的存取不可能被接受的情況如何工作的信息。該指令例如可以是在預(yù)定時(shí)間后再次請(qǐng)求存取的指令，或可以是等待一定時(shí)間直到存取完成的指令。另一方面，在微處理器9完全管理和掌握包式DRAM 1001的內(nèi)部狀態(tài)，以便在微處理器9進(jìn)行存取請(qǐng)求時(shí)保證存取被接受的情況下，確認(rèn)包是不必要的。Rambus采用需要確認(rèn)包的方法，SLDRAM Consortium采用不需要確認(rèn)包的方法。
圖5A-5C是展示圖2A-2C的構(gòu)成中包式存儲(chǔ)器總線1002上傳輸信息的示意圖。圖5A-5C中，以與圖2A-2C相同的方式，微處理器9(總線主控器)設(shè)于左側(cè)，包式DRAM 1001(從設(shè)備)設(shè)于右側(cè)。
在圖2A的構(gòu)成中，每種信息包在雙向包式存儲(chǔ)器總線100 2上傳輸。因此，圖5A示出了按兩種操作寫和讀分類的信息包傳輸。在寫操作期間，微處理器9首先發(fā)送請(qǐng)求包，然后發(fā)送寫數(shù)據(jù)包。為此，包式DRAM 1001發(fā)送確認(rèn)包，然后如果接受則正確地寫入寫數(shù)據(jù)。在讀操作期間，微處理器9發(fā)送請(qǐng)求包，包式DRAM 1001發(fā)送確認(rèn)包。如果被接受，則包式DRAM 1001隨之發(fā)送讀數(shù)據(jù)包。順便提及，如上所述，不用確認(rèn)包也可以進(jìn)行上述操作，其中其它類信息包的傳輸與圖5A相同。
圖5B展示了在圖2B的構(gòu)成中的控制總線1002-1或數(shù)據(jù)總線1002-2上傳輸信息包的情況。請(qǐng)求包在控制總線1002-1上傳輸，寫數(shù)據(jù)包、讀數(shù)據(jù)包及確認(rèn)包在數(shù)據(jù)總線1002-2上傳輸。如上所述，存在著不使用確認(rèn)包和采用這種構(gòu)成的SLDRAM Consortium實(shí)際不使用確認(rèn)包的情況。
圖5C展示了在圖2C構(gòu)成中的請(qǐng)求總線1002-3或應(yīng)答總線1002-4上傳輸信息包的情況。請(qǐng)求包和寫數(shù)據(jù)包在請(qǐng)求總線1002-3上傳輸，讀數(shù)據(jù)包和確認(rèn)包在應(yīng)答總線1002-4上傳輸。如上所述，存在著不使用確認(rèn)包的情況。
圖6A和6B是展示接收了請(qǐng)求包后包式DRAM 1001的工作流程圖。圖6A展示的是必需確認(rèn)包的情況，而圖6B展示的是不必用確認(rèn)包的情況。參見圖6A接收了請(qǐng)求包后，包式DRAM 1001驗(yàn)證存儲(chǔ)器ID，并判斷是否必須應(yīng)答此請(qǐng)求。如果存儲(chǔ)器ID不是包式DRAM 1001自身的存儲(chǔ)器ID，則處理結(jié)束。如果存儲(chǔ)器ID匹配，則包式DRAM 1001拆散請(qǐng)求包，并確定存取模式。隨后，包式DRAM 1001根據(jù)所確定的存取模式，判斷包式DRAM 1001是否正確應(yīng)答了對(duì)DRAM核心區(qū)15或存儲(chǔ)控制寄存器區(qū)16的存取請(qǐng)求。隨后，包式DRAM根據(jù)判斷結(jié)果組合確認(rèn)包，并發(fā)送此確認(rèn)包。確認(rèn)包包括表示包式DRAM 1001是否接受請(qǐng)求的信息。在請(qǐng)求被接受時(shí)，進(jìn)行存取，在讀存取情況下，包式DRAM 1001發(fā)送讀數(shù)據(jù)包，處理結(jié)束。在寫存取情況下，包式DRAM1001接收寫數(shù)據(jù)包，寫數(shù)據(jù)包被寫入DRAM核心區(qū)15或存儲(chǔ)控制寄存器區(qū)16，且處理結(jié)束。在請(qǐng)求未被接受時(shí)，包式DRAM 1001進(jìn)行存取準(zhǔn)備。這里，存取準(zhǔn)備包括刷新期間完成刷新的等待，或者如果被請(qǐng)求數(shù)據(jù)的地址與已暫存于讀出放大器18中的數(shù)據(jù)不對(duì)應(yīng)，則從DRAM組17向讀出放大器傳輸數(shù)據(jù)。在存取準(zhǔn)備后，包式DRAM 1001轉(zhuǎn)到存取操作，且按與請(qǐng)求被接受情況下相同的方式進(jìn)行操作，或?qū)?yīng)于特定請(qǐng)求包完成此操作，并等待接收另一請(qǐng)求包。
圖6B中，由于不使用確認(rèn)包，所以包式DRAM 1001的操作更簡(jiǎn)單。存儲(chǔ)器ID驗(yàn)證后，拆散請(qǐng)求包，確定存取模式，進(jìn)行讀或?qū)懘嫒?，相關(guān)請(qǐng)求包的操作結(jié)束。
圖7A-7E是展示采用SLDRAM Consortium技術(shù)作實(shí)例情況下，每個(gè)信息包的典型包格式的示意圖。圖7A-7C展示了請(qǐng)求包的實(shí)例，圖7D展示了確認(rèn)包的實(shí)例，圖7E展示了讀數(shù)據(jù)包或?qū)憯?shù)據(jù)包的實(shí)例。順便提及，按SLDRAM Consortium技術(shù)，控制總線1002-1由10位存儲(chǔ)器總線信號(hào)線構(gòu)成，數(shù)據(jù)總線1002-2由16位存儲(chǔ)器總線信號(hào)線構(gòu)成。
圖7A展示了用于請(qǐng)求對(duì)DRAM核心區(qū)15進(jìn)行寫存取或讀存取的請(qǐng)求包。圖22A的請(qǐng)求包占據(jù)了4個(gè)周期中的10位控制總線1002-1。在第一周期，前7位用作指定設(shè)備ID的設(shè)備ID字段，其余3位用作指定命令No.0的命令字段。在第2周期，前3位用作指定命令No.1的命令字段，其余7位用作指定參數(shù)No.0的參數(shù)字段。其余兩個(gè)周期分別用作指定參數(shù)No.1和No.2的參數(shù)字段。已參照?qǐng)D3作了解釋的控制信號(hào)信息包括處理類型、目標(biāo)、操作、數(shù)據(jù)長(zhǎng)度、關(guān)于控制DRAM核心區(qū)15的信息等，該控制信號(hào)信息由命令No.0和命令No.1的命令字段指定。DRAM核心區(qū)15中數(shù)據(jù)的地址由參數(shù)No.0、No.1、和No.2的參數(shù)字段指定。
圖7B展示了請(qǐng)求對(duì)存儲(chǔ)控制寄存器區(qū)16進(jìn)行讀存取的請(qǐng)求包。由第2周期的后7位的參數(shù)No.0字段指定要存取的存儲(chǔ)控制寄存器區(qū)16中的一個(gè)存儲(chǔ)控制寄存器29中。
圖7C展示了請(qǐng)求對(duì)存控制寄存器區(qū)16進(jìn)行寫存取的請(qǐng)求包。根據(jù)第2周期后7位的參數(shù)No.0字段指定要存取的存儲(chǔ)控制寄存器區(qū)16中的一個(gè)存儲(chǔ)控制寄存器29中。由第3周期中參數(shù)No.1和第4周期中參數(shù)No.2指定寫數(shù)據(jù)。
如圖7A-7C所示，設(shè)備ID字段含于每個(gè)請(qǐng)求包中，包式DRAM1001必須應(yīng)答此請(qǐng)求的請(qǐng)求包由對(duì)設(shè)備ID字段的驗(yàn)證唯一確定。同樣，命令No.0和命令No.1的字段對(duì)每個(gè)請(qǐng)求包是相同的，要在包式DRAM 1001中進(jìn)行的存取操作通過將此字段解碼唯一確定。參數(shù)字段用于根據(jù)請(qǐng)求存取的類型指定DRAM核心區(qū)15中數(shù)據(jù)地址、存儲(chǔ)控制寄存器、寫數(shù)據(jù)。順便提及，設(shè)備ID字段的指定不限于一個(gè)包式DRAM1001，存在多個(gè)包式DRAM 1001同時(shí)被指定的情況(稱作‘多信道’)，或所有與包式存儲(chǔ)器總線1002連接的包式DRAM 1001同時(shí)被指定的情況(稱作‘廣播’)。
圖7D展示了確認(rèn)包包格式的實(shí)例。實(shí)際上，SLDRAM Consortium技術(shù)中不存在確認(rèn)包，這樣圖7D展示了在SLDRAM數(shù)據(jù)總線1002-2上實(shí)現(xiàn)的Rambus的確認(rèn)包格式。圖7D的確認(rèn)包在一個(gè)周期中占據(jù)數(shù)據(jù)總線，其中前2位用于表示請(qǐng)求是否可以被接受(即是否可以對(duì)此請(qǐng)求進(jìn)行應(yīng)答)，或是否存在某些系統(tǒng)錯(cuò)誤。
圖7E展示了寫數(shù)據(jù)包或讀數(shù)據(jù)包的格式的實(shí)例。每個(gè)寫數(shù)據(jù)包和讀數(shù)據(jù)包在必要數(shù)量的周期中傳輸不同長(zhǎng)度的數(shù)據(jù)，占據(jù)數(shù)據(jù)總線1002-2。
如上所述，常規(guī)技術(shù)中的包式DRAM1001和包式存儲(chǔ)器總線1002根據(jù)預(yù)定規(guī)約實(shí)現(xiàn)在總線主控器和包式DRAM 1001間傳輸信息包的功能。另外，在并行處理系統(tǒng)和分配系統(tǒng)的領(lǐng)域中，已采用在多個(gè)設(shè)備之間進(jìn)行通信的常規(guī)技術(shù)很長(zhǎng)時(shí)間了。在這些系統(tǒng)中，多個(gè)設(shè)備(或節(jié)點(diǎn))通過總線或網(wǎng)絡(luò)連接，為了執(zhí)行設(shè)備(或節(jié)點(diǎn))間的相互處理請(qǐng)求，或?yàn)榱送讲⑿羞M(jìn)行處理，采用了包式傳輸或其它類型的通信手段。
存在有各類常規(guī)技術(shù)，其中可以采用Intel的PentiumPro微處理器的‘處理器總線’作為例子。Nitin Sarangdhar等人在96年(Spring)的COMPCON國(guó)際會(huì)上發(fā)表的論文對(duì)這種處理器總線作了說(shuō)明，見“AnOverview of the Pentium Pro Processsor Bus”.Proc.of COMPCON′96(Spring)，pp.383(1996)。Pentium Pro處理器總線是在設(shè)想連接多個(gè)Pentium Pro微處理器、存儲(chǔ)控制器、及I/O控制器等的情況下設(shè)計(jì)出來(lái)的，設(shè)備的物理和電連接方法及處理器總線的驅(qū)動(dòng)規(guī)約已建立。而且，已為Pentium Pro處理器總線確立了保持多個(gè)PentiumPro微處理器間的高速緩存相關(guān)性的標(biāo)準(zhǔn)方法。這里，“高速緩存相關(guān)性”是指通過從相同數(shù)據(jù)拷貝分別存于每個(gè)節(jié)點(diǎn)的高速緩存存儲(chǔ)器中的復(fù)制品具有相同值的狀態(tài)。
如上所述，利用包式DRAM 1001和包式存儲(chǔ)器總線1002的常規(guī)技術(shù)實(shí)現(xiàn)了根據(jù)預(yù)定規(guī)約傳輸信息包的功能。按這種技術(shù)，信息包傳輸功能只用于對(duì)包式DRAM 1001進(jìn)行DRAM存取，即，用于對(duì)DRAM核心區(qū)15或存儲(chǔ)控制寄存器區(qū)16的讀存取或?qū)懘嫒?，及用于包式DRAM 1001的初始化或刷新的控制。然而，這種通過信息包傳輸實(shí)現(xiàn)通信功能的最初應(yīng)用不必限于這種DRAM存取。換言之，這些功能可以被用作可以滿足各種目的的手段。
關(guān)于這種目的實(shí)例，可以在包式DRAM 1001中設(shè)置具有某些算術(shù)邏輯運(yùn)算功能的一外或多個(gè)協(xié)處理器，通過包式存儲(chǔ)器總線1002從總線主控器發(fā)送某類信息包，由此借助總線主控器控制協(xié)處理器的算術(shù)邏輯運(yùn)算。在這種具有內(nèi)部協(xié)處理器(即，集成協(xié)處理器包式DRAM)的包式DRAM中，可以對(duì)芯片上的DRAM進(jìn)行寬帶寬和低空轉(zhuǎn)時(shí)間的內(nèi)部存取，這樣一來(lái)，內(nèi)部協(xié)處理器可以通過對(duì)以寬帶寬和低空轉(zhuǎn)時(shí)間存于體存儲(chǔ)芯片上DRAM中的數(shù)據(jù)進(jìn)行內(nèi)部存取來(lái)進(jìn)行有效的算術(shù)邏輯運(yùn)算。如上所述，未考慮利用包式DRAM 1001的常規(guī)技術(shù)的信息包傳輸功能的其它目的(非DRAM存取)，所以這種常規(guī)技術(shù)不足以用作控制前述協(xié)處理集成包式DRAM的存儲(chǔ)器總線技術(shù)。
另外，似乎通過使用前述其它技術(shù)，例如并行處理系統(tǒng)中的處理器總線等，容易實(shí)現(xiàn)對(duì)設(shè)于DRAM內(nèi)的協(xié)處理器的算術(shù)邏輯運(yùn)算的這種外部控制(芯片上處理器有的外部控制)。然而，解決這些問題會(huì)帶來(lái)以下缺點(diǎn)。
并行處理系統(tǒng)中處理器總線等的規(guī)約因?yàn)槟承┰虮劝酱鎯?chǔ)器總線1002的規(guī)約更復(fù)雜。首先，該處理器總線是在假設(shè)多個(gè)總線主控器的情況下設(shè)計(jì)的。存在著多個(gè)總線主控器立即請(qǐng)求處理器總線的情況，這樣一來(lái)，不得不在兩總線主控器之間進(jìn)行處理器總線的總線歸屬權(quán)的判斷。而且，為了避免死鎖或活鎖，必須對(duì)處理器總線進(jìn)行流量控制。另外，規(guī)約不得不支持多種總線的不同通信格式和多種總線的不同通信模式(即，設(shè)備通信應(yīng)在其間進(jìn)行，用其進(jìn)行時(shí)序傳輸?shù)?。再者，保證多個(gè)處理器間的例如高速緩存相關(guān)性等數(shù)據(jù)協(xié)調(diào)性的規(guī)格不得不包括于規(guī)約中。因此，處理器總線的規(guī)約很復(fù)雜，通過處理器總線在這種系統(tǒng)中通信要花長(zhǎng)得多的時(shí)間。
另一方面，由于請(qǐng)求包式存儲(chǔ)器總線1002的總線主控器只有一個(gè)，不必進(jìn)行總線歸屬權(quán)的判斷，且由于規(guī)約不必支持多類信息包格式，所以包式存儲(chǔ)器總線1002的規(guī)約相當(dāng)類似。另外，如果包式存儲(chǔ)器總線1002的如微處理器、存儲(chǔ)控制器等總線主控器設(shè)計(jì)成用于管理和掌握包式DRAM 1001的內(nèi)部狀態(tài)，則可以如上所述不用確認(rèn)包構(gòu)成規(guī)約，因此可以實(shí)現(xiàn)非常簡(jiǎn)單的規(guī)約，因此，利用包式DRAM 1001和包式存儲(chǔ)器總線1002的簡(jiǎn)單規(guī)約常規(guī)系統(tǒng)的優(yōu)點(diǎn)在于，可以高速進(jìn)行信息包的組合、傳輸和拆散，可以在短時(shí)間內(nèi)進(jìn)行通過包式存儲(chǔ)器總線1002的通信。減少DRAM存取時(shí)間及擴(kuò)寬數(shù)據(jù)帶寬為設(shè)計(jì)DRAM的主要問題。因此，上述特征對(duì)于用于構(gòu)成DRAM系統(tǒng)的存儲(chǔ)器總線非常有益。
綜上所述，如果采用并行處理系統(tǒng)或分配處理系統(tǒng)領(lǐng)域中的常規(guī)技術(shù)構(gòu)成帶有包式DRAM 1001和包式存儲(chǔ)器總線1002的系統(tǒng)，則規(guī)約的處理需花大量時(shí)間，且DRAM存取時(shí)間不可避免地顯著增加。在試圖實(shí)現(xiàn)可以作為普通包式DRAM 1001進(jìn)行外部讀存取和寫存取的上述集成協(xié)處理器包式DRAM時(shí)，不允許為了實(shí)現(xiàn)內(nèi)部協(xié)處理器的算術(shù)邏輯運(yùn)算功能的外部控制而增加包式DRAM 1001自身的存取時(shí)間。另一方面，無(wú)法通過常規(guī)包式DRAM 1001和包式存儲(chǔ)器總線1002實(shí)現(xiàn)芯片上內(nèi)部協(xié)處理器的算術(shù)邏輯運(yùn)算功能的外部控制。
因此，本發(fā)明的主要目有是提供一種帶有內(nèi)部協(xié)處理器的靈活、高性能的包式DRAM(即集成協(xié)處理器包式DRAM)，以此可以實(shí)現(xiàn)芯片上內(nèi)部協(xié)處理器算術(shù)邏輯運(yùn)算的外部控制。
本發(fā)明的另一目的是提供這種集成協(xié)處理器包式DRAM，與常規(guī)包式DRAM相比，無(wú)需相對(duì)于外部I/O信號(hào)端的端子數(shù)和對(duì)芯片上包式DRAM自身的DRAM存取附加空間/時(shí)間。
本發(fā)明的再一目的是提供一種能夠?qū)崿F(xiàn)集成協(xié)處理器包式DRAM的外部控制的包式存儲(chǔ)器/協(xié)處理器總線，可以在同一芯片上實(shí)現(xiàn)芯片上內(nèi)部協(xié)處理器的算術(shù)邏輯運(yùn)算和對(duì)包式DRAM的DRAM存取功能的外部控制。
本發(fā)明又一目的是提供一種包式存儲(chǔ)器/協(xié)處理器總線，與常規(guī)包式存儲(chǔ)器總線相比，無(wú)需相對(duì)于構(gòu)成總線的信號(hào)線數(shù)量和DRAM存取的總線時(shí)序附加空間/時(shí)間。
本發(fā)明再一目的是提供一種集成協(xié)處理器包式DRAM和包式存儲(chǔ)器/協(xié)處理器總線，由此可以以混合方式連接任意數(shù)量的包式DRAM和任意數(shù)量的集成協(xié)處理器包式DRAM與相同的包式存儲(chǔ)器/協(xié)處理器總線，其中通過包式存儲(chǔ)器/協(xié)處理器總線，可以實(shí)現(xiàn)對(duì)包式DRAM的DRAM存取、對(duì)集成協(xié)處理器包式DRAM的DRAM存取及對(duì)集成協(xié)處理器包式DRAM中的芯片上內(nèi)部協(xié)處理器的算術(shù)邏輯運(yùn)算功能的控制。
根據(jù)本發(fā)明的第1方面，提供一種集成協(xié)處理器包式存儲(chǔ)器LSI，該集成協(xié)處理器包式存儲(chǔ)器LSI通過具有要求數(shù)量的信號(hào)端子的外部I/O端與包式存儲(chǔ)器/協(xié)處理器總線連接，該集成協(xié)處理器包式存儲(chǔ)器LSI包括存儲(chǔ)區(qū)、控制區(qū)、接口區(qū)、及要求數(shù)量的協(xié)處理器區(qū)。在該集成協(xié)處理器包式存儲(chǔ)器LSI中，分別給存儲(chǔ)區(qū)和協(xié)處理器區(qū)指定存儲(chǔ)器ID和協(xié)處理器ID，并將它們存于集成協(xié)處理器包式存儲(chǔ)器LSI中，其中指定存儲(chǔ)器ID和協(xié)處理器ID，以便它們中的每一個(gè)可以從與包式存儲(chǔ)器/協(xié)處理器總線連接的集成協(xié)處理器包式存儲(chǔ)器LSI的所有存儲(chǔ)區(qū)和協(xié)處理器區(qū)中唯一指定一個(gè)存儲(chǔ)區(qū)或一個(gè)協(xié)處理器區(qū)。
根據(jù)本發(fā)明的第2方面，在所述的第1方面中，存儲(chǔ)區(qū)包括存儲(chǔ)核心區(qū)和含有多個(gè)要求數(shù)量的存儲(chǔ)控制寄存器的存儲(chǔ)控制寄存器區(qū)。協(xié)處理器區(qū)包括運(yùn)算核心區(qū)、運(yùn)算控制區(qū)、及含有要求數(shù)量的運(yùn)算控制寄存器的運(yùn)算控制寄存器區(qū)。控制區(qū)和存儲(chǔ)區(qū)通過內(nèi)部存儲(chǔ)器數(shù)據(jù)總線連接，控制區(qū)和協(xié)處理器區(qū)通過內(nèi)部協(xié)處理器數(shù)據(jù)總線連接。
根據(jù)本發(fā)明的第3方面，在所述的第2方面中，存儲(chǔ)核心區(qū)由動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器構(gòu)成。
根據(jù)本發(fā)明的第4方面，提供一種包式存儲(chǔ)器/協(xié)處理器總線，用于連接總線主控器和第1、第2或第3方面的要求數(shù)量的集成協(xié)處理器包式存儲(chǔ)器LSI。包式存儲(chǔ)器/協(xié)處理器總線是單主控器型總線，在總線主控器將信息包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線時(shí)，不需要進(jìn)行由主控器進(jìn)行的其總線歸屬權(quán)的判斷，其中包括請(qǐng)求包和寫數(shù)據(jù)包的兩類信息包可以通過總線主控器傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線，讀數(shù)據(jù)包可以通過集成協(xié)處理器包式存儲(chǔ)器LSI傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
根據(jù)本發(fā)明的第5方面，提供一種包式存儲(chǔ)器/協(xié)處理器總線，用于連接總線主控器與第1、第2或第3方面的要求數(shù)量的集成協(xié)處理器包式存儲(chǔ)器LSI。包式存儲(chǔ)器/協(xié)處理器總線是單主控器型總線，在總線主控器將信息包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線時(shí)，不需要進(jìn)行由主控器進(jìn)行的其總線歸屬權(quán)的判斷，其中包括請(qǐng)求包和寫數(shù)據(jù)包的兩類信息包可以通過總線主控器傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線，包括讀數(shù)據(jù)和確認(rèn)包的兩類信息包可以通過集成協(xié)處理器包式存儲(chǔ)器LSI傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
根據(jù)本發(fā)明的第6和第7方面，在所述的第4和5方面中，請(qǐng)求包包括指定所有與包式存儲(chǔ)器/協(xié)處理器總線連接的集成協(xié)處理器包式存儲(chǔ)器LSI中的所有存儲(chǔ)區(qū)和協(xié)處理器區(qū)的請(qǐng)求目標(biāo)的設(shè)備ID字段、指定請(qǐng)求包請(qǐng)求的處理的命令字段、和指定執(zhí)行由請(qǐng)求包請(qǐng)求的處理所必需的參數(shù)的參數(shù)字段。
根據(jù)本發(fā)明的第8和第9方面，在所述的第6和第7方面中，無(wú)論設(shè)備ID字段指定存儲(chǔ)區(qū)或協(xié)處理器區(qū)與否，設(shè)備ID字段的長(zhǎng)度都是固定的，并且無(wú)論設(shè)備ID字段指定存儲(chǔ)區(qū)或協(xié)處理器區(qū)與否，命令字段的長(zhǎng)度也是固定的。
根據(jù)本發(fā)明的第10和11方面，在所述的第6和第7方面中，無(wú)論設(shè)備ID字段指定存儲(chǔ)區(qū)或協(xié)處理器區(qū)與否，設(shè)備ID字段的長(zhǎng)度都是固定的，且命令字段的長(zhǎng)度根據(jù)設(shè)備ID字段指定存儲(chǔ)區(qū)或協(xié)處理器區(qū)與否改變。
根據(jù)本發(fā)明第12、13、14和15方面，在所述的第8、9、10和11方面中，包式存儲(chǔ)器/協(xié)處理器總線包括控制總線和數(shù)據(jù)總線，其中控制總線是從總線主控器到集成協(xié)處理器包式存儲(chǔ)器LSI的單向總線，數(shù)據(jù)總線是總線主控器和集成協(xié)處理器包式存儲(chǔ)器LSI之間的雙向總線。
根據(jù)本發(fā)明的第16、17、18和19方面，在所述的第8、9、10和11方面中，包式存儲(chǔ)器/協(xié)處理器總線包括請(qǐng)求總線和應(yīng)答總線，其中請(qǐng)求總線是從總線主控器到集成協(xié)處理器包式存儲(chǔ)器LSI的單向總線，應(yīng)答總線是從集成協(xié)處理器包式存儲(chǔ)器LSI到總線主控器的單向總線。
根據(jù)本發(fā)明的第20方面，提供一種控制所述第1、2或3方面的集成協(xié)處理器包式存儲(chǔ)器LSI的方法。該方法包括接收步驟、驗(yàn)證步驟、解碼步驟、及指示步驟。在接收步驟，接口區(qū)通過外部I/O端接收來(lái)自第6或第7方面的包式存儲(chǔ)器/協(xié)處理器總線的請(qǐng)求包。在驗(yàn)證步驟，控制區(qū)根據(jù)存于集成協(xié)處理器包式存儲(chǔ)器LSI中的存儲(chǔ)器ID和協(xié)處理器ID驗(yàn)證請(qǐng)求包中的設(shè)備ID字段。在解碼步驟，只有在設(shè)備ID字段指定任何一個(gè)存于集成協(xié)處理器包式存儲(chǔ)器LSI中的存儲(chǔ)器ID和協(xié)處理器ID的情況下，控制區(qū)才把請(qǐng)求包中的命令字段解碼。在指示步驟，控制區(qū)指示由設(shè)備ID字段指定的存儲(chǔ)區(qū)或協(xié)處理器區(qū)執(zhí)行由請(qǐng)求包發(fā)出請(qǐng)求的處理。
根據(jù)本發(fā)明的第21、22和23方面，在所述的第1、2和3方面中，由第20方面的方法控制集成協(xié)處理器包式存儲(chǔ)器LSI，且集成協(xié)處理器包式存儲(chǔ)器LSI還包括存儲(chǔ)器ID寄存器、一個(gè)或多個(gè)協(xié)處理器ID寄存器、及存儲(chǔ)器/協(xié)處理器ID驗(yàn)證電路。存儲(chǔ)器ID寄存器存儲(chǔ)存儲(chǔ)區(qū)的存儲(chǔ)器ID。各協(xié)處理器ID寄存器分別存儲(chǔ)協(xié)處理器區(qū)的協(xié)處理器ID。存儲(chǔ)器/協(xié)處理器ID驗(yàn)證電路與存儲(chǔ)器ID寄存器和協(xié)處理器ID寄存器連接，根據(jù)存儲(chǔ)于存儲(chǔ)器ID寄存器中的設(shè)備ID，并行驗(yàn)證設(shè)備ID字段，根據(jù)分別存儲(chǔ)于協(xié)處理器ID寄存器中的協(xié)處理器ID，驗(yàn)證協(xié)處理器ID字段，由此判斷設(shè)備ID字段是否指定了集成協(xié)處理器包式存儲(chǔ)器LSI中的每個(gè)存儲(chǔ)區(qū)和協(xié)處理器區(qū)。
根據(jù)本發(fā)明的第24方面，在所述的第22方面中，提供存儲(chǔ)器ID寄存器作為存儲(chǔ)區(qū)的存儲(chǔ)控制寄存器區(qū)中的一個(gè)存儲(chǔ)控制寄存器，提供協(xié)處理器ID寄存器作為協(xié)處理器區(qū)的運(yùn)算控制寄存器區(qū)的一個(gè)運(yùn)算控制寄存器。
根據(jù)本發(fā)明的第25方面，在所述的第20方面中，在解碼步驟，控制區(qū)使用不同的解碼方法，根據(jù)請(qǐng)求包的設(shè)備ID字段是否指定了存儲(chǔ)區(qū)或協(xié)處理器區(qū)，把命令字段解碼。因此，帶有特定位模式的命令字段可以根據(jù)設(shè)備ID字段是否指定了存儲(chǔ)區(qū)或協(xié)處理器指定不同的處理請(qǐng)求。
根據(jù)本發(fā)明的第26方面，在所述的第20方面中，在請(qǐng)求包中的設(shè)備ID字段指定了存儲(chǔ)區(qū)時(shí)，控制區(qū)把請(qǐng)求包的命令字段解碼，并根據(jù)解碼的結(jié)果指示存儲(chǔ)區(qū)對(duì)存儲(chǔ)區(qū)中的存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取或讀存取。
根據(jù)本發(fā)明的第27方面，在所述的第20方面中，在請(qǐng)求包中的設(shè)備ID字段指定了存儲(chǔ)區(qū)時(shí)，控制區(qū)把請(qǐng)求包的命令字段解碼，根據(jù)解碼結(jié)果判斷存儲(chǔ)區(qū)是否可以進(jìn)行由請(qǐng)求包請(qǐng)求的寫存取或讀存取，把判斷結(jié)果作為確認(rèn)包傳輸給包式存儲(chǔ)器/協(xié)處理器總線，并在已判斷存儲(chǔ)區(qū)可以進(jìn)行存取時(shí)，指示存儲(chǔ)區(qū)對(duì)存儲(chǔ)區(qū)中的存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取或讀存取。
根據(jù)本發(fā)明的第28方面，在所述的第20方面中，在請(qǐng)求包中的設(shè)備ID字段指定了一個(gè)協(xié)處理器區(qū)時(shí)，控制區(qū)把請(qǐng)求包的命令字段解碼，并根據(jù)解碼的結(jié)果指示指定的協(xié)處理器區(qū)對(duì)協(xié)處理器區(qū)中的運(yùn)算控制寄存器區(qū)進(jìn)行寫存取或讀存取。
根據(jù)本發(fā)明的第29方面，在所述的第20方面中，在請(qǐng)求包中的設(shè)備ID字段指定了一個(gè)協(xié)處理器時(shí)，控制區(qū)把請(qǐng)求包的命令字段解碼，根據(jù)解碼結(jié)果判斷指定的協(xié)處理器區(qū)是否可以進(jìn)行由請(qǐng)求包請(qǐng)求的寫存取或讀存取，把判斷結(jié)果作為確認(rèn)包傳輸給包式存儲(chǔ)器/協(xié)處理器總線，并在已判斷協(xié)處理器區(qū)可以進(jìn)行存取時(shí)，指示指定的協(xié)處理器區(qū)對(duì)協(xié)處理器區(qū)中的運(yùn)算控制寄存器區(qū)進(jìn)行寫存取或讀存取。
根據(jù)本發(fā)明的第30方案，在所述的第20方案中，在請(qǐng)求包中的設(shè)備ID字段指定了存儲(chǔ)區(qū)時(shí)，控制區(qū)把請(qǐng)求包的命令字段解碼，并根據(jù)解碼的結(jié)果指示存儲(chǔ)區(qū)對(duì)存儲(chǔ)區(qū)中的存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取或讀存取。在請(qǐng)求包中的設(shè)備ID字段指定了一個(gè)協(xié)處理器區(qū)時(shí)，控制區(qū)把請(qǐng)求包的命令字段解碼，根據(jù)解碼結(jié)果判斷指定的協(xié)處理器區(qū)是否可以進(jìn)行由請(qǐng)求包請(qǐng)求的寫存取或讀存取，把判斷結(jié)果作為確認(rèn)包傳輸給包式存儲(chǔ)器/協(xié)處理器總線，并在已判斷協(xié)處理器區(qū)可以進(jìn)行存取時(shí)，指示指定的協(xié)處理器區(qū)對(duì)協(xié)處理器區(qū)中的運(yùn)算控制寄存器區(qū)進(jìn)行寫存取或讀存取。
根據(jù)本發(fā)明的第31方案，在所述的第20方案中，在請(qǐng)求包中的設(shè)備ID字段指定了存儲(chǔ)區(qū)時(shí)，控制區(qū)把請(qǐng)求包的命令字段解碼，并根據(jù)解碼的結(jié)果指示存儲(chǔ)區(qū)對(duì)存儲(chǔ)區(qū)中的存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取或讀存取。在請(qǐng)求包中的設(shè)備ID字段指定了一個(gè)協(xié)處理器區(qū)時(shí)，控制區(qū)把請(qǐng)求包的命令字段解碼。然后，如果被解碼的命令字段指示對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行寫存取，控制區(qū)判斷所指定的協(xié)處理器區(qū)是否可以進(jìn)行寫存取，把判斷結(jié)果作為確認(rèn)包傳輸給包式存儲(chǔ)器/協(xié)處理器總線，并在判斷協(xié)處理器區(qū)可以進(jìn)行存取后，指示指定的協(xié)處理器區(qū)對(duì)協(xié)處理器區(qū)中的控制寄存器區(qū)進(jìn)行寫存取。如果被解碼的命令字段指示對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行讀存取，控制區(qū)指示指定的協(xié)處理器區(qū)則對(duì)協(xié)處理器區(qū)中的運(yùn)算控制寄存器區(qū)進(jìn)行讀存取。
根據(jù)權(quán)利要求32、33、34和35的方案，在第26、27、30和31方案中，在對(duì)存儲(chǔ)核心區(qū)進(jìn)行寫存取時(shí)，存儲(chǔ)區(qū)接收含于寫數(shù)據(jù)包中的寫數(shù)據(jù)，該寫數(shù)據(jù)包是控制區(qū)通過接口區(qū)從包式存儲(chǔ)器/協(xié)處理器總線獲取的，并利用由請(qǐng)求包的參數(shù)字段指定的存儲(chǔ)器地址將寫數(shù)據(jù)寫入存儲(chǔ)核心區(qū)。
根據(jù)根據(jù)權(quán)利要求36、37、38和39的方案，在第26、27、30和31方案中，在對(duì)存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取時(shí)，存儲(chǔ)區(qū)接收含于寫數(shù)據(jù)包中的寫數(shù)據(jù)，該寫數(shù)據(jù)包是控制區(qū)通過接口區(qū)從包式存儲(chǔ)器/協(xié)處理器總線獲取的，并將寫數(shù)據(jù)寫入由請(qǐng)求包的參數(shù)字段指定的存儲(chǔ)控制寄存器。
根據(jù)第40、41、42和43的方案，在第26、27、30和31方案中，在對(duì)存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取時(shí)，存儲(chǔ)區(qū)接收含于來(lái)自控制區(qū)的請(qǐng)求包的部分參數(shù)字段的寫數(shù)據(jù)，并將寫數(shù)據(jù)寫入由請(qǐng)求包的部分參數(shù)字段指定的存儲(chǔ)控制寄存器。
根據(jù)本發(fā)明的第44、45、46和47方案，在第26、27、30和31方案中，在對(duì)存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)進(jìn)行讀存取時(shí)，存儲(chǔ)區(qū)根據(jù)請(qǐng)求包中的參數(shù)字段，從存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)讀出數(shù)據(jù)，并將該數(shù)據(jù)提供給控制區(qū)，控制區(qū)組合包括該數(shù)據(jù)的讀數(shù)據(jù)包，接口區(qū)通過外部I/O端將讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
根據(jù)本發(fā)明的第48、49、50和51，在第28、29、30和31的方案中，在對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行寫存取時(shí)，協(xié)處理器區(qū)接收含于寫數(shù)據(jù)包中的寫數(shù)據(jù)，該寫數(shù)據(jù)包是控制區(qū)通過接口區(qū)從包式存儲(chǔ)器/協(xié)處理器總線獲取的，并將寫數(shù)據(jù)寫入請(qǐng)求包的參數(shù)字段指定的運(yùn)算控制寄存器。
根據(jù)本發(fā)明的第52、53、54、和55方案，在第28、29、30和31的方案中，在對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行寫存取時(shí)，協(xié)處理器區(qū)接收含于來(lái)自控制區(qū)的請(qǐng)求包的部分參數(shù)字段的寫數(shù)據(jù)，并將寫數(shù)據(jù)包寫入由請(qǐng)求包的部分參數(shù)字段指定的運(yùn)算控制寄存器。
根據(jù)本發(fā)明的第56、57、58和59方案，在第28、29、30和31的方案中，在對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行讀存取時(shí)，協(xié)處理器區(qū)從由請(qǐng)求包的參數(shù)字段指定的運(yùn)算控制寄存器讀取數(shù)據(jù)，并將該數(shù)據(jù)提供給控制區(qū)，控制區(qū)組合包括該數(shù)據(jù)的讀數(shù)據(jù)包，接口區(qū)通過外部I/O端將讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
根據(jù)本發(fā)明的第60方案，在第31方案中，在對(duì)存儲(chǔ)核心區(qū)、存儲(chǔ)控制寄存器區(qū)或運(yùn)算控制寄存器區(qū)進(jìn)行讀存取時(shí)，在接收了請(qǐng)求包后，集成協(xié)處理器包式存儲(chǔ)器LSI以預(yù)定總線時(shí)序?qū)⒆x數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線，在對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行寫存取時(shí)，在接收了請(qǐng)求包后，集成協(xié)處理器包式存儲(chǔ)器LSI以相同的預(yù)定總線時(shí)序?qū)⒋_認(rèn)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
根據(jù)本發(fā)明的第61、62、63和64方案，在第28、29、30和31的方案中，在運(yùn)算控制寄存器區(qū)提供運(yùn)算啟動(dòng)寄存器，以便在協(xié)處理器區(qū)開始進(jìn)行算術(shù)邏輯運(yùn)算時(shí)，協(xié)處理器區(qū)能夠查閱運(yùn)算啟動(dòng)寄存器。在對(duì)運(yùn)算啟動(dòng)寄存器的寫存取由請(qǐng)求包中的命令字段和參數(shù)字段指定時(shí)，包含于請(qǐng)求包的參數(shù)字段中的寫數(shù)據(jù)，或包含于寫數(shù)據(jù)包中的寫數(shù)據(jù)用作表示將要執(zhí)行的算術(shù)邏輯運(yùn)算程序的第一指示地址的程序指針，在程序指針寫入到運(yùn)算啟動(dòng)寄存器后，協(xié)處理器區(qū)開始利用程序指針才進(jìn)行算術(shù)邏輯運(yùn)算。
根據(jù)第65、66、67和68的方案，在第61、62、63和64的方案中，在對(duì)運(yùn)算啟動(dòng)寄存器的寫存取由請(qǐng)求包指定時(shí)，表示協(xié)處理器區(qū)是否能進(jìn)行所指定的算術(shù)邏輯運(yùn)算的信息被作為確認(rèn)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線，并且只有在所指定的算術(shù)邏輯運(yùn)算可以由協(xié)處理器區(qū)進(jìn)行時(shí)，協(xié)處理器區(qū)進(jìn)行算術(shù)邏輯運(yùn)算。
根據(jù)本發(fā)明的第69、70、71和72方案，在第56、57、58和59的方案中，提供一個(gè)運(yùn)算結(jié)果寄存器，作為一個(gè)運(yùn)算控制寄存器，以便協(xié)處理器區(qū)可以向運(yùn)算結(jié)果寄存器中寫入算術(shù)邏輯運(yùn)算結(jié)果。在對(duì)運(yùn)算結(jié)果寄存器的讀存取由請(qǐng)求包中的命令字段和參數(shù)字段指定時(shí)，存儲(chǔ)于運(yùn)算結(jié)果寄存器中的數(shù)據(jù)被讀出，并被組合成讀數(shù)據(jù)包，并且讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
根據(jù)本發(fā)明的第73、74、75和76的方案，在69、70、71和72的方案中，在對(duì)運(yùn)算結(jié)果寄存器的讀存取由請(qǐng)求包中定時(shí)，表示算術(shù)邏輯運(yùn)算結(jié)果是否已被寫入指定運(yùn)算結(jié)果寄存器的信息被作為確認(rèn)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線，只有在算術(shù)邏輯運(yùn)算的結(jié)果已被寫入到運(yùn)算結(jié)果寄存器中后，才進(jìn)行對(duì)運(yùn)算結(jié)果寄存器的讀存取。
根據(jù)本發(fā)明的77、78、79和80的方案，在69、70、71和72方案中，在對(duì)運(yùn)算結(jié)果寄存器的讀存取由請(qǐng)求包指定時(shí)，包含于讀數(shù)據(jù)包中的表示算術(shù)邏輯運(yùn)算結(jié)果是否已被寫入指定的運(yùn)算結(jié)果寄存器的信息被傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
根據(jù)本發(fā)明的第81、82、83和84方案，在第61、62、63和64方案中，在通過對(duì)運(yùn)算控制寄存器的寫存取，將協(xié)處理器進(jìn)行算術(shù)邏輯運(yùn)算所必需的參數(shù)寫入了要求數(shù)量的運(yùn)算控制寄存器后，協(xié)處理器區(qū)根據(jù)對(duì)運(yùn)算啟動(dòng)寄存器的寫存取開始進(jìn)行算術(shù)邏輯運(yùn)算。然后，協(xié)處理器區(qū)參考存儲(chǔ)于運(yùn)算控制寄存器中的參數(shù)進(jìn)行算術(shù)邏輯運(yùn)算。
根據(jù)本發(fā)明的第85、86、87和88方案，在第69、70、71和72的方案中，在算術(shù)邏輯運(yùn)算的結(jié)果不能容納于運(yùn)算結(jié)果寄存器時(shí)，要求數(shù)量的運(yùn)算控制寄存器還用于存儲(chǔ)部分算術(shù)邏輯運(yùn)算結(jié)果。在通過對(duì)運(yùn)算結(jié)果寄存器的讀存取連續(xù)地讀出了部分結(jié)果后，通過對(duì)運(yùn)算控制寄存器的讀存取從協(xié)處理器區(qū)讀出算術(shù)邏輯運(yùn)算結(jié)果。
根據(jù)本發(fā)明的第89、90、91和92方案，在第56、57、58和59方案中，要求數(shù)量的運(yùn)算控制寄存器用于存儲(chǔ)協(xié)處理器區(qū)進(jìn)行算術(shù)邏輯運(yùn)算期間產(chǎn)生的中間數(shù)據(jù)。在對(duì)存儲(chǔ)中間數(shù)據(jù)的運(yùn)算控制寄存器的讀存取由請(qǐng)求包中的命令字段和參數(shù)字段指定時(shí)，讀出存儲(chǔ)于運(yùn)算控制寄存器中的中間數(shù)據(jù)，并將之組合成讀數(shù)據(jù)包，然后將該讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
根據(jù)本發(fā)明的第93方案，在第21方案中，集成協(xié)處理器包式存儲(chǔ)器LSI具有外部選擇輸入(select-in)端和外部選擇輸出(select-out)端，每個(gè)存儲(chǔ)器區(qū)和協(xié)處理器區(qū)具有內(nèi)部選擇輸入端和內(nèi)部選擇輸出端。通過連接內(nèi)部選擇輸出端與相應(yīng)的內(nèi)部選擇輸入端，并將所有存儲(chǔ)區(qū)與協(xié)處理器區(qū)連接成鏈，形成存儲(chǔ)區(qū)/協(xié)處理器區(qū)鏈。集成協(xié)處理器包式存儲(chǔ)器LSI的外部選擇輸入端與存儲(chǔ)器區(qū)/協(xié)處理器區(qū)鏈的第一塊的內(nèi)部選擇輸入端連接。存儲(chǔ)區(qū)/協(xié)處理器區(qū)鏈的最后一塊的內(nèi)部選擇輸出端與集成協(xié)處理器包式存儲(chǔ)器LSI的外部選擇輸出端連接。
根據(jù)本發(fā)明的第94方案，提供一種控制第93方案的集成協(xié)處理器包式存儲(chǔ)器LSI的方法。按該方法，在初始化步驟中，集成協(xié)處理器包式存儲(chǔ)器LSI中存儲(chǔ)區(qū)和協(xié)處理器區(qū)的存儲(chǔ)器ID和協(xié)處理器ID設(shè)定為預(yù)定的初始值，存儲(chǔ)區(qū)和協(xié)處理器區(qū)的所有內(nèi)部選擇輸出端設(shè)定為邏輯值‘0’。初始化后，只要向其內(nèi)部選擇輸入端提供邏輯值‘0’，每一個(gè)其存儲(chǔ)器ID和協(xié)處理器ID已設(shè)定為初始值的存儲(chǔ)區(qū)和協(xié)處理器區(qū)忽略對(duì)其的寫存取，并保持從其內(nèi)部選擇輸出端輸出邏輯值‘0’。只要向其內(nèi)部選擇輸入端提供邏輯值‘1’，每個(gè)存儲(chǔ)區(qū)和協(xié)處理器區(qū)接收對(duì)其的寫存取，并從其內(nèi)部選擇輸出端輸出邏輯值‘1’，由此根據(jù)對(duì)其的寫存取，將由請(qǐng)求包的參數(shù)字段指定的存儲(chǔ)器ID和協(xié)處理器ID寫入存儲(chǔ)器ID寄存器或協(xié)處理器ID寄存器。
根據(jù)本發(fā)明的第95和96方案，在第4和5方案中，通過連接外部選擇輸出端與相應(yīng)的外部選擇輸入端，將要求數(shù)量的第93方案的集成協(xié)處理器包式存儲(chǔ)器LSI連接成鏈，從而形成集成協(xié)處理器包式存儲(chǔ)器LSI鏈。總線主控器具有外部選擇輸入端和外部選擇輸出端?？偩€主控器的外部選擇輸出端與集成協(xié)處理器包式存儲(chǔ)器LSI鏈中的第一集成協(xié)處理器包式存儲(chǔ)器LSI的內(nèi)外部選擇輸入端連接，集成協(xié)處理器包式存儲(chǔ)器LSI鏈中的最后一個(gè)集成協(xié)處理器包式存儲(chǔ)器LSI與總線主控器的外部選擇輸入端連接。
根據(jù)本發(fā)明的第97方案，提供一種控制第95和96方案的包式存儲(chǔ)器/協(xié)處理器總線的方法。在該方法中，作為初始化步驟，與包式存儲(chǔ)器/協(xié)處理器總線連接的所有集成協(xié)處理器包式存儲(chǔ)器LSI中的所有存儲(chǔ)區(qū)和協(xié)處理器區(qū)的存儲(chǔ)器ID和協(xié)處理器ID在預(yù)定初始值設(shè)定，存儲(chǔ)區(qū)和協(xié)處理器區(qū)的所有內(nèi)部選擇輸出端設(shè)定為邏輯‘0’。初始化處理后，總線主控器將其外部選擇輸出端的邏輯值從‘0’變到‘1’，并傳輸指定請(qǐng)求包的設(shè)備ID字段的初始值和指定請(qǐng)求包的參數(shù)字段中的新存儲(chǔ)器ID或新協(xié)處理器ID的請(qǐng)求包，由此將新存儲(chǔ)器ID或新協(xié)處理器ID賦予集成協(xié)處理器包式存儲(chǔ)器LSI鏈中第一集成協(xié)處理器包式存儲(chǔ)器LSI的存儲(chǔ)區(qū)/協(xié)處理器區(qū)鏈的第一塊。此后，總線主控器再次傳輸指定請(qǐng)求包中的設(shè)備ID字段的初始值和指定請(qǐng)求包的參數(shù)字段中新存儲(chǔ)ID和新協(xié)處理器ID的請(qǐng)求包，由此，根據(jù)通過集成協(xié)處理器包式存儲(chǔ)器LSI鏈中的塊的邏輯值‘1’傳輸，將特定且唯一的存儲(chǔ)區(qū)ID和協(xié)處理器ID一個(gè)接一個(gè)地賦予集成協(xié)處理器包式存儲(chǔ)器LSI鏈中的存儲(chǔ)區(qū)和協(xié)處理器區(qū)。
根據(jù)本發(fā)明的第98方案，在第2方案中，存儲(chǔ)區(qū)包括作為一個(gè)存儲(chǔ)控制寄存器的設(shè)備定義寄存器，用于預(yù)存儲(chǔ)將識(shí)別存儲(chǔ)區(qū)和協(xié)處理器區(qū)的設(shè)備定義信息，每個(gè)協(xié)處理器區(qū)包括作為一個(gè)運(yùn)算控制寄存器的設(shè)備定義寄存器，用于預(yù)存儲(chǔ)識(shí)別存儲(chǔ)區(qū)和協(xié)處理器區(qū)的設(shè)備定義信息。
根據(jù)本發(fā)明的第99方案，提供一種控制第98方案的集成協(xié)處理器包式存儲(chǔ)器LSI的方法。按該方法，通過進(jìn)行給存儲(chǔ)控制寄存器區(qū)或運(yùn)算控制寄存器區(qū)中的設(shè)備定義寄存器指定特定設(shè)備ID的讀存取，獲得設(shè)備定義信息，由此總線主控器檢查特定設(shè)備ID是否已賦予存儲(chǔ)區(qū)或協(xié)處理器區(qū)。
根據(jù)本發(fā)明的第100方案，在第99方案中，不管讀存取的目標(biāo)是否在存儲(chǔ)區(qū)或協(xié)處理器區(qū)，總線主控器利用除設(shè)備ID字段的指定外都相同的請(qǐng)求包，進(jìn)行對(duì)設(shè)備定義寄存器的讀存取。
根據(jù)本發(fā)明的第101方案，在第2方案中，運(yùn)算控制寄存器區(qū)包括作為一個(gè)運(yùn)算控制寄存器的功能定義寄存器。功能定義寄存器預(yù)存儲(chǔ)把協(xié)處理器區(qū)的算術(shù)邏輯運(yùn)算功能分類的功能定義碼。
根據(jù)本發(fā)明的第102方案，提供一種控制第101方案的集成協(xié)處理器包式存儲(chǔ)器LSI的方法。在該方法中，通過進(jìn)行給運(yùn)算控制寄存器區(qū)中的功能定義寄存器指定特定設(shè)備ID的讀存取，獲得功能定義碼，由此總線主控器檢查對(duì)應(yīng)于特定設(shè)備ID的協(xié)處理器區(qū)的算術(shù)邏輯功能。
通過以下結(jié)合附圖對(duì)本發(fā)明的詳細(xì)說(shuō)明，會(huì)使本發(fā)明的目的和特點(diǎn)變得更清楚，其中圖1是常規(guī)包式DRAM的構(gòu)成實(shí)例的框圖；圖2A-2C是通過常規(guī)包式存儲(chǔ)器總線連接圖1的常規(guī)包式DRAM和協(xié)處理器的實(shí)例的框圖；圖3是展示向圖1的包式DRAM請(qǐng)求的處理請(qǐng)求的分類表；圖4A和4B是展示在常規(guī)包式存儲(chǔ)器總線上傳輸?shù)母黝愓?qǐng)求包的示意圖；圖5A-5C是展示在圖2A-2C構(gòu)成的包式存儲(chǔ)器總線上傳輸信息包的示意圖；圖6A和6B是展示接收了請(qǐng)求包后包式DRAM的工作情況的流程圖；圖7A-7E是展示每個(gè)信息包的典型包格式的示意圖，采用SLDRAM Consortium作實(shí)例；圖8是展示根據(jù)本發(fā)明實(shí)施例的集成協(xié)處理器包式DRAM的框圖；圖9A-9C是展示通過本發(fā)明的包式存儲(chǔ)器/協(xié)處理器總線連接圖8的集成協(xié)處理器包式DRAM和微處理器9的實(shí)例的框圖；圖10A和10B是展示在本發(fā)明的包式存儲(chǔ)器/協(xié)處理器總線上傳輸?shù)母黝愋畔氖疽鈭D；圖11A-11C是展示按圖9A-9C的各實(shí)施例在包式存儲(chǔ)器/協(xié)處理器總線上傳輸信息包的情況的示意圖；圖12是展示由請(qǐng)求包向本發(fā)明的集成協(xié)處理器包式DRAM提出請(qǐng)求的處理請(qǐng)求的分類表；圖13A-13F是展示在本發(fā)明的包式存儲(chǔ)器/協(xié)處理器總線上傳輸?shù)拿糠N信息包的包格式的示意圖；圖14是展示根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器/協(xié)處理器ID驗(yàn)證電路的構(gòu)成的示意圖；圖15是展示集成協(xié)處理器包式DRAM的存取請(qǐng)求操作的實(shí)例的流程圖；圖16是展示集成協(xié)處理器包式DRAM的存取請(qǐng)求操作的另一實(shí)例的流程圖；圖17是展示對(duì)本發(fā)明的集成協(xié)處理器包式DRAM中協(xié)處理器區(qū)的協(xié)處理存取的具體功能的分類表；圖18是展示本發(fā)明的協(xié)處理器區(qū)的構(gòu)成實(shí)例的框圖；圖19是展示在由總線主控器對(duì)本發(fā)明的集成協(xié)處理器包式DRAM進(jìn)行的存取過程中總線時(shí)序?qū)嵗臅r(shí)序圖；圖20是展示在由總線主控器對(duì)本發(fā)明的集成協(xié)處理器包式DRAM進(jìn)行的存取過程中總線時(shí)序另一實(shí)例的時(shí)序圖；圖21是展示根據(jù)本發(fā)明另一實(shí)施例的包式存儲(chǔ)器/協(xié)處理器總線的框圖；圖22是展示本發(fā)明集成協(xié)處理器包式DRAM中存儲(chǔ)控制寄存器區(qū)和運(yùn)算控制寄存器區(qū)的實(shí)例的示意圖。
下面參照附圖詳細(xì)說(shuō)明本發(fā)明的優(yōu)選實(shí)施例。
(集成協(xié)處理器包式DRAM)圖8是展示本發(fā)明一個(gè)實(shí)施例的集成協(xié)處理器包式DRAM的框圖。
圖8的集成協(xié)處理器包式DRAM包括存儲(chǔ)區(qū)11、控制區(qū)12、接口區(qū)13及協(xié)處理器區(qū)14。
存儲(chǔ)區(qū)11包括DRAM核心區(qū)15和存儲(chǔ)控制寄存器區(qū)16。DRAM核心區(qū)15包括多個(gè)DRAM組17和對(duì)應(yīng)于每個(gè)DRAM組17提供的多個(gè)讀出放大器18，存儲(chǔ)控制寄存器區(qū)16包括多個(gè)存儲(chǔ)控制寄存器29。
控制區(qū)12包括存儲(chǔ)/運(yùn)算控制邏輯電路19、控制信號(hào)寄存器20、寫數(shù)據(jù)寄存器21、讀數(shù)據(jù)寄存器22及存儲(chǔ)器/協(xié)處理器ID驗(yàn)證電路23。控制區(qū)12具有三個(gè)I/O信號(hào)端，與接口區(qū)13連接?？刂茀^(qū)12的I/O信號(hào)端包括控制信號(hào)端24及寫數(shù)據(jù)端25(輸入端)和讀數(shù)據(jù)端26(輸出端)。
接口區(qū)13與由多個(gè)信號(hào)端構(gòu)成的外部I/O端5連接。存儲(chǔ)區(qū)11和控制區(qū)12通過雙向內(nèi)部存儲(chǔ)器數(shù)據(jù)總線27連接在一起。
協(xié)處理器區(qū)14包括運(yùn)算核心區(qū)30、運(yùn)算控制區(qū)31和運(yùn)算控制寄存器區(qū)32。運(yùn)算控制寄存器區(qū)32包括多個(gè)運(yùn)算控制寄存器33。協(xié)處理器區(qū)14通過雙向內(nèi)部協(xié)處理器數(shù)據(jù)總線28與控制區(qū)12連接在一起。
順便提及，本發(fā)明中，設(shè)于集成協(xié)處理器包式DRAM1中的協(xié)處理器區(qū)14的數(shù)量不限于1個(gè)，可以是包括0在內(nèi)的任意要求數(shù)量。然而，為簡(jiǎn)單起見，圖8示出了集成協(xié)處理器包式DRAM 1內(nèi)設(shè)一個(gè)協(xié)處理器區(qū)14的情況。
圖8中，存儲(chǔ)區(qū)11的存儲(chǔ)控制寄存器區(qū)16和協(xié)處理器區(qū)14的運(yùn)算控制寄存器區(qū)32與控制區(qū)12中的存儲(chǔ)器/協(xié)處理器ID驗(yàn)證電路23連接，用于判斷外部I/O端5接收的處理請(qǐng)求是發(fā)送到存儲(chǔ)區(qū)11的請(qǐng)求還是發(fā)送到協(xié)處理器的請(qǐng)求，如下所述。存儲(chǔ)區(qū)11具有特定的存儲(chǔ)器ID，協(xié)處理器區(qū)14具有特定的協(xié)處理器ID。存儲(chǔ)區(qū)11的存儲(chǔ)器ID存儲(chǔ)于存儲(chǔ)控制寄存器區(qū)16的一個(gè)專門的存儲(chǔ)控制寄存器29中，而協(xié)處理器區(qū)14的協(xié)處理器ID存儲(chǔ)于運(yùn)算控制寄存器區(qū)32的一個(gè)專門的運(yùn)算控制寄存器33中。根據(jù)分別存儲(chǔ)于存儲(chǔ)控制寄存器區(qū)16中和運(yùn)算控制寄存器區(qū)32中的存儲(chǔ)區(qū)11的存儲(chǔ)器ID和協(xié)處理器區(qū)14的協(xié)處理器ID，驗(yàn)證已通過外部I/O端5和控制信號(hào)寄存器20提供的指定設(shè)備ID，從而由存儲(chǔ)器/協(xié)處理器ID驗(yàn)證電路23進(jìn)行上述判斷。
(包式存儲(chǔ)器/協(xié)處理器總線)圖9A-9C是展示集成協(xié)處理器包式DRAM 1和微處理器9通過本發(fā)明的包式存儲(chǔ)器/協(xié)處理器總線2連接的實(shí)例的框圖。圖9A-9C中，展示了集成協(xié)處理器包式DRAM 1中有三種類型的接口區(qū)13和相應(yīng)的三種類型的包式存儲(chǔ)器/協(xié)處理器總線2的三個(gè)實(shí)施例。順便提及，本發(fā)明的包式存儲(chǔ)器/協(xié)處理器總線2是單總線主控器型總線，只允許包式存儲(chǔ)器/協(xié)處理器總線2上有一個(gè)總線主控器，所有與包式存儲(chǔ)器/協(xié)處理器總線2連接的集成協(xié)處理器包式DRAM 1都作為從設(shè)備工作。如上所述，‘總線主控器’一詞一般是指可以專門控制總線和向總線發(fā)送請(qǐng)求的設(shè)備，‘從設(shè)備’一詞一般是指不向總線自動(dòng)發(fā)送請(qǐng)求但應(yīng)答來(lái)自總線主控器的請(qǐng)求的設(shè)備。由于一條總線上只允許一個(gè)總線主控器，且在總線上設(shè)置其它設(shè)備作為從設(shè)備，所以總線主控器不用判斷包式存儲(chǔ)器/協(xié)處理器總線2的總線歸屬權(quán)便可發(fā)送請(qǐng)求，由此可以簡(jiǎn)化包式存儲(chǔ)器/協(xié)處理器總線2的規(guī)約。順便提及，盡管提供微處理器9作為圖9A-9C的包式存儲(chǔ)器/協(xié)處理器總線2的總線主控器，但也可以為包式存儲(chǔ)器/協(xié)處理器總線2提供其它類型的總線主控器，例如其它類型的存儲(chǔ)控制器、信號(hào)處理器、圖形加速器、ASIC等等。
在圖9A的構(gòu)成中，與圖8的方式相同，圖9A的集成協(xié)處理器包式DRAM 1由存儲(chǔ)區(qū)11、控制區(qū)12、接口區(qū)13和協(xié)處理器區(qū)14構(gòu)成?？刂茀^(qū)12的所有I/O端即控制信號(hào)端24、寫數(shù)據(jù)端25和讀數(shù)據(jù)端26與接口區(qū)13連接。接口區(qū)13通過外部I/O端5與包式存儲(chǔ)器/協(xié)處理器總線2連接。包式存儲(chǔ)器/協(xié)處理器總線2連接微處理器9和多個(gè)集成協(xié)處理器包式DRAM 1。圖9A的包式存儲(chǔ)器/協(xié)處理器總線2為含有要求數(shù)量的信號(hào)線的雙向總線。
圖9B的構(gòu)成中，接口區(qū)13由控制接口區(qū)13-1和數(shù)據(jù)接口區(qū)13-2構(gòu)成?？刂茀^(qū)12的控制信號(hào)端24與控制接口區(qū)13-1連接，控制區(qū)12的寫數(shù)據(jù)端25和讀數(shù)據(jù)端26與數(shù)據(jù)接口區(qū)13-2連接。圖9B的包式存儲(chǔ)器/協(xié)處理器總線2由控制總線2-1和數(shù)據(jù)總線2-2構(gòu)成，它們每一個(gè)都包括要求數(shù)量的信號(hào)線?？刂平涌趨^(qū)13-1與控制總線2-1之間及數(shù)據(jù)接口區(qū)13-2與數(shù)據(jù)總線2-2之間通過外部I/O端5連接。圖9B中，控制總線2-1是從微處理器9到集成協(xié)處理器包式DRAM 1的單向總線，數(shù)據(jù)總線2-2是雙向總線。
在圖9C的構(gòu)成中，接口區(qū)13由請(qǐng)求接口區(qū)13-3和應(yīng)答接口區(qū)13-4構(gòu)成。控制區(qū)12的控制信號(hào)端24和寫數(shù)據(jù)端25與請(qǐng)求接口區(qū)13-3連接，控制區(qū)12的讀數(shù)據(jù)端26與應(yīng)答接口區(qū)13-4連接。圖9C的存儲(chǔ)器/協(xié)處理器總線2由請(qǐng)求總線2-3和應(yīng)答總線2-4構(gòu)成。請(qǐng)求接口區(qū)13-3與請(qǐng)求總線2-3之間及應(yīng)答接口區(qū)13-4與應(yīng)答總線2-4之間通過外部I/O端5連接。圖9C中，請(qǐng)求總線2-3是從微處理器9到集成協(xié)處理器包式DRAM 1的單向總線，而應(yīng)答總線2-4是相反方向的單向總線。
(存儲(chǔ)器ID及協(xié)處理器ID)在每個(gè)與包式存儲(chǔ)器/協(xié)處理器總線2連接的本發(fā)明集成協(xié)處理器包式DRAM 1中，每個(gè)存儲(chǔ)區(qū)11具有特定存儲(chǔ)器ID，每個(gè)協(xié)處理器區(qū)14具有特定協(xié)處理器ID。根據(jù)本發(fā)明的實(shí)施例，通過賦予不同的數(shù)值，將存儲(chǔ)器ID和協(xié)處理器ID賦予存儲(chǔ)區(qū)11和協(xié)處理器區(qū)14，以便每個(gè)ID具體到設(shè)備，并且對(duì)于包式存儲(chǔ)器/協(xié)處理器總線2是唯一的。由于這種賦值，通過指定存儲(chǔ)器ID(或協(xié)處理器ID)，可以從與包式存儲(chǔ)器/協(xié)處理器總線2連接的所有包集成協(xié)處理器包式DRAM 1的多個(gè)存儲(chǔ)區(qū)11和協(xié)處理器區(qū)14中確定一個(gè)存儲(chǔ)區(qū)(或一個(gè)協(xié)處理器區(qū)14)。
本發(fā)明包式存儲(chǔ)器/協(xié)處理器總線2的目的之一是將構(gòu)成包式存儲(chǔ)器/協(xié)處理器總線2的信號(hào)線的數(shù)量減少到構(gòu)成常規(guī)包式存儲(chǔ)器總線1002的信號(hào)線數(shù)量水平。因此，根據(jù)本發(fā)明的包式存儲(chǔ)器/協(xié)處理器總線2的特征在于構(gòu)成包式存儲(chǔ)器/協(xié)處理器總線2的信號(hào)線的數(shù)量較少。具體地，包式存儲(chǔ)器/協(xié)處理器總線2的信號(hào)線的數(shù)量約為10-30條。如上所述，為了通過這些少量信號(hào)線在微處理器9(總線主控器)和集成協(xié)處理器包式DRAM 1之間傳輸必要信息，需要提供在某些周期中將信息組合成信息包并發(fā)送和接收信息包的系統(tǒng)，為了組合和拆散這些信息包，還必須建立某些固定規(guī)約。
(信息包類型)圖10A和10B是展示在本發(fā)明的包式存儲(chǔ)器/協(xié)處理器總線2上傳輸?shù)母黝愋畔氖疽鈭D。圖10A中示出的兩種信息包即請(qǐng)求包和寫數(shù)據(jù)包從微處理器9傳輸?shù)郊蓞f(xié)處理器包式DRAM 1。請(qǐng)求包是一種可變長(zhǎng)度的信息包，是通過根據(jù)預(yù)定規(guī)約將對(duì)一個(gè)集成協(xié)處理器包式DRAM 1的處理請(qǐng)求的指令編碼產(chǎn)生的。寫數(shù)據(jù)包包括大小可變的寫數(shù)據(jù)。另外，示于圖10B的兩種信息包即讀數(shù)據(jù)包和確認(rèn)包從集成協(xié)處理器包式DRAM 1傳輸。讀數(shù)據(jù)包包括大小可變的讀數(shù)據(jù)。確認(rèn)包一般是固定長(zhǎng)度的信息包。確認(rèn)包是某些實(shí)施例所必需的，而在另一些實(shí)施例中是不必要的，如以下所述。
(信息包傳輸)圖11A-11C是展示圖9A-9C的每個(gè)實(shí)施例中在包式存儲(chǔ)器/協(xié)處理器總線2上傳輸信息包的情況的示意圖。圖11A-11C中，與圖9A-9C的方式相同，微處理器9(總線主控器)設(shè)置于左側(cè)，集成協(xié)處理器包式DRAM 1(從設(shè)備)設(shè)置于右側(cè)。圖11A-11C分別對(duì)應(yīng)于圖9A-9C。
如圖11A所示，每種信息包在圖9A實(shí)施例中的雙向包式存儲(chǔ)器/協(xié)處理器總線2上傳輸。
如圖11B所示，請(qǐng)求包在控制圖9B實(shí)施例的總線2-1上傳輸，寫數(shù)據(jù)包、讀數(shù)據(jù)包和確認(rèn)包在圖9B實(shí)施例的數(shù)據(jù)總線2-2上傳輸。
如圖11C所示，請(qǐng)求包和寫數(shù)據(jù)包在圖9C實(shí)施例的請(qǐng)求總線2-3上傳輸，讀數(shù)據(jù)包和確認(rèn)包在圖9C實(shí)施例的應(yīng)答總線2-4上傳輸。
(被請(qǐng)求的處理)圖12是展示由請(qǐng)求包向本發(fā)明的集成協(xié)處理器包式DRAM 1請(qǐng)求的處理請(qǐng)求的分類表。處理類型包括對(duì)存儲(chǔ)區(qū)11的‘存儲(chǔ)器存取’，對(duì)協(xié)處理器區(qū)14的‘協(xié)處理器存取’，‘初始化’和‘刷新’。每種處理都是由圖9A-9C中的包式存儲(chǔ)器/協(xié)處理器總線2的總線主控器即微處理器9請(qǐng)求的?！鎯?chǔ)器存取’處理按目標(biāo)分為兩種，即對(duì)存儲(chǔ)區(qū)11中的DRAM核心區(qū)15的存儲(chǔ)器存取，以及對(duì)存儲(chǔ)區(qū)11中的存儲(chǔ)控制寄存區(qū)16在存儲(chǔ)器存取。每個(gè)對(duì)DRAM核心區(qū)15的存儲(chǔ)器存取和對(duì)存儲(chǔ)控制寄存器區(qū)16的存儲(chǔ)器存取皆包括兩種操作(命令)，即讀和寫。在‘協(xié)處理器存取’時(shí)，請(qǐng)求的目標(biāo)是協(xié)處理器區(qū)14中的運(yùn)算控制寄存器區(qū)32，也有兩種操作(命令)，即讀和寫?！跏蓟ㄊ勾鎯?chǔ)控制邏輯電路19的內(nèi)部狀態(tài)復(fù)位、把集成協(xié)處理器包式DRAM 1的特定設(shè)備信息存儲(chǔ)于存儲(chǔ)控制寄存器區(qū)16和運(yùn)算控制寄存器區(qū)32中的操作等等?！⑿隆话闶侵钢芷谛缘刂貙慏RAM核心區(qū)15中的DRAM單元，用于保持DRAM核心區(qū)15的工作所必需的DRAM單元的記憶。下面將解釋特殊初始化過程。由于刷新過程幾乎與本發(fā)明的目的無(wú)關(guān)，所以省略對(duì)刷新過程的說(shuō)明。向存儲(chǔ)區(qū)11的存儲(chǔ)控制寄存器區(qū)16和協(xié)處理器區(qū)14中的運(yùn)算控制寄存器區(qū)32發(fā)出‘初始化’請(qǐng)求，并向存儲(chǔ)區(qū)11中的DRAM核心區(qū)15發(fā)出‘刷新’請(qǐng)求。在任何一種情況下，微處理器9(總線主控器)皆為請(qǐng)求者。
(包格式)圖13A-13F是展示在本發(fā)明的包式存儲(chǔ)器/協(xié)處理器總線2上傳輸?shù)拿糠N信息包的包格式的示意圖。圖13A-13F中，展示了使用包括控制總線2-1和數(shù)據(jù)總線2-2的圖9B的包式存儲(chǔ)器/協(xié)處理器總線2的情況。然而，這些信息包實(shí)際上還可以在圖9A和9C的存儲(chǔ)器/協(xié)處理器總線2上傳輸。具體地，圖13A-13F展示了控制總線2-1和數(shù)據(jù)總線2-2中信號(hào)線數(shù)量分別為10和16的情況。圖13A-13D展示了請(qǐng)求包的實(shí)例，圖13E展示了確認(rèn)包的實(shí)例，圖13F展示了讀數(shù)據(jù)包或?qū)憯?shù)據(jù)包的實(shí)例。
圖13A展示了用于向DRAM核心區(qū)15請(qǐng)求寫存取或讀存取的請(qǐng)求包的包格式。圖13A的請(qǐng)求包占據(jù)10位控制總線四個(gè)周期。在第一周期，前7位用作指定設(shè)備ID的設(shè)備ID字段，其余3位用作指定命令No.0的命令字段。在第二周期，前3位用作指定命令No.1的命令字段，其余7位用作指定參數(shù)No.0的參數(shù)字段。其余兩個(gè)周期分別用作指定參數(shù)No.1和No.2的參數(shù)字段。包括處理類型、目標(biāo)、示于圖12的操作(命令)、關(guān)于DRAM核心區(qū)15的控制的信息等的控制信號(hào)信息按命令No.1和命令No.2的命令字段指定。DRAM核心區(qū)15中的數(shù)據(jù)地址按參數(shù)No.0、參數(shù)No.1和參數(shù)No.2的參數(shù)字段指定。
圖13B展示了向存儲(chǔ)控制寄存器區(qū)16請(qǐng)求寫存取或讀存取的請(qǐng)求包的包格式實(shí)例。圖13B的請(qǐng)求包占10位控制總線2-1兩個(gè)周期。在第一周期，前7位用作指定設(shè)備ID的設(shè)備ID字段，其余3位用作指定命令No.0的命令字段。在第二周期，前3位用作指定命令No.1的命令字段，其余7位用作指定參數(shù)No.0的參數(shù)字段。
在向運(yùn)算控制寄存器區(qū)32請(qǐng)求寫存取或讀存取時(shí)，可以使用與圖13B相同的包格式，也可以使用命令字段(命令No.0和No.1)的字段長(zhǎng)度不同于圖13B的包格式。圖13C展示了后一情況下向運(yùn)算控制寄存器區(qū)32請(qǐng)求寫存取或讀存取的請(qǐng)求包的包格式實(shí)例。圖13C的請(qǐng)求包占據(jù)10位控制總線2-1兩個(gè)周期。在第一周期，前7位用作指定設(shè)備ID的設(shè)備ID字段，其余3位用作指定命令No.0的命令字段。在第二周期，前2位(不是3位)用作指定命令No.1的命令字段，其余8位用作指定參數(shù)No.0的參數(shù)字段。
圖13D展示了向存儲(chǔ)控制寄存器區(qū)16或運(yùn)算控制寄存器區(qū)32請(qǐng)求寫存取或讀存取的請(qǐng)求包的包格式實(shí)例。圖13D的請(qǐng)求包占據(jù)四個(gè)周期中的10位控制總線2-1四個(gè)周期。在第一周期，前7位用作指定設(shè)備ID的設(shè)備ID字段，其余3位用作指定命令No.0的命令字段。在第二周期，前3位用作指定命令No.1的命令字段，其余7位用作指定參數(shù)No.0的參數(shù)字段。其余兩個(gè)周期分別用作指定參數(shù)No.1和No.2的參數(shù)字段。
按圖13A-13D所示包格式，提供設(shè)備ID用于從所有與包式存儲(chǔ)器/協(xié)處理器總線2連接的所有集成協(xié)處理器DRAM 1的所有存儲(chǔ)區(qū)11和協(xié)處理器區(qū)14中指定一個(gè)或多個(gè)存儲(chǔ)器區(qū)11或協(xié)處理器區(qū)14，作為請(qǐng)求的目標(biāo)。設(shè)備ID可以指定一個(gè)存儲(chǔ)區(qū)11或協(xié)處理器區(qū)14(多點(diǎn)播送)，或同時(shí)指定多個(gè)存儲(chǔ)區(qū)11或協(xié)處理器區(qū)14(廣播)，或同時(shí)指定所有存儲(chǔ)區(qū)11和協(xié)處理器區(qū)14。命令字段(命令No.1和No.2)用于表示請(qǐng)求包請(qǐng)求的具體處理。請(qǐng)求包所請(qǐng)求的處理將在以后詳細(xì)說(shuō)明。參數(shù)字段(參數(shù)No.0、No.1和No.2)用于指定進(jìn)行請(qǐng)求包所請(qǐng)求的處理所必需的參數(shù)。
如圖13A-13D所示，設(shè)備ID字段對(duì)本發(fā)明包式存儲(chǔ)器/協(xié)處理器總線2的每種請(qǐng)求包格式來(lái)說(shuō)是相同的，必須應(yīng)答此請(qǐng)求的存儲(chǔ)區(qū)11或協(xié)處理器區(qū)14通過對(duì)設(shè)備ID字段的驗(yàn)證唯一確定。圖13A-13D的設(shè)備ID字段為7位設(shè)備字段，所以128個(gè)不同數(shù)碼(0-127)可以由設(shè)備ID字段指定。例如，0-63這64個(gè)數(shù)碼可用于指定一個(gè)存儲(chǔ)區(qū)11或一個(gè)協(xié)處理器區(qū)14，64-127這64個(gè)數(shù)碼可用于多點(diǎn)播送或廣播。按該實(shí)施例，存儲(chǔ)器/協(xié)處理器設(shè)備ID可以是從0-63中的一個(gè)數(shù)，因此與包式存儲(chǔ)器/協(xié)處理器總線2連接的集成協(xié)處理器DRAM 1中的存儲(chǔ)區(qū)11和協(xié)處理器區(qū)14的數(shù)可為64或更少。
關(guān)于命令字段(命令No.0和No.1)，在請(qǐng)求包的目標(biāo)為存儲(chǔ)區(qū)11的情況下和請(qǐng)求包的目標(biāo)為協(xié)處理器14的情況下，請(qǐng)求包中命令字段的字段長(zhǎng)度可以不同，也可以相同，如以上參照?qǐng)D13B和13C所作說(shuō)明。
圖13E展示了確認(rèn)包的包格式實(shí)例。圖13E的確認(rèn)包占據(jù)16位數(shù)據(jù)總線2-2一個(gè)周期，其中前2位用作可接受/不可接受字段，其余14位用作參數(shù)字段，或不用?？山邮?不可接受字段用于表示是否可以接受請(qǐng)求(即是否可以應(yīng)答此請(qǐng)求)，或是否存在某些系統(tǒng)錯(cuò)誤。在其余14位用作參數(shù)字段時(shí)，參數(shù)字段用于表示微處理器9(總線主控器)處理確認(rèn)包所必需的參數(shù)。
圖13F展示了寫請(qǐng)求包或讀請(qǐng)求包的包格式實(shí)例。每個(gè)寫數(shù)據(jù)包和讀數(shù)據(jù)包傳輸可變長(zhǎng)度數(shù)據(jù)，占據(jù)數(shù)據(jù)總線2-2必需的周期數(shù)。
(存儲(chǔ)器/協(xié)處理器ID驗(yàn)證電路)圖14是展示本發(fā)明一個(gè)實(shí)施例的存儲(chǔ)器/協(xié)處理器ID驗(yàn)證電路23的框圖，該電路用于根據(jù)存儲(chǔ)于集成協(xié)處理器包式DRAM 1中的存儲(chǔ)器ID和協(xié)處理器ID驗(yàn)證含于請(qǐng)求包的設(shè)備ID字段中的設(shè)備ID。圖14的存儲(chǔ)器/協(xié)處理器ID驗(yàn)證電路23包括多個(gè)設(shè)備ID驗(yàn)證電路52。設(shè)備ID驗(yàn)證電路52是根據(jù)輸入的存儲(chǔ)器ID或協(xié)處理器ID驗(yàn)證的請(qǐng)求包中輸入的設(shè)備ID字段、并判斷該設(shè)備ID字段是否指定存儲(chǔ)器ID或協(xié)處理器ID的電路。圖14展示了一個(gè)實(shí)施例，其中集成協(xié)處理器DRAM 1包括一個(gè)存儲(chǔ)區(qū)11和兩個(gè)協(xié)處理器區(qū)14，這樣圖14的存儲(chǔ)器/協(xié)處理器ID驗(yàn)證電路23包括三個(gè)設(shè)備ID驗(yàn)證電路52。圖14中，設(shè)備ID字段由控制信號(hào)寄存器20提供到每個(gè)設(shè)備ID驗(yàn)證電路52，存儲(chǔ)器ID和協(xié)處理器ID分別從存儲(chǔ)器ID寄存器50和協(xié)處理器ID寄存器51提供到相應(yīng)的設(shè)備ID驗(yàn)證電路52。順便提及，如上所述，按該實(shí)施例，提供存儲(chǔ)器ID寄存器50作為存儲(chǔ)控制寄存器區(qū)16中的一個(gè)存儲(chǔ)控制寄存器29，提供協(xié)處理器ID寄存器51作為運(yùn)算控制寄存器區(qū)32中的一個(gè)運(yùn)算控制寄存器33。每個(gè)設(shè)備ID驗(yàn)證電路52將驗(yàn)證結(jié)果輸出到存儲(chǔ)/運(yùn)算控制邏輯電路19。這里，設(shè)備ID驗(yàn)證電路52可以由與現(xiàn)有技術(shù)中所用的普通存儲(chǔ)器ID驗(yàn)證電路相同的電路。
(設(shè)備ID字段驗(yàn)證和命令字段解碼)下面將參照?qǐng)D8和14說(shuō)明在提供請(qǐng)求包后，即驗(yàn)證設(shè)備ID字段和將命令字段解碼時(shí)，集成協(xié)處理器包式DRAM 1的控制方法和操作情況。把從總線主控器發(fā)送的請(qǐng)求包通過外部I/O端5輸入到集成協(xié)處理器包式DRAM 1，并通過接口區(qū)13提供到控制區(qū)12的控制信號(hào)端24，然后由控制信號(hào)寄存器20鎖存。隨后，從控制信號(hào)寄存器20只將請(qǐng)求包中的設(shè)備ID字段輸入到存儲(chǔ)器/協(xié)處理器ID驗(yàn)證電路23，請(qǐng)求包的其它字段直接提供給存儲(chǔ)/運(yùn)算控制邏輯電路19。然后，存儲(chǔ)器/協(xié)處理器ID驗(yàn)證電路23根據(jù)對(duì)應(yīng)于集成協(xié)處理器包式DRAM 1的所有存儲(chǔ)區(qū)11和協(xié)處理器區(qū)14的所有存儲(chǔ)器ID和協(xié)處理器ID并行驗(yàn)證設(shè)備ID字段，并將驗(yàn)證結(jié)果即設(shè)備ID字段是否與每個(gè)存儲(chǔ)區(qū)11和協(xié)處理器區(qū)14匹配發(fā)送到存儲(chǔ)/運(yùn)算控制邏輯電路19。
存儲(chǔ)/運(yùn)算控制邏輯電路19接收來(lái)自上述存儲(chǔ)器/協(xié)處理器ID驗(yàn)證電路23的驗(yàn)證結(jié)果，即是否已對(duì)集成協(xié)處理器包式DRAM 1中的存儲(chǔ)區(qū)11進(jìn)行了請(qǐng)求處理的請(qǐng)求包尋址，及是否對(duì)集成協(xié)處理器包式DRAM1中的協(xié)處理器區(qū)14進(jìn)行了請(qǐng)求包尋址。然后，只有在集成協(xié)處理器包式DRAM 1的任一個(gè)存儲(chǔ)區(qū)11或協(xié)處理器區(qū)14已按請(qǐng)求包的設(shè)備ID字段指定的情況下，存儲(chǔ)/運(yùn)算控制邏輯電路19才對(duì)請(qǐng)求包的命令字段解碼，并確定已請(qǐng)求的處理，指示所指定的存儲(chǔ)區(qū)11或協(xié)處理器區(qū)14進(jìn)行處理。
如上所述，根據(jù)本發(fā)明的集成協(xié)處理器包式DRAM 1中，在進(jìn)行命令字段解碼之前，可以判斷是否已對(duì)存儲(chǔ)區(qū)11或協(xié)處理器區(qū)14進(jìn)行了包含命令字段的請(qǐng)求包尋址。因此，本發(fā)明的集成協(xié)處理器包式DRAM 1可以根據(jù)是否對(duì)存儲(chǔ)區(qū)11或協(xié)處理器區(qū)14進(jìn)行了請(qǐng)求包尋址轉(zhuǎn)換解碼方法并利用不同命令字段的解碼方法，由此可以根據(jù)請(qǐng)求包目標(biāo)，利用有不同命令字段長(zhǎng)度的不同請(qǐng)求包格式。另一方面，還可以根據(jù)請(qǐng)求包的目標(biāo)，利用有相同字段長(zhǎng)度和位模式的相同命令字段作為用于絕對(duì)不同處理的不同請(qǐng)求。例如，可以根據(jù)目標(biāo)將有特定位模式的命令字段用于絕對(duì)不同的處理請(qǐng)求，如用于對(duì)存儲(chǔ)區(qū)11中的存儲(chǔ)控制寄存器區(qū)16的讀存取，和對(duì)協(xié)處理器區(qū)14中運(yùn)算控制寄存器區(qū)32的寫存取。
在通過設(shè)備ID字段驗(yàn)證和命令字段解碼以請(qǐng)求對(duì)集成協(xié)處理器包式DRAM 1中的存儲(chǔ)區(qū)11或協(xié)處理器14進(jìn)行存儲(chǔ)器存取或協(xié)處理器存取判斷請(qǐng)求包時(shí)，集成協(xié)處理器包式DRAM 1對(duì)存儲(chǔ)區(qū)11或協(xié)處理器區(qū)14進(jìn)行存取請(qǐng)求操作，如下所述。
(存取請(qǐng)求操作)可以按不同方式進(jìn)行集成協(xié)處理器包式DRAM 1的存取請(qǐng)求操作。作為存取請(qǐng)求操作的第一實(shí)例，在設(shè)備ID字段驗(yàn)證和命令字段解碼后，控制區(qū)12可以執(zhí)行對(duì)存儲(chǔ)區(qū)11或協(xié)處理器區(qū)14的寫存取或讀存取指令。只有在例如微處理器9等總線主控器請(qǐng)求的處理限于可由集成協(xié)處理器包式DRAM 1執(zhí)行的處理時(shí)，才可以使用該實(shí)例。為了能夠確保所請(qǐng)求處理的可執(zhí)行性，需要總線主控器掌握集成協(xié)處理器包式DRAM 1中存儲(chǔ)區(qū)11和協(xié)處理器區(qū)14的內(nèi)部狀態(tài)。在第一實(shí)例中，示于圖10B的確認(rèn)包是不必要的。
作為集成協(xié)處理器包式DRAM 1的存取請(qǐng)求操作的第二實(shí)例，在設(shè)備ID字段驗(yàn)證和命令字段解碼后，控制區(qū)12首先可以判斷是否可以對(duì)存儲(chǔ)區(qū)11或協(xié)處理器區(qū)14進(jìn)行寫存取或讀存取，然后將判斷結(jié)果以確認(rèn)包的形式發(fā)送到包式存儲(chǔ)器/協(xié)處理器總線2。正如已參照?qǐng)D13E所作的解釋，確認(rèn)包包括表示是否可以進(jìn)行所請(qǐng)求的處理的可接受/不可接受字段，可執(zhí)行性的判斷結(jié)果由確認(rèn)包傳輸?shù)娇偩€主控器。在所請(qǐng)求的處理可以執(zhí)行時(shí)，與第一實(shí)例類似，在設(shè)備ID字段驗(yàn)證和命令字段解碼后，控制區(qū)12執(zhí)行對(duì)存儲(chǔ)區(qū)11或協(xié)處理器區(qū)14的寫存取或讀存取。所請(qǐng)求的處理不能執(zhí)行的情況下，控制區(qū)12的操作情況以后說(shuō)明。只有在例如微處理器9等總線主控器請(qǐng)求的處理不限于集成協(xié)處理器包式DRAM 1可以進(jìn)行的處理時(shí)，才可以采用第二實(shí)例。
可以組合利用集成協(xié)處理器包式DRAM 1的存取請(qǐng)求操作的上述第一和第二實(shí)例，這取決于存取目標(biāo)，命令等等。
圖15是展示集成協(xié)處理器包式DRAM 1的存取請(qǐng)求操作第三實(shí)例的流程圖，其中結(jié)合利用了上述第一和第二實(shí)例。按圖15的第三實(shí)例，在請(qǐng)求對(duì)存儲(chǔ)區(qū)11進(jìn)行存取時(shí)，利用不需要確認(rèn)包的第一實(shí)例，而在請(qǐng)求對(duì)協(xié)處理器進(jìn)行存取時(shí)，利用需要確認(rèn)包的第二實(shí)例。
圖16是展示集成協(xié)處理器包式DRAM 1的存取請(qǐng)求操作第四實(shí)例的流程圖，其中結(jié)合利用了上述第一和第二實(shí)例。按圖16的第四實(shí)例，在請(qǐng)求對(duì)存儲(chǔ)區(qū)11進(jìn)行存取或?qū)f(xié)處理器區(qū)14進(jìn)行讀存取時(shí)，利用不需要確認(rèn)包的第一實(shí)例，而在請(qǐng)求對(duì)協(xié)處理器進(jìn)行寫存取時(shí)利用需要確認(rèn)包的第二實(shí)例。
在對(duì)存儲(chǔ)區(qū)11進(jìn)行存儲(chǔ)器存取時(shí)，必需確認(rèn)包，例如，在DRAM核心區(qū)15的刷新期間請(qǐng)求對(duì)DRAM核心區(qū)15進(jìn)行存取，而總線主控器微處理器9不知道刷新是否在進(jìn)行中時(shí)，或在微處理器9不知道要存取的數(shù)據(jù)是否已暫存于讀出放大器18中時(shí)。這些情況下，確認(rèn)包包括表示是否接受所請(qǐng)求的處理的信息和指示微處理器9在不接受所請(qǐng)求的存取時(shí)如何工作的信息。該指令例如可以是一定時(shí)間后再次請(qǐng)求存取的指令、等待一定時(shí)間直到完成存取的指令等。
在對(duì)協(xié)處理器區(qū)14進(jìn)行協(xié)處理器存取時(shí)，在總線主控器微處理器9對(duì)運(yùn)算控制寄存器區(qū)32進(jìn)行寫存取或讀存取時(shí)，或總線主控器不知道是否可以進(jìn)行對(duì)運(yùn)算控制寄存器區(qū)32進(jìn)行存取時(shí)，確認(rèn)包是必需的，例如，在協(xié)處理器14工作所必需的數(shù)據(jù)仍保留于運(yùn)算控制寄存器區(qū)32的運(yùn)算控制寄存器33中時(shí)應(yīng)對(duì)運(yùn)算控制寄存器區(qū)32進(jìn)行寫存取的情況，或在協(xié)處理器區(qū)14不向運(yùn)算控制寄存器區(qū)32的運(yùn)算控制寄存器33寫入數(shù)據(jù)時(shí)對(duì)運(yùn)算控制寄存器區(qū)32進(jìn)行讀存取的情況。這些情況下，確認(rèn)包包括表示是否可以接受所請(qǐng)求的存取的信息，和指示微處理器9如何在不能接受所請(qǐng)求的存取時(shí)例如操作信息。該指令例如可以是一定時(shí)間后的再次請(qǐng)求存取的指令、等待一定時(shí)間直到存取完成的指令等。
(存取操作)下面將參照?qǐng)D8、圖15和圖16說(shuō)明集成協(xié)處理器DRAM 1對(duì)存儲(chǔ)區(qū)11和協(xié)處理器區(qū)14的存取操作。如上所述，存取的大致目標(biāo)按設(shè)備ID字段指定，并從集成協(xié)處理器DRAM 1的存儲(chǔ)區(qū)11和協(xié)處理器區(qū)14中確定，所請(qǐng)求存取的細(xì)節(jié)按命令字段指定。
(對(duì)DRAM核心區(qū)的存儲(chǔ)器存取)在對(duì)存儲(chǔ)區(qū)11的DRAM核心區(qū)15進(jìn)行存儲(chǔ)器存取時(shí)，要求的DRAM組17由按參數(shù)字段指定的地址選擇，選中的DRAM組17中的數(shù)據(jù)通過相應(yīng)的讀出放大器18進(jìn)行存取。這里，讀出放大器18也作為相應(yīng)DRAM組17的高速緩存存儲(chǔ)器或高速緩沖器工作。因此，在將要存取的地址范圍在已暫存于讀出放大器18中的數(shù)據(jù)范圍內(nèi)時(shí)，讀出放大器18代替DRAM組17高速進(jìn)行存取，由此可以進(jìn)行高速存儲(chǔ)器存取。這樣，由于根據(jù)所要求數(shù)據(jù)是否已暫存于讀出放大器18中對(duì)DRAM組17進(jìn)行存取，所以存取時(shí)間顯著改變。在對(duì)未暫存于讀出放大器18中的數(shù)據(jù)尋址隨后的存取時(shí)，如果在隨后的存取之前暫存于讀出放大器18中的數(shù)據(jù)寫回到DRAM組17中，對(duì)高速存取是有益的。因此，在對(duì)DRAM核心區(qū)15進(jìn)行存儲(chǔ)器存取的情況下，根據(jù)本發(fā)明一個(gè)實(shí)施例的命令字段可以包括關(guān)于控制DRAM核心區(qū)15的信息，例如，是否應(yīng)該對(duì)DRAM組17進(jìn)行存取，讀出放大器18中的數(shù)據(jù)是否應(yīng)該寫回到DRAM組17等等。
如圖15和16所示，在對(duì)集成協(xié)處理器包式DRAM 1進(jìn)行存取時(shí)，利用該控制方法和由請(qǐng)求包中的命令字段和參數(shù)字段指定的地址，從總線主控器微處理器9接收寫數(shù)據(jù)包，并將寫數(shù)據(jù)包內(nèi)的可變長(zhǎng)度寫數(shù)據(jù)寫入到DRAM核心區(qū)15，從而對(duì)DRAM核心區(qū)15進(jìn)行寫存取。另一方面，利用該控制方法和由請(qǐng)求包中的命令字段和參數(shù)字段指定的地址，從DRAM核心區(qū)15讀出可變長(zhǎng)度數(shù)據(jù)，并以讀數(shù)據(jù)包的形式傳輸數(shù)據(jù)，從而對(duì)DRAM核心區(qū)15進(jìn)行讀存取。在寫存取時(shí)，控制區(qū)12通過寫數(shù)據(jù)端25接收寫數(shù)據(jù)包，讀存取時(shí)，控制區(qū)12通過讀數(shù)據(jù)端26傳輸讀數(shù)據(jù)包。寫數(shù)據(jù)寄存器21作為寫數(shù)據(jù)端25的一個(gè)輸入鎖存器(或輸入寄存器)工作，讀數(shù)據(jù)寄存器22作為讀數(shù)據(jù)端26的一個(gè)輸出鎖存器(或輸出寄存器)工作。讀數(shù)據(jù)和寫數(shù)據(jù)通過內(nèi)部存儲(chǔ)器數(shù)據(jù)總線27在控制區(qū)12和DRAM核心區(qū)15之間傳輸。
(對(duì)存儲(chǔ)控制寄存器區(qū)的存儲(chǔ)器存取)在對(duì)存儲(chǔ)區(qū)11中的存儲(chǔ)控制寄存器區(qū)16進(jìn)行存儲(chǔ)器存取時(shí)，請(qǐng)求包中的參數(shù)字段指定將進(jìn)行寫存取或讀存取的存儲(chǔ)控制寄存器29。寫存取時(shí)，接收寫數(shù)據(jù)包，寫數(shù)據(jù)包中的固定長(zhǎng)度寫數(shù)據(jù)寫入到指定的存儲(chǔ)控制寄存器29中，讀存取時(shí)，從指定存儲(chǔ)控制存器29讀出固定長(zhǎng)度數(shù)據(jù)，并以讀數(shù)據(jù)包形式傳輸該數(shù)據(jù)。在對(duì)存儲(chǔ)控制寄存取區(qū)16進(jìn)行存儲(chǔ)器存取時(shí)用命令字段的指定比對(duì)DRAM核心區(qū)15的存儲(chǔ)器存取情況簡(jiǎn)單。寫存取時(shí)，控制區(qū)12通過寫數(shù)據(jù)端25接收寫數(shù)據(jù)包，在讀存取時(shí)，控制區(qū)12通過讀數(shù)據(jù)端26傳輸讀數(shù)據(jù)包。讀數(shù)據(jù)和寫數(shù)據(jù)通過內(nèi)部存儲(chǔ)器數(shù)據(jù)總線27在控制區(qū)12和存儲(chǔ)控制寄存器區(qū)16間傳輸。
作為對(duì)存儲(chǔ)控制寄存器區(qū)16進(jìn)行寫存取的另一方法，還可以在部分請(qǐng)求包中包含寫數(shù)據(jù)，從而不使用寫數(shù)據(jù)包。例如，按圖13D所示請(qǐng)求包格式，寫數(shù)據(jù)包含于參數(shù)No.1和No.2的參數(shù)字段中。參數(shù)No.0的參數(shù)字段用于指定存儲(chǔ)控制寄存器29作為如上所述的寫存取的目標(biāo)。在本方法的寫存取過程中，控制區(qū)12通過控制信號(hào)端24接收寫數(shù)據(jù)。
(對(duì)運(yùn)算控制寄存取器區(qū)的協(xié)處理器存取)在對(duì)協(xié)處理器區(qū)14中的運(yùn)算控制寄存器32進(jìn)行協(xié)處理器存取時(shí)，請(qǐng)求包中的參數(shù)字段指定將進(jìn)行寫存取或讀存取的運(yùn)算控制寄存器33。寫存取時(shí)，接收寫數(shù)據(jù)包，并將寫數(shù)據(jù)包中的寫數(shù)據(jù)寫入到指定的運(yùn)算控制寄存器33中，讀存取時(shí)，從指定的運(yùn)算控制寄存器33讀出數(shù)據(jù)，并以讀數(shù)據(jù)包的形式傳輸該數(shù)據(jù)。讀數(shù)據(jù)和寫數(shù)據(jù)通過內(nèi)部協(xié)處理器數(shù)據(jù)總線28在控制區(qū)12和運(yùn)算控制寄存器區(qū)32間傳輸。寫存取時(shí)，控制區(qū)12通過寫數(shù)據(jù)端25接收寫數(shù)據(jù)，讀存取時(shí)，控制區(qū)12通過讀數(shù)據(jù)端26傳輸讀數(shù)據(jù)。上述圖15所示第三實(shí)例在協(xié)處理器存取的寫存取時(shí)使用寫數(shù)據(jù)包，所以圖15所示實(shí)例對(duì)應(yīng)于本方法。
關(guān)于對(duì)運(yùn)算控制寄存器區(qū)32進(jìn)行寫存取的另一方法，還可以在部分請(qǐng)求包中包含寫數(shù)據(jù)，從而不使用寫數(shù)據(jù)包。例如，按圖13D所示請(qǐng)求包格式，寫數(shù)據(jù)包含于參數(shù)No.1和No.2的參數(shù)字段中。參數(shù)No.0的參數(shù)字段用于指定運(yùn)算控制寄存器33作為如上所述的寫存取的目標(biāo)。在本方法的寫存取過程中，控制區(qū)12通過控制信號(hào)端24接收寫數(shù)據(jù)。上述圖16所示第四實(shí)例在協(xié)處理器存取的寫存取過程中不使用寫數(shù)據(jù)包，所以圖16所示的實(shí)例對(duì)應(yīng)于本方法。
(協(xié)處理器存取類型)圖17是展示對(duì)本發(fā)明集成協(xié)處理器包式DRAM 1的協(xié)處理器區(qū)14的協(xié)處理器存取的更具體功能的分類表。圖17中，對(duì)協(xié)處理器區(qū)14的寫存取包括兩種子命令‘運(yùn)算參數(shù)寫入’和‘運(yùn)算啟動(dòng)請(qǐng)求’，對(duì)協(xié)處理器區(qū)14的讀存取包括兩種子命令‘運(yùn)算結(jié)果請(qǐng)求’和‘運(yùn)算狀態(tài)讀取’。
運(yùn)算參數(shù)寫入是對(duì)協(xié)處理器區(qū)14進(jìn)行寫存取，其中利用總線主控器將協(xié)處理器區(qū)14的算術(shù)邏輯運(yùn)算所必需的運(yùn)算參數(shù)寫入運(yùn)算控制寄存器區(qū)32。這里，運(yùn)算參數(shù)例如包括用于算術(shù)邏輯運(yùn)算的數(shù)據(jù)地址。
運(yùn)算啟動(dòng)請(qǐng)求是對(duì)協(xié)處理器14進(jìn)行寫存取，其中總線主控器請(qǐng)求協(xié)處理器區(qū)14啟動(dòng)某類算術(shù)邏輯運(yùn)算。根據(jù)運(yùn)算啟動(dòng)請(qǐng)求，協(xié)處理器區(qū)14利用已寫入運(yùn)算挖控制寄存器區(qū)32的運(yùn)算參數(shù)開始進(jìn)行要求的算術(shù)邏輯運(yùn)算。
運(yùn)算狀態(tài)讀取是對(duì)協(xié)處理器區(qū)14的讀存取，其中總線主控器從運(yùn)算控制寄存器區(qū)32讀取協(xié)處理器區(qū)14的運(yùn)算狀態(tài)。這里，運(yùn)算狀態(tài)信息例如包括算術(shù)邏輯運(yùn)算中產(chǎn)生的中間數(shù)據(jù)，及有關(guān)協(xié)處理器區(qū)14的算術(shù)邏輯運(yùn)算是否在進(jìn)行中的信息。
運(yùn)算結(jié)果請(qǐng)求是對(duì)協(xié)處理器區(qū)14的讀存取，其中總線主控器在協(xié)處理器區(qū)14完成了算術(shù)邏輯運(yùn)算后讀取算術(shù)邏輯運(yùn)算的結(jié)果。
(協(xié)處理器區(qū))圖18是展示本發(fā)明的協(xié)處理器區(qū)14的構(gòu)成的框圖。圖18中，協(xié)處理器區(qū)14的運(yùn)算控制區(qū)31由程序計(jì)數(shù)器61、指令解碼器62和指令信息寄存器64構(gòu)成。指令解碼器62中具有狀態(tài)標(biāo)志寄存器63。如上所述，運(yùn)算控制寄存器區(qū)32由多個(gè)運(yùn)算控制寄存器33構(gòu)成，且運(yùn)算控制寄存器33包括協(xié)處理器ID寄存器51、運(yùn)算啟動(dòng)寄存器65、運(yùn)算結(jié)果寄存器66和處理時(shí)間寄存器67。
(協(xié)處理器存取操作)以下將參照?qǐng)D17和18詳細(xì)說(shuō)明在對(duì)協(xié)處理器區(qū)14進(jìn)行協(xié)處理器存取時(shí)集成協(xié)處理器包式DRAM1的操作。
(運(yùn)算參數(shù)寫入)在運(yùn)算參數(shù)寫入時(shí)，運(yùn)算參數(shù)通過內(nèi)部存儲(chǔ)器數(shù)據(jù)總線27和內(nèi)部協(xié)處理器數(shù)據(jù)總線28提供給運(yùn)算控制寄存器區(qū)32。將寫入運(yùn)算參數(shù)的運(yùn)算控制寄存器33由存儲(chǔ)/運(yùn)算控制邏輯電路19指定。順便提及，可根據(jù)有關(guān)運(yùn)算參數(shù)寫存取的可接受/不可接受的兩種控制方法進(jìn)行運(yùn)算參數(shù)寫入。按第一控制方法，運(yùn)算參數(shù)毫無(wú)例外地全部寫入運(yùn)算控制寄存器區(qū)32。按第二控制方法，判斷是否可接受對(duì)協(xié)處理器區(qū)14進(jìn)行運(yùn)算參數(shù)寫存取。按第二控制方法，存儲(chǔ)/運(yùn)算控制邏輯電路19首先通知運(yùn)算控制區(qū)31運(yùn)算參數(shù)寫存取，然后運(yùn)算控制區(qū)31通過查閱指令解碼器62中的狀態(tài)標(biāo)志寄存器63判斷是否可接受運(yùn)算參數(shù)寫存取，并通知存儲(chǔ)/運(yùn)算控制邏輯電路19判斷結(jié)果。這里，狀態(tài)標(biāo)志寄存器63是存儲(chǔ)表示協(xié)處理器區(qū)14是否在進(jìn)行某算術(shù)邏輯運(yùn)算的狀態(tài)標(biāo)志的寄存器。如果協(xié)處理器區(qū)14中正在進(jìn)行某算術(shù)邏輯運(yùn)算，按第二方法不接受運(yùn)算參數(shù)的寫存取。
(運(yùn)算啟動(dòng)請(qǐng)求)在運(yùn)算啟動(dòng)請(qǐng)求過程中，表示將要執(zhí)行的算術(shù)邏輯運(yùn)算程序中第一指令地址的第一程序指針通過內(nèi)部存儲(chǔ)器數(shù)據(jù)總線27和內(nèi)部協(xié)處理器數(shù)據(jù)總線28提供給運(yùn)算控制寄存器區(qū)32，存儲(chǔ)/運(yùn)算控制邏輯電路19指示運(yùn)算控制寄存器區(qū)32向運(yùn)算啟動(dòng)寄存器65中寫入程序指針的值。順便提及，根據(jù)有關(guān)運(yùn)算啟動(dòng)請(qǐng)求中的寫存取可接受/不可接受的兩種控制方法，可以進(jìn)行運(yùn)算啟動(dòng)請(qǐng)求。按第一控制方法，運(yùn)算啟動(dòng)請(qǐng)求無(wú)一例外地全被接受，而按第二控制方法，要判斷運(yùn)算啟動(dòng)請(qǐng)求是否可以接受。按第二控制方法，存儲(chǔ)/運(yùn)算邏輯電路19首先通知運(yùn)算控制區(qū)31運(yùn)算啟動(dòng)請(qǐng)求，然后運(yùn)算控制區(qū)31通過查閱指令解碼器62中的狀態(tài)標(biāo)志寄存器63判斷是否可以寫入程序指針，并通知存儲(chǔ)/運(yùn)算控制邏輯電路19判斷結(jié)果。如果協(xié)處理器區(qū)14中正在進(jìn)行某算術(shù)邏輯運(yùn)算，則按第二方法不接受運(yùn)算啟動(dòng)請(qǐng)求。按兩種控制方法，與在接受運(yùn)算啟動(dòng)請(qǐng)求情況下將程序指針值寫入運(yùn)算啟動(dòng)寄存器65同時(shí)，程序指針還直接寫入到程序計(jì)數(shù)器61。根據(jù)此寫入，指令解碼器62啟動(dòng)算術(shù)邏輯運(yùn)算。在算術(shù)邏輯運(yùn)算開始時(shí)，狀態(tài)標(biāo)志寄存器63中的狀態(tài)標(biāo)志設(shè)為ON，用于表示協(xié)處理器區(qū)14中某算術(shù)邏輯運(yùn)算在進(jìn)行中。
通過按程序計(jì)數(shù)器61指示的順序執(zhí)行含于算術(shù)邏輯運(yùn)算程序中的一系列指令，進(jìn)行算術(shù)邏輯運(yùn)算處理。由總線主控器的運(yùn)算啟動(dòng)請(qǐng)求開始算術(shù)邏輯運(yùn)算處理，此后由協(xié)處理器區(qū)14自動(dòng)進(jìn)行。算術(shù)邏輯運(yùn)算程序中每條指令的執(zhí)行情況如下。程序計(jì)數(shù)器61的值由指令解碼器62讀出，程序計(jì)數(shù)器值被指令解碼器62修改成下一個(gè)值。指令解碼器62讀出的程序計(jì)數(shù)器值被發(fā)送到存儲(chǔ)/運(yùn)算控制邏輯電路19，由此通過內(nèi)部存儲(chǔ)器數(shù)據(jù)總線28和內(nèi)部協(xié)處理器數(shù)據(jù)總線28從DRAM核心區(qū)15讀出指令，并傳輸?shù)街噶罱獯a器62。指令解碼器62把已從DRAM核心區(qū)15讀出的指令解碼，并請(qǐng)求執(zhí)行來(lái)自運(yùn)算控制寄存器區(qū)32的解碼的指令所必需的寄存器數(shù)據(jù)讀取。指令信息寄存器64是存儲(chǔ)從運(yùn)算控制寄存器區(qū)32讀出的寄存器數(shù)據(jù)和表示將由運(yùn)算核心區(qū)30進(jìn)行的算術(shù)邏輯運(yùn)算的類型的指令解碼信息的寄存器。寄存器數(shù)據(jù)和指令解碼信息傳遞到運(yùn)算核心區(qū)30，由此由運(yùn)算核心區(qū)30執(zhí)行該指令。指令執(zhí)行的結(jié)果是通過內(nèi)部存儲(chǔ)器數(shù)據(jù)總線27和內(nèi)部協(xié)處理器數(shù)據(jù)總線28對(duì)運(yùn)算控制寄存器區(qū)32進(jìn)行寫入或?qū)RAM核心區(qū)15進(jìn)行寫入。順便提及，根據(jù)指令的執(zhí)行情況，通過內(nèi)部存儲(chǔ)器數(shù)據(jù)總線27和內(nèi)部協(xié)處理器數(shù)據(jù)總線28，可以從DRAM核心區(qū)15讀出必要的數(shù)據(jù)。
(運(yùn)算狀態(tài)讀取)在運(yùn)算狀態(tài)讀取時(shí)，通過內(nèi)部協(xié)處理器數(shù)據(jù)總線28和內(nèi)部存儲(chǔ)器數(shù)據(jù)總線27從運(yùn)算控制寄存器區(qū)32讀出運(yùn)算狀態(tài)。運(yùn)算狀態(tài)將從中讀出的運(yùn)算控制寄存器33由存儲(chǔ)/運(yùn)算控制邏輯電路19指定。運(yùn)算狀態(tài)的讀取甚至可以在進(jìn)行某算術(shù)邏輯運(yùn)算的同時(shí)進(jìn)行。例如，在總線主控器需要與協(xié)處理器區(qū)14正在進(jìn)行的某算術(shù)邏輯運(yùn)算同步時(shí)，可以使用運(yùn)算狀態(tài)讀取。例如，在執(zhí)行完特定指令后，可以將算術(shù)邏輯運(yùn)算編程，以便特定的運(yùn)算控制寄存器33可以設(shè)定為特定值。這種情況下，通過利用運(yùn)算狀態(tài)讀取讀出運(yùn)算控制寄存器33的值，總線主控器可以判斷指令是否已執(zhí)行完畢。而且，例如，在總線主控器需要知道協(xié)處理器區(qū)14是否未進(jìn)行算術(shù)邏輯運(yùn)算時(shí)，也可以使用運(yùn)算狀態(tài)讀取。例如，可以將存儲(chǔ)于狀態(tài)標(biāo)志寄存器63中的狀態(tài)標(biāo)志值映射到特定的運(yùn)算控制寄存器33。這種情況下，通過利用運(yùn)算狀態(tài)讀取，讀出運(yùn)算控制寄存器33的值，由此總線主控器可以判斷協(xié)處理器區(qū)14是否未進(jìn)行算術(shù)邏輯運(yùn)算。
(運(yùn)算結(jié)果請(qǐng)求)在運(yùn)算結(jié)果請(qǐng)求時(shí)，通過內(nèi)部協(xié)處理器數(shù)據(jù)總線28和內(nèi)部存儲(chǔ)器數(shù)據(jù)總線27，從運(yùn)算結(jié)果寄存器66中讀出算術(shù)邏輯運(yùn)算的結(jié)果(即運(yùn)算結(jié)果)，其中存儲(chǔ)/運(yùn)算控制邏輯電路19指示運(yùn)算控制區(qū)31讀出運(yùn)算結(jié)果。順便提及，可以根據(jù)有關(guān)運(yùn)算結(jié)果請(qǐng)求中的讀存取可接受/不可接受的兩種控制方法，進(jìn)行運(yùn)算結(jié)果請(qǐng)求。按第一控制方法，無(wú)一例外地全部進(jìn)行運(yùn)算結(jié)果的讀取，按第二控制方法，要判斷是否可以進(jìn)行運(yùn)算結(jié)果的讀取。按第二方法，運(yùn)算控制區(qū)31首先通過查閱指令解碼器62中的狀態(tài)標(biāo)志寄存器63判斷是否完成了算術(shù)邏輯運(yùn)算，然后通知存儲(chǔ)/運(yùn)算控制邏輯電路19判斷結(jié)果。這里，如上所述，狀態(tài)標(biāo)志寄存器63是存儲(chǔ)表示協(xié)處理器區(qū)14是否在進(jìn)行某算術(shù)邏輯運(yùn)算的狀態(tài)標(biāo)志的寄存器。如果協(xié)處理器區(qū)14正在進(jìn)行某算術(shù)邏輯運(yùn)算，則按第二控制方法不能接受運(yùn)算結(jié)果請(qǐng)求。順便提及，在算術(shù)邏輯運(yùn)算的結(jié)果量很大，不能容納于運(yùn)算結(jié)果寄存器66中時(shí)，可以用其它運(yùn)算控制寄存器存儲(chǔ)部分運(yùn)算結(jié)果。這種情況下，總線主控器首先通過對(duì)運(yùn)算結(jié)果寄存器66進(jìn)行讀取讀出部分運(yùn)算結(jié)果，在連續(xù)地完成了對(duì)運(yùn)算結(jié)果寄存器66的讀取后，總線主控器通過對(duì)運(yùn)算控制寄存器33進(jìn)行讀取讀出其余的運(yùn)算結(jié)果。
如已參照?qǐng)D17和18所作的解釋，在運(yùn)算參數(shù)寫入、運(yùn)算啟動(dòng)請(qǐng)求和運(yùn)算結(jié)果請(qǐng)求過程中，存在著根據(jù)上述‘第二方法’進(jìn)行這種協(xié)處理器存取的情況，其中協(xié)處理器區(qū)14可以拒絕對(duì)協(xié)處理器區(qū)14進(jìn)行存取的請(qǐng)求。
在運(yùn)算參數(shù)寫入或運(yùn)算啟動(dòng)請(qǐng)求過程中使用第二方法時(shí)，利用確認(rèn)包將協(xié)處理器區(qū)14的寫存取的可接受/不可接受傳輸?shù)娇偩€主控器。這種情況下，確認(rèn)包的可接受/不可接受字段表示是否可以接受寫存取，確認(rèn)包的參數(shù)字段包括例如拒絕寫存取的原因、拒絕寫存取將持續(xù)多長(zhǎng)時(shí)間等信息等等。可以如下獲得關(guān)于寫存取拒絕持續(xù)時(shí)間的信息。將算術(shù)邏輯運(yùn)算處理時(shí)間的預(yù)測(cè)值初步寫入算術(shù)邏輯運(yùn)算的程序中，并算術(shù)邏輯運(yùn)算開始時(shí)將該預(yù)測(cè)值寫入作為一個(gè)的運(yùn)算控制寄存器33的處理時(shí)間寄存器67。根據(jù)時(shí)鐘信號(hào)中每次提供的預(yù)定數(shù)量的前沿遞處理時(shí)間寄存器67的值。將請(qǐng)求寫存取(即運(yùn)算參數(shù)寫入或運(yùn)算啟動(dòng)請(qǐng)求)時(shí)處理時(shí)間寄存器67的值復(fù)制到確認(rèn)包的參數(shù)字段，由此關(guān)于寫存取拒絕持續(xù)時(shí)間的信息可以包含于確認(rèn)包中。
在運(yùn)算結(jié)果請(qǐng)求過程中使用第二方法時(shí)，利用確認(rèn)包或讀數(shù)據(jù)包，將對(duì)協(xié)處理器區(qū)14的運(yùn)算結(jié)果請(qǐng)求的可接受/不可接受傳輸?shù)娇偩€主控器。在使用確認(rèn)包時(shí)，確認(rèn)包的可接受/不可接受字段用于表示是否可接受運(yùn)算結(jié)果請(qǐng)求，確認(rèn)包中的參數(shù)字段包括例如運(yùn)算結(jié)果請(qǐng)求被拒絕的原因和持續(xù)時(shí)間等信息等等。在使用讀數(shù)據(jù)包時(shí)，讀數(shù)據(jù)包中一個(gè)特定位用于表示讀數(shù)據(jù)包的成分是否是從運(yùn)算結(jié)果寄存器66讀出的運(yùn)算結(jié)果，或表示關(guān)于存取拒絕的信息。因此，讀數(shù)據(jù)包中讀數(shù)據(jù)的數(shù)據(jù)長(zhǎng)度必需短于讀數(shù)據(jù)包大小一位。在運(yùn)算請(qǐng)求被拒絕時(shí)，與上述確認(rèn)包中信息相同的信息包含于讀數(shù)據(jù)中，并進(jìn)行傳輸。
(存取時(shí)的總線時(shí)序)圖19是展示由總線主控器對(duì)本發(fā)明的集成協(xié)處理器包式DRAM 1進(jìn)行存取時(shí)總線時(shí)序的實(shí)例的時(shí)序圖。對(duì)于存儲(chǔ)器存取(即對(duì)DRAM核心區(qū)15或存儲(chǔ)控制寄存器區(qū)16的存取)，圖19示出了不用確認(rèn)包的實(shí)例。對(duì)于對(duì)存儲(chǔ)控制寄存器區(qū)16的寫存取，圖19示出了使請(qǐng)求包中包含寫數(shù)據(jù)因而不用寫數(shù)據(jù)包的實(shí)例。在協(xié)處理存取時(shí)，對(duì)于對(duì)運(yùn)算控制寄存器區(qū)32的讀存取(包括運(yùn)算結(jié)果存取和運(yùn)算狀態(tài)讀取)和運(yùn)算參數(shù)寫存取，圖19展示了不用確認(rèn)包的實(shí)例。另外，對(duì)于對(duì)運(yùn)算控制寄存器區(qū)32的運(yùn)算啟動(dòng)請(qǐng)求，圖19展示了使用確認(rèn)包的實(shí)例。在圖19所示的協(xié)處理器讀存取中的運(yùn)算結(jié)果請(qǐng)求過程中，利用讀數(shù)據(jù)包將對(duì)協(xié)處理器區(qū)14的運(yùn)算結(jié)果請(qǐng)求的可接受/不可接受傳輸?shù)娇偩€主控器。對(duì)于運(yùn)算啟動(dòng)請(qǐng)求，協(xié)處理器區(qū)14通過傳輸確認(rèn)包可以通知總線主控器算術(shù)邏輯運(yùn)算實(shí)際上是否已開始。盡管確認(rèn)包不用于圖19中運(yùn)算參數(shù)寫入，但在運(yùn)算參數(shù)寫入前，總線主控器可以進(jìn)行對(duì)協(xié)處理器區(qū)14的運(yùn)算狀態(tài)讀存取，并證實(shí)協(xié)處理器區(qū)14的算術(shù)邏輯運(yùn)算已完成，由此可以確保對(duì)運(yùn)算控制寄存器區(qū)32進(jìn)行正確的運(yùn)算參數(shù)寫入。
圖20是展示總線主控器對(duì)本發(fā)明的集成協(xié)處理器包式DRAM 1進(jìn)行存取時(shí)總線時(shí)序其它實(shí)例的時(shí)序圖。關(guān)于存儲(chǔ)器存取(即對(duì)DRAM核心區(qū)15或存儲(chǔ)控制寄存器區(qū)16的存取)和協(xié)處理器存取，圖20展示了使用確認(rèn)包的實(shí)例。在圖20的實(shí)例中，確認(rèn)包用于通知總線主控器是否可以接受存儲(chǔ)器存取或協(xié)處理器存取。
在圖19和20的時(shí)序圖中，無(wú)論存取是對(duì)存儲(chǔ)區(qū)11的存儲(chǔ)器存取還是對(duì)協(xié)處理器區(qū)14的協(xié)處理器存取，包式存儲(chǔ)器/協(xié)處理器總線2的總線時(shí)序都設(shè)計(jì)成相同。換言之，在展示對(duì)存儲(chǔ)區(qū)11的存取不用確認(rèn)包的圖19中，在請(qǐng)求包被拒絕后，以相同的總線時(shí)序?qū)⒂糜趯?duì)協(xié)處理器區(qū)14中運(yùn)算控制寄存器區(qū)32的運(yùn)算啟動(dòng)請(qǐng)求的確認(rèn)包輸出到包式存儲(chǔ)器/協(xié)處理器總線2，作為讀數(shù)據(jù)包和寫數(shù)據(jù)包。圖13中，請(qǐng)求包和確認(rèn)包間的總線時(shí)序設(shè)計(jì)成與所有存取間的時(shí)序相同，請(qǐng)求包和讀數(shù)據(jù)包/寫數(shù)據(jù)包間的總線時(shí)序也設(shè)計(jì)成與所有存取間的時(shí)序相同。
順便提及，盡管圖18所示協(xié)處理器區(qū)14已假定為可編程協(xié)處理器單元，但甚至在協(xié)處理器區(qū)14用于進(jìn)行固定算術(shù)邏輯運(yùn)算的硬連線協(xié)處理器單元情況下，根據(jù)圖17所示協(xié)處理器存取，這種硬連線協(xié)處理器區(qū)14的算術(shù)邏輯運(yùn)算也可以由總線主控器控制。另外，如上所述，圖18所示協(xié)處理器區(qū)14設(shè)計(jì)成從存儲(chǔ)區(qū)11讀出指令，從存儲(chǔ)區(qū)11讀出執(zhí)行指令所必需的數(shù)據(jù)，并且如果必要，將執(zhí)行指令的結(jié)果寫入存儲(chǔ)區(qū)11。因此，關(guān)于協(xié)處理器區(qū)14的另一實(shí)例，還可以在協(xié)處理器區(qū)14中提供緩沖存儲(chǔ)器或高速緩存存儲(chǔ)器，并由此使協(xié)處理器區(qū)14通過緩沖存儲(chǔ)器對(duì)存儲(chǔ)區(qū)11進(jìn)行存取，從而減少協(xié)處理器區(qū)14到存儲(chǔ)區(qū)11的存取數(shù)量。
(設(shè)備ID指定)圖21是展示根據(jù)本發(fā)明另一實(shí)施例的包式存儲(chǔ)器/協(xié)處理器200的框圖，其中可以將存儲(chǔ)器ID和協(xié)處理器ID指定給本發(fā)明的集成協(xié)處理器包式DRAM 1的存儲(chǔ)區(qū)11和協(xié)處理器區(qū)14。圖21的包式存儲(chǔ)器/協(xié)處理器總線200由包式存儲(chǔ)器/協(xié)處理器總線2和集成協(xié)處理器包式DRAM鏈70構(gòu)成，集成協(xié)處理器DRAM鏈由總線主控器微處理器9和集成協(xié)處理器包式DRAM 1連接成環(huán)路結(jié)構(gòu)。作為包式存儲(chǔ)器/協(xié)處理器總線2的總線主控器的微處理器9具有外部選擇輸入端75和外部選擇輸出端76，每個(gè)集成協(xié)處理器包式DRAM 1具有外部選擇輸入端71和外部選擇輸出端72。圖21中的集成協(xié)處理器包式DRAM鏈70分別將總線主控器微處理器9的外部選擇輸出端76和集成協(xié)處理器包式DRAM 1的選擇輸入端71、集成協(xié)處理器包式DRAM 1的外部選擇輸出端72和下一集成協(xié)處理器包式DRAM 1的外部選擇輸入端71、集成協(xié)處理器包式DRAM 1的外部選擇輸出端72和總線主控器微處理器9的外部選擇輸入端75連接成環(huán)路。集成協(xié)處理器包式DRAM 1中，外部選擇輸入端71與存儲(chǔ)區(qū)11的內(nèi)部選擇輸入端73連接，存儲(chǔ)區(qū)11的內(nèi)部選擇輸出端74與協(xié)處理器區(qū)14的內(nèi)部選擇輸入端73連接，協(xié)處理器14的內(nèi)部選擇輸出端74與集成協(xié)處理器包式DRAM 1的外部選擇輸出端72連接。順便提及，盡管集成協(xié)處理器包式DRAM 1中包括一個(gè)存儲(chǔ)區(qū)11和一個(gè)協(xié)處理器區(qū)14，但還可以使集成協(xié)處理器包式DRAM 1包括一個(gè)存儲(chǔ)區(qū)11和多個(gè)協(xié)處理器區(qū)14。這種情況下，通過連接每個(gè)內(nèi)部選擇輸出端73和下一塊的相應(yīng)內(nèi)部選擇輸入端73，將存儲(chǔ)區(qū)和協(xié)處理器區(qū)14連接在一起，形成鏈塊，集成協(xié)處理器包式DRAM1的外部選擇輸入端71與第一塊(即存儲(chǔ)區(qū)11或一個(gè)協(xié)處理器區(qū)14)的內(nèi)部選擇輸入端73連接，最后一塊的內(nèi)部選擇輸出端74與集成協(xié)處理器包式DRAM 1的外部選擇輸出端72連接。
由于這種已知為菊花鏈的結(jié)構(gòu)，可以如下給與包式存儲(chǔ)器/協(xié)處理器總線200連接的所有集成協(xié)處理器包式DRAM 1中的每個(gè)存儲(chǔ)區(qū)11和協(xié)處理器區(qū)14指定存儲(chǔ)器ID和協(xié)處理器ID。
作為初始化處理，存儲(chǔ)器ID和協(xié)處理器ID首先設(shè)定為預(yù)定初始值。例如這可以通過在被提供復(fù)位信號(hào)時(shí)，將存儲(chǔ)控制寄存器區(qū)16中的存儲(chǔ)器ID寄存器50和運(yùn)算控制寄存器區(qū)32中的協(xié)處理器ID寄存器51設(shè)計(jì)成被設(shè)定為預(yù)定初始值(例如，在6位寄存器時(shí)為‘111111’，‘000000’等)實(shí)現(xiàn)。而且，初始化處理過程中，存儲(chǔ)區(qū)11的所有內(nèi)部選擇輸出端74皆設(shè)定為邏輯值‘0’。初始化處理后和存儲(chǔ)器ID或協(xié)處理器ID重新寫入前，只要給其內(nèi)部選擇輸入端73提供邏輯值‘0’，則每個(gè)存儲(chǔ)區(qū)11和協(xié)處理器區(qū)14的將忽略對(duì)其的寫存取。如果給內(nèi)部選擇輸入端73提供邏輯值‘1’，則根據(jù)對(duì)其的寫存取請(qǐng)求，重寫存儲(chǔ)區(qū)11的存儲(chǔ)器ID或協(xié)處理器區(qū)14的協(xié)處理器ID。每個(gè)存儲(chǔ)區(qū)11和協(xié)處理器區(qū)14都設(shè)計(jì)成在重寫存儲(chǔ)器ID或協(xié)處理器ID后從其內(nèi)部選擇輸出端74輸出邏輯值‘1’。
這種結(jié)構(gòu)中，微處理器9可以從集成協(xié)處理器包式DRAM鏈70的第一集成協(xié)處理器包式DRAM 1中的第一塊(即存儲(chǔ)區(qū)或協(xié)處理器區(qū))起，一個(gè)接一個(gè)地給與包式存儲(chǔ)器/協(xié)處理器總線200連接的所有集成協(xié)處理器包式DRAM 1中所有存儲(chǔ)區(qū)11和協(xié)處理器區(qū)14指定特定的唯一的存儲(chǔ)器ID和協(xié)處理器ID。微處理器9通過從其外部選擇輸出端76輸出邏輯值‘1’，并一塊接一塊地對(duì)塊進(jìn)行寫存取，進(jìn)行設(shè)備ID指定處理。對(duì)于每個(gè)寫存取，在請(qǐng)求包的設(shè)備ID字段中指定預(yù)定初始值，在請(qǐng)求包的參數(shù)字段中指定新設(shè)備ID作為寫數(shù)據(jù)，其中在參數(shù)字段中指定的新設(shè)備ID根據(jù)每個(gè)寫存取改變，由此可以為與包式存儲(chǔ)器/協(xié)處理器總線200連接的所有集成協(xié)處理器包式DRAM 1中的所有存儲(chǔ)區(qū)11和協(xié)處理器區(qū)14指定特定的唯一的存儲(chǔ)器ID和協(xié)處理器ID。
(存儲(chǔ)控制寄存器區(qū)和運(yùn)算控制寄存器區(qū))圖22是展示本發(fā)明集成協(xié)處理器包式DRAM 1中存儲(chǔ)控制寄存器區(qū)16和運(yùn)算控制寄存器區(qū)32的實(shí)例的示意圖。圖22中，每個(gè)存儲(chǔ)控制寄存器區(qū)16和運(yùn)算控制寄存器區(qū)32皆包括設(shè)備定義寄存器81。設(shè)備定義寄存器81是一種存儲(chǔ)用于存儲(chǔ)區(qū)11和協(xié)處理器區(qū)14間的判別的設(shè)備定義信息的寄存器。設(shè)備定義信息例如在集成協(xié)處理器包式DRAM 1的生產(chǎn)或運(yùn)輸階段預(yù)先寫入設(shè)備定義寄存器81。通過指定請(qǐng)求包中任意設(shè)備ID，并從設(shè)備定義寄存器81中讀出設(shè)備定義信息，總線主控器可以檢查任意設(shè)備ID是否對(duì)應(yīng)于存儲(chǔ)11或協(xié)處理器區(qū)14。如圖22所示，在存儲(chǔ)控制寄存器區(qū)16中提供設(shè)備定義寄存器81作為一個(gè)存儲(chǔ)控制寄存器29，在運(yùn)算控制寄存器區(qū)32中提供設(shè)備定義寄存器81作為運(yùn)算控制寄存器33。在兩區(qū)16和32中提供設(shè)備定義寄存器82以便由相同數(shù)量的寄存器(圖2中的第1寄存器)進(jìn)行指定。因此，總線主控器可以在不知道讀取的目標(biāo)是否是存儲(chǔ)區(qū)11或協(xié)處理器區(qū)14的情況下進(jìn)行設(shè)備定義寄存器81的讀取，這是由于可以利用除設(shè)備ID字段外都相同的各請(qǐng)求包進(jìn)行對(duì)存儲(chǔ)區(qū)11中的設(shè)備定義寄存器81的讀存取和對(duì)協(xié)處理器區(qū)14中的設(shè)備定義寄存器81的讀存取的緣故。
圖22的運(yùn)算控制寄存器區(qū)32還包括功能定義寄存器82。功能定義寄存器82是存儲(chǔ)將協(xié)處理器區(qū)14的算術(shù)邏輯運(yùn)算功能分類的功能定義碼的寄存器。例如在集成協(xié)處理器包式DRAM 1的生產(chǎn)或運(yùn)輸時(shí)預(yù)先將功能定義碼寫入了功能定義寄存器82。通過指定請(qǐng)求包中協(xié)處理器區(qū)14的設(shè)備ID，并從功能定義寄存器82中讀出功能定義碼，總線主控器可以檢查協(xié)處理器區(qū)的算術(shù)邏輯運(yùn)算功能。
如上所述，根據(jù)本發(fā)明的實(shí)施例，可以得到以下有益效果。
第一效果是，與常規(guī)包式DRAM相比，不用增加外部I/O端的端子(信號(hào)線)數(shù)，便可以實(shí)現(xiàn)集成協(xié)處理器包式DRAM。具體地，可以用外部I/O端中10-30個(gè)端子實(shí)現(xiàn)根據(jù)本實(shí)施例的集成協(xié)處理器包式DRAM。
第二效果是，完全利用與常規(guī)包式DRAM相同端子結(jié)構(gòu)的外部I/O端可以實(shí)現(xiàn)集成協(xié)處理器包式DRAM。具體地，完全利用與例如SLDRAM或Rambus的常規(guī)包式DRAM相同端子構(gòu)成的外部I/O端，可以實(shí)現(xiàn)本實(shí)施例的集成協(xié)處理器包式DRAM。
第三效果是，可以實(shí)現(xiàn)一種集成協(xié)處理器包式DRAM，該集成協(xié)處理器包式DRAM可以應(yīng)答通過包式存儲(chǔ)器/協(xié)處理器總線提出的對(duì)芯片上存儲(chǔ)區(qū)進(jìn)行存儲(chǔ)器存取的請(qǐng)求和對(duì)芯片上協(xié)處理器區(qū)進(jìn)行協(xié)處理器存取的請(qǐng)求。
第四效果是，完全利用與常規(guī)包式存儲(chǔ)器總線相同的總線信號(hào)線構(gòu)成，可以實(shí)現(xiàn)這種包式存儲(chǔ)器/協(xié)處理器總線。具體地，利用例如SLDRAM或Rambus的包式存儲(chǔ)器總線的信號(hào)線構(gòu)成可以實(shí)現(xiàn)本發(fā)明的包式存儲(chǔ)器/協(xié)處理器總線。
第五效果是，可以實(shí)現(xiàn)一種集成協(xié)處理器包式DRAM和包式存儲(chǔ)器/協(xié)處理器總線，由此可以進(jìn)行對(duì)存儲(chǔ)區(qū)的存儲(chǔ)器存取，而且與利用常規(guī)包式存儲(chǔ)器總線和包式DRAM的存取相比不用任何額外時(shí)間。具體地，完全利用例如與與SLDRAM或Rambus技術(shù)中的存儲(chǔ)存取總線時(shí)序相同的總線時(shí)序，可以實(shí)現(xiàn)對(duì)根據(jù)本發(fā)明實(shí)施例的集成協(xié)處理器包式DRAM的存儲(chǔ)區(qū)的存儲(chǔ)器存取。
第六效果是，可以實(shí)現(xiàn)一種集成協(xié)處理器包式DRAM和包式存儲(chǔ)器/協(xié)處理器總線，由此可以完全利用與常規(guī)包式存儲(chǔ)器總線和包式DRAM的存儲(chǔ)器存取中相同的包格式和總線規(guī)約進(jìn)行對(duì)存儲(chǔ)區(qū)的存儲(chǔ)器存取。具體地，完全利用與例如SLDRAM或Rambus相同的包格式和總線規(guī)約，可以實(shí)現(xiàn)根據(jù)本發(fā)明實(shí)施例的集成協(xié)處理器包式DRAM的存儲(chǔ)區(qū)的存儲(chǔ)器存取。
第七效果是，在根據(jù)本發(fā)明實(shí)施例的集成協(xié)處理器包式DRAM和包式存儲(chǔ)器/協(xié)處理器總線中，可以利用總線主控器進(jìn)行對(duì)協(xié)處理器區(qū)的協(xié)處理器存取(即讀存取和寫存取)，并且通過傳輸確認(rèn)包或讀數(shù)據(jù)包，協(xié)處理器區(qū)可以應(yīng)答協(xié)處理器存取，由此可以利用總線主控器，通過單總線主控器型包式存儲(chǔ)器/協(xié)處理器總線，對(duì)協(xié)處理器總線區(qū)進(jìn)行運(yùn)算參數(shù)寫入、運(yùn)算啟動(dòng)請(qǐng)求、運(yùn)算結(jié)果請(qǐng)求及運(yùn)算狀態(tài)讀取。
第八效果是，在優(yōu)選實(shí)施例的包式存儲(chǔ)器/協(xié)處理器總線中，存儲(chǔ)器存取中的讀數(shù)據(jù)包的總線時(shí)序、存儲(chǔ)存取中的寫數(shù)據(jù)包的總線時(shí)序、協(xié)處理器存取中的讀數(shù)據(jù)包的總線時(shí)序、協(xié)處理器存取中的寫數(shù)據(jù)包的總線時(shí)序及協(xié)處理器存取中的確認(rèn)包總線時(shí)序皆設(shè)定為與請(qǐng)求包有相同的總線時(shí)序，由此可以極大地簡(jiǎn)化利用總線主控器進(jìn)行的總線時(shí)序設(shè)定。例如，根據(jù)本發(fā)明實(shí)施例相對(duì)于協(xié)處理器存取中請(qǐng)求包的讀數(shù)據(jù)包、寫數(shù)據(jù)包及確認(rèn)包的總線時(shí)序完全可以設(shè)定為與SLDRAM技術(shù)中相對(duì)于存儲(chǔ)器存取中請(qǐng)求包的讀數(shù)據(jù)包和寫數(shù)據(jù)包相同的總線時(shí)序。
第九效果是，在優(yōu)選實(shí)施例的包式存儲(chǔ)器/協(xié)處理器總線中，存儲(chǔ)器存取中的請(qǐng)求包和讀數(shù)據(jù)包/寫數(shù)據(jù)包間的總線時(shí)序設(shè)定為與協(xié)處理器中的相同，存儲(chǔ)器存取中的請(qǐng)求包與確認(rèn)包間的總線時(shí)序設(shè)定為與協(xié)處理器存取中的相同，由此可以極大簡(jiǎn)化由總線主控器進(jìn)行的總線時(shí)序設(shè)定。例如，在根據(jù)本發(fā)明實(shí)施例的協(xié)處理器存取中，請(qǐng)求包與讀數(shù)據(jù)包/寫數(shù)據(jù)包間的總線時(shí)序及請(qǐng)求包與確認(rèn)包間的總線時(shí)序完全可以設(shè)定為與Rambus技術(shù)中的存儲(chǔ)器存取中相同。
第十效果是，在根據(jù)優(yōu)選實(shí)施例的集成協(xié)處理器包式DRAM和包式存儲(chǔ)器/協(xié)處理器總線中，控制區(qū)可以使用不同的解碼方法，根據(jù)請(qǐng)求包中設(shè)備ID字段是否指定了存儲(chǔ)區(qū)或協(xié)處理器區(qū)，將請(qǐng)求包中的命令字段解碼，由此具有特定位模式的命令字段可以根據(jù)設(shè)備ID字段是否指定了存儲(chǔ)區(qū)或協(xié)處理器區(qū)指定不同的命令。
第十一效果是，在根據(jù)本發(fā)明實(shí)施例的集成協(xié)處理器包式DRAM中，協(xié)處理器區(qū)可以查閱存儲(chǔ)于裝在同一集成協(xié)處理器包式DRAM芯片上的存儲(chǔ)區(qū)中的指令、數(shù)據(jù)等進(jìn)行算術(shù)邏輯運(yùn)算。一般情況下，芯片內(nèi)的內(nèi)部數(shù)據(jù)傳輸可以以比芯片間的外部數(shù)據(jù)傳輸寬很多的數(shù)據(jù)帶寬進(jìn)行。例如，高速DRAM的外部數(shù)據(jù)傳輸帶寬約為1GB/秒，而內(nèi)部數(shù)據(jù)傳輸可以實(shí)現(xiàn)約10GB/秒的數(shù)據(jù)傳輸帶寬。因此，在根據(jù)本發(fā)明實(shí)施例的集成協(xié)處理器包式DRAM中，利用對(duì)芯片上存儲(chǔ)區(qū)讀取和寫入的寬帶寬數(shù)據(jù)/指令，可由協(xié)處理器區(qū)進(jìn)行高速算術(shù)邏輯運(yùn)算。
第十二效果是，可以按混合方式將任意數(shù)量的常規(guī)包式DRAM和任意數(shù)量的本發(fā)明實(shí)施例的集成協(xié)處理器包式DRAM與本發(fā)明實(shí)施例的包式存儲(chǔ)器/協(xié)處理器總線連接?？赏ㄟ^包式存儲(chǔ)器/協(xié)處理器總線，由總線主控器進(jìn)行對(duì)常規(guī)包式DRAM的存儲(chǔ)器存取、對(duì)集成協(xié)處理器包式DRAM的存儲(chǔ)器存取及對(duì)集成協(xié)處理器包式DRAM中的協(xié)處理器區(qū)的協(xié)處理器存取(即協(xié)處理器區(qū)的算術(shù)邏輯運(yùn)算功能的控制)。順便提及，常規(guī)包式DRAM可以被認(rèn)為是根據(jù)本發(fā)明實(shí)施例的集成協(xié)處理器包式DRAM中協(xié)處理器數(shù)量為零的情況。
第十三效果是，在以混合方式與集成協(xié)處理器包式DRAM和常規(guī)包式DRAM連接的本發(fā)明實(shí)施例的包式存儲(chǔ)器/協(xié)處理器總線中，可以完全利用相同的總線時(shí)序進(jìn)行對(duì)常規(guī)包式DRAM的存儲(chǔ)器存取和對(duì)集成協(xié)處理器包式DRAM的存儲(chǔ)器存取。
第十四效果是，利用本發(fā)明的集成協(xié)處理器包式DRAM和包式存儲(chǔ)器/協(xié)處理器總線可以實(shí)現(xiàn)集成協(xié)處理器存儲(chǔ)器系統(tǒng)，該系統(tǒng)容易代替包括常規(guī)包式DRAM的常規(guī)存儲(chǔ)器系統(tǒng)。因此，本發(fā)明實(shí)施例的這種集成協(xié)處理器包式存儲(chǔ)器系統(tǒng)可以高度滲透到使用常規(guī)存儲(chǔ)器系統(tǒng)的常規(guī)處理器系統(tǒng)。
第十五效果是，在本發(fā)明實(shí)施例的集成協(xié)處理器包式DRAM和包式存儲(chǔ)器/協(xié)處理器總線中，通過初始化處理和連續(xù)的寫存取，總線主控器可以給與包式存儲(chǔ)器/協(xié)處理器總線連接的所有集成協(xié)處理器包式DRAM中的存儲(chǔ)區(qū)和協(xié)處理器區(qū)指定特定的唯一的存儲(chǔ)器ID和協(xié)處理器ID。
第十六效果是，利用根據(jù)優(yōu)選實(shí)施例的集成協(xié)處理器包式DRAM，通過進(jìn)行讀存取和讀出存儲(chǔ)于存儲(chǔ)區(qū)和協(xié)處理器區(qū)的設(shè)備定義寄存器中的設(shè)備定義信息，總線主控器可以檢查請(qǐng)求的目標(biāo)是否是存儲(chǔ)區(qū)或協(xié)處理器區(qū)。
第十七效果是，利用根據(jù)優(yōu)選實(shí)施例的集成協(xié)處理器包式DRAM，通過讀存取和讀出存儲(chǔ)于協(xié)處理器區(qū)的功能定義寄存器中的功能定義碼，總線主控器可以檢查每個(gè)協(xié)處理器區(qū)備有的算術(shù)邏輯運(yùn)算功能。由于運(yùn)算功能檢查，例如適用于協(xié)處理器區(qū)的設(shè)備驅(qū)動(dòng)器、算術(shù)邏輯運(yùn)算程序庫(kù)等軟件可以與由總線主控器執(zhí)行的用戶程序聯(lián)接。此后，用戶程序可以通過這種軟件利用協(xié)處理器區(qū)的算術(shù)邏輯運(yùn)算功能。這種軟件可以通過使每個(gè)協(xié)處理器區(qū)進(jìn)行適用于協(xié)處理器區(qū)的算術(shù)邏輯運(yùn)算功能的算術(shù)邏輯運(yùn)算，加快用戶程序的處理速度。因此，可以利用本發(fā)明實(shí)施例的集成協(xié)處理器包式DRAM和包式存儲(chǔ)器/協(xié)處理器總線構(gòu)成高速且靈活的處理器系統(tǒng)等，該系統(tǒng)可以在運(yùn)算期間改變和使初始化時(shí)硬件指令和軟件指令最佳化。
順便提及，盡管上述說(shuō)明是關(guān)于包括DRAM核心區(qū)(即構(gòu)成DRAM的存儲(chǔ)核心區(qū))的集成協(xié)處理器包式DRAM進(jìn)行的，但顯然本發(fā)明可以普遍用于包括普通存儲(chǔ)核心區(qū)的集成協(xié)處理器包式存儲(chǔ)器LSI。
盡管以上參考特別示出的實(shí)施例說(shuō)明了本發(fā)明，但本發(fā)明不受這些實(shí)施例的限制，而是只應(yīng)由所附權(quán)利要求書進(jìn)行限定。應(yīng)該理解，本領(lǐng)域的普通技術(shù)人員在本發(fā)明的精神實(shí)質(zhì)和范圍內(nèi)可以對(duì)各實(shí)施例做出各種變化和改進(jìn)。
權(quán)利要求
1.一種通過具有要求數(shù)量的信號(hào)端的外部I/O端與包式存儲(chǔ)器/協(xié)處理器總線連接的集成協(xié)處理器包式存儲(chǔ)器LSI，包括存儲(chǔ)區(qū)、控制區(qū)、接口區(qū)和要求數(shù)量的協(xié)處理器區(qū)，其特征在于分別給存儲(chǔ)區(qū)和協(xié)處理器區(qū)指定存儲(chǔ)器ID和協(xié)處理器ID，這些ID存儲(chǔ)于集成協(xié)處理器包式存儲(chǔ)器LSI中，其中指定存儲(chǔ)器ID和協(xié)處理器ID，以便它們中的每一個(gè)能夠唯一地從與包式存儲(chǔ)器/協(xié)處理器總線連接的所有集成協(xié)處理器包式存儲(chǔ)器LSI中所有存儲(chǔ)區(qū)和協(xié)處理器區(qū)中指定一個(gè)存儲(chǔ)區(qū)或一個(gè)協(xié)處理器區(qū)。
2.根據(jù)權(quán)利要求1的集成協(xié)處理器包式存儲(chǔ)器LSI，其特征在于，存儲(chǔ)區(qū)包括存儲(chǔ)核心區(qū)和包含有要求數(shù)量的存儲(chǔ)控制寄存器的存儲(chǔ)控制寄存器區(qū)，協(xié)處理器區(qū)包括運(yùn)算核心區(qū)、運(yùn)算控制區(qū)、及含有要求數(shù)量的運(yùn)算控制寄存器的運(yùn)算控制寄存器區(qū)，控制區(qū)和存儲(chǔ)區(qū)通過內(nèi)部存儲(chǔ)器數(shù)據(jù)總線連接，控制區(qū)和協(xié)處理器區(qū)通過內(nèi)部協(xié)處理器數(shù)據(jù)總線連接。
3.根據(jù)權(quán)利要求2的集成協(xié)處理器包式存儲(chǔ)器LSI，其特征在于，存儲(chǔ)核心區(qū)由動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器構(gòu)成。
4.一種連接總線主控器與要求數(shù)量的如權(quán)利要求1、2或3的集成協(xié)處理器包式存儲(chǔ)器LSI的包式存儲(chǔ)器/協(xié)處理器總線，其特征在于，包式存儲(chǔ)器/協(xié)處理器總線是單總線主控器型總線，在總線主控器傳輸信息包到包式存儲(chǔ)器/協(xié)處理器總線時(shí)，不需要由總線主控器進(jìn)行其總線歸屬權(quán)的判斷，其中包括請(qǐng)求包和寫數(shù)據(jù)包的兩種信息包可以由總線主控器傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線，并且讀數(shù)據(jù)包可以由集成協(xié)處理器存儲(chǔ)LSI傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
5.一種連接總線主控器與要求數(shù)量的如權(quán)利要求1、2或3的集成協(xié)處理器包式存儲(chǔ)器LSI的包式存儲(chǔ)器/協(xié)處理器總線，其特征在于，包式存儲(chǔ)器/協(xié)處理器總線是單總線主控器型總線，在總線主控器傳輸信息包到包式存儲(chǔ)器/協(xié)處理器總線時(shí)，不需要由總線主控器進(jìn)行其總線歸屬權(quán)的判斷，其中包括請(qǐng)求包和寫數(shù)據(jù)包的兩種信息包可以由總線主控器傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線，并且包括讀數(shù)據(jù)包和確認(rèn)包的兩類信息包可以由集成協(xié)處理器存儲(chǔ)LSI傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
6.如權(quán)利要求4的存儲(chǔ)器/協(xié)處理器總線，其特征在于，請(qǐng)求包包括從與包式存儲(chǔ)器/協(xié)處理器總線連接的所有集成協(xié)處理器包式存儲(chǔ)器LSI的所有存儲(chǔ)區(qū)和協(xié)處理器區(qū)中指定請(qǐng)求包目標(biāo)的設(shè)備ID字段；指定請(qǐng)求包請(qǐng)求的處理的命令字段；及指定執(zhí)行由請(qǐng)求包請(qǐng)求的處理所必需的參數(shù)的參數(shù)字段。
7.如權(quán)利要求5的存儲(chǔ)器/協(xié)處理器總線，其特征在于，請(qǐng)求包包括從與包式存儲(chǔ)器/協(xié)處理器總線連接的所有集成協(xié)處理器包式存儲(chǔ)器LSI的所有存儲(chǔ)區(qū)和協(xié)處理器區(qū)中指定請(qǐng)求包目標(biāo)的設(shè)備ID字段；指定請(qǐng)求包請(qǐng)求的處理的命令字段；及指定執(zhí)行由請(qǐng)求包請(qǐng)求的處理所必需的參數(shù)的參數(shù)字段。
8.如權(quán)利要求6的存儲(chǔ)器/協(xié)處理器總線，其特征在于，無(wú)論設(shè)備ID字段指定存儲(chǔ)區(qū)或協(xié)處理器區(qū)與否，設(shè)備ID字段的長(zhǎng)度都是固定的，并且無(wú)論設(shè)備ID字段指定存儲(chǔ)區(qū)或協(xié)處理器區(qū)與否，命令字段的長(zhǎng)度也是固定的。
9.如權(quán)利要求7的存儲(chǔ)器/協(xié)處理器總線，其特征在于，無(wú)論設(shè)備ID字段指定存儲(chǔ)區(qū)或協(xié)處理器區(qū)與否，設(shè)備ID字段的長(zhǎng)度都是固定的，并且無(wú)論設(shè)備ID字段指定存儲(chǔ)區(qū)或協(xié)處理器區(qū)與否，命令字段的長(zhǎng)度也是固定的。
10.如權(quán)利要求6的存儲(chǔ)器/協(xié)處理器總線，其特征在于，無(wú)論設(shè)備ID字段指定存儲(chǔ)區(qū)或協(xié)處理器區(qū)與否，設(shè)備ID字段的長(zhǎng)度都是固定的，并且無(wú)論設(shè)備ID字段指定存儲(chǔ)區(qū)或協(xié)處理器區(qū)與否，命令字段的字段長(zhǎng)度根據(jù)設(shè)備ID字段是否指定了存儲(chǔ)區(qū)或協(xié)處理器區(qū)而變化。
11.如權(quán)利要求7的存儲(chǔ)器/協(xié)處理器總線，其特征在于，無(wú)論設(shè)備ID字段指定存儲(chǔ)區(qū)或協(xié)處理器區(qū)與否，設(shè)備ID字段的長(zhǎng)度都是固定的，并且無(wú)論設(shè)備ID字段指定存儲(chǔ)區(qū)或協(xié)處理器區(qū)與否，命令字段的字段長(zhǎng)度根據(jù)設(shè)備ID字段是否指定了存儲(chǔ)區(qū)或協(xié)處理器區(qū)而變化。
12.如權(quán)利要求8的存儲(chǔ)器/協(xié)處理器總線，包括從總線主控器到集成協(xié)處理器包式存儲(chǔ)器LSI的單向總線的控制總線；及總線主控器和集成協(xié)處理器包式存儲(chǔ)器LSI之間的雙向總線的數(shù)據(jù)總線。
13.如權(quán)利要求9的存儲(chǔ)器/協(xié)處理器總線，包括從總線主控器到集成協(xié)處理器包式存儲(chǔ)器LSI的單向總線的控制總線；及總線主控器和集成協(xié)處理器包式存儲(chǔ)器LSI之間的雙向總線的數(shù)據(jù)總線。
14.如權(quán)利要求10的存儲(chǔ)器/協(xié)處理器總線，包括從總線主控器到集成協(xié)處理器包式存儲(chǔ)器LSI的單向總線的控制總線；及總線主控器和集成協(xié)處理器包式存儲(chǔ)器LSI之間的雙向總線的數(shù)據(jù)總線。
15.如權(quán)利要求11的存儲(chǔ)器/協(xié)處理器總線，包括從總線主控器到集成協(xié)處理器包式存儲(chǔ)器LSI的單向總線的控制總線；及總線主控器和集成協(xié)處理器包式存儲(chǔ)器LSI之間的雙向總線的數(shù)據(jù)總線。
16.如權(quán)利要求8的存儲(chǔ)器/協(xié)處理器總線，包括從總線主控器到集成協(xié)處理器包式存儲(chǔ)器LSI的單向總線的請(qǐng)求總線；及從集成協(xié)處理器包式存儲(chǔ)器LSI到總線主控器的單向總線的應(yīng)答總線。
17.如權(quán)利要求9的存儲(chǔ)器/協(xié)處理器總線，包括從總線主控器到集成協(xié)處理器包式存儲(chǔ)器LSI的單向總線的請(qǐng)求總線；及從集成協(xié)處理器包式存儲(chǔ)器LSI到總線主控器的單向總線的應(yīng)答總線。
18.如權(quán)利要求10的存儲(chǔ)器/協(xié)處理器總線，包括從總線主控器到集成協(xié)處理器包式存儲(chǔ)器LSI的單向總線的請(qǐng)求總線；及從集成協(xié)處理器包式存儲(chǔ)器LSI到總線主控器的單向總線的應(yīng)答總線。
19.如權(quán)利要求11的存儲(chǔ)器/協(xié)處理器總線，包括從總線主控器到集成協(xié)處理器包式存儲(chǔ)器LSI的單向總線的請(qǐng)求總線；及從集成協(xié)處理器包式存儲(chǔ)器LSI到總線主控器的單向總線的應(yīng)答總線。
20.一種控制如權(quán)利要求1、2或3的集成協(xié)處理器包式存儲(chǔ)器LSI的方法，包括步驟接收步驟，其中接口區(qū)通過外部I/O端接收來(lái)自權(quán)利要求6或7的包式存儲(chǔ)器/協(xié)處理器總線的請(qǐng)求包；驗(yàn)證步驟，其中控制區(qū)根據(jù)存于集成協(xié)處理器包式存儲(chǔ)器LSI中的存儲(chǔ)器ID和協(xié)處理器ID，驗(yàn)證請(qǐng)求包中的設(shè)備ID字段；解碼步驟，其中只有在設(shè)備ID字段指定任何一個(gè)存于集成協(xié)處理器包式存儲(chǔ)器LSI中的存儲(chǔ)器ID和協(xié)處理器ID的情況下，控制區(qū)才把請(qǐng)求包中的命令字段解碼；以及指示步驟，其中控制區(qū)指示由設(shè)備ID字段指定的存儲(chǔ)區(qū)或協(xié)處理器區(qū)執(zhí)行由請(qǐng)求包發(fā)出請(qǐng)求的處理。
21.如權(quán)利要求1的集成協(xié)處理器包式存儲(chǔ)器LSI，其特征在于，由權(quán)利要求20的方法控制該集成協(xié)處理器包式存儲(chǔ)器LSI，且集成協(xié)處理器包式存儲(chǔ)器LSI還包括存儲(chǔ)器ID寄存器，用于存儲(chǔ)存儲(chǔ)區(qū)的存儲(chǔ)器ID的；一個(gè)或多個(gè)協(xié)處理器ID寄存器，分別用于存儲(chǔ)協(xié)處理器區(qū)的協(xié)處理器ID；及存儲(chǔ)器/協(xié)處理器ID驗(yàn)證電路，該電路與存儲(chǔ)器ID寄存器和協(xié)處理器ID寄存器連接，用于根據(jù)存儲(chǔ)于存儲(chǔ)器ID寄存器的設(shè)備ID，并行驗(yàn)證設(shè)備ID字段，根據(jù)分別存儲(chǔ)于協(xié)處理器ID寄存器中的各協(xié)處理器ID，驗(yàn)證協(xié)處理器ID字段，由此判斷設(shè)備ID字段是否指定了集成協(xié)處理器包式存儲(chǔ)器LSI中的每個(gè)存儲(chǔ)區(qū)和協(xié)處理器區(qū)。
22.如權(quán)利要求2的集成協(xié)處理器包式存儲(chǔ)器LSI，其特征在于，由權(quán)利要求20的方法控制該集成協(xié)處理器包式存儲(chǔ)器LSI，且集成協(xié)處理器包式存儲(chǔ)器LSI還包括存儲(chǔ)器ID寄存器，用于存儲(chǔ)存儲(chǔ)區(qū)的存儲(chǔ)器ID；一個(gè)或多個(gè)協(xié)處理器ID寄存器，分別用于存儲(chǔ)協(xié)處理器區(qū)的協(xié)處理器ID；及存儲(chǔ)器/協(xié)處理器ID驗(yàn)證電路，該電路與存儲(chǔ)器ID寄存器和協(xié)處理器ID寄存器連接，用于根據(jù)存儲(chǔ)于存儲(chǔ)器ID寄存器的設(shè)備ID，并行驗(yàn)證設(shè)備ID字段，根據(jù)分別存儲(chǔ)于協(xié)處理器ID寄存器中的各協(xié)處理器ID，驗(yàn)證協(xié)處理器ID字段，由此判斷設(shè)備ID字段是否指定了集成協(xié)處理器包式存儲(chǔ)器LSI中的每個(gè)存儲(chǔ)區(qū)和協(xié)處理器區(qū)。
23.如權(quán)利要求3的集成協(xié)處理器包式存儲(chǔ)器LSI，其特征在于，由權(quán)利要求20的方法控制該集成協(xié)處理器包式存儲(chǔ)器LSI，且集成協(xié)處理器包式存儲(chǔ)器LSI還包括存儲(chǔ)器ID寄存器，用于存儲(chǔ)存儲(chǔ)區(qū)的存儲(chǔ)器ID；一個(gè)或多個(gè)協(xié)處理器ID寄存器，分別用于存儲(chǔ)協(xié)處理器區(qū)的協(xié)處理器ID；及存儲(chǔ)器/協(xié)處理器ID驗(yàn)證電路，該電路與存儲(chǔ)器ID寄存器和協(xié)處理器ID寄存器連接，用于根據(jù)存儲(chǔ)于存儲(chǔ)器ID寄存器的設(shè)備ID，并行驗(yàn)證設(shè)備ID字段，根據(jù)分別存儲(chǔ)于協(xié)處理器ID寄存器中的各協(xié)處理器ID，驗(yàn)證協(xié)處理器ID字段，由此判斷設(shè)備ID字段是否指定了集成協(xié)處理器包式存儲(chǔ)器LSI中的每個(gè)存儲(chǔ)區(qū)和協(xié)處理器區(qū)。
24.如權(quán)利要求22的集成協(xié)處理器包式存儲(chǔ)器LSI，其特征在于，提供存儲(chǔ)器ID寄存器作為存儲(chǔ)區(qū)的存儲(chǔ)控制寄存器區(qū)中的一個(gè)存儲(chǔ)控制寄存器，提供協(xié)處理器ID寄存器作為協(xié)處理器區(qū)的運(yùn)算控制寄存器區(qū)的一個(gè)運(yùn)算控制寄存器。
25.如權(quán)利要求20的方法，其特征在于，在解碼步驟，控制區(qū)使用不同的解碼方法，根據(jù)請(qǐng)求包的設(shè)備ID字段是否指定了存儲(chǔ)區(qū)或協(xié)處理器區(qū)，把命令字段解碼，其中有特定位模式的命令字段可以根據(jù)設(shè)備ID字段是否指定了存儲(chǔ)區(qū)或協(xié)處理器指定不同的處理請(qǐng)求。
26.如權(quán)利要求20的方法，其特征在于，在請(qǐng)求包中的設(shè)備ID字段指定了存儲(chǔ)區(qū)時(shí)，控制區(qū)把請(qǐng)求包的命令字段解碼，并根據(jù)解碼的結(jié)果指示存儲(chǔ)區(qū)對(duì)存儲(chǔ)區(qū)中的存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取或讀存取。
27.如權(quán)利要求20的方法，其特征在于，在請(qǐng)求包中的設(shè)備ID字段指定了存儲(chǔ)區(qū)時(shí)，控制區(qū)把請(qǐng)求包的命令字段解碼，根據(jù)解碼結(jié)果判斷存儲(chǔ)區(qū)是否可以進(jìn)行由請(qǐng)求包請(qǐng)求的寫存取或讀存取，把判斷結(jié)果作為確認(rèn)包傳輸給包式存儲(chǔ)器/協(xié)處理器總線，并在已判斷存儲(chǔ)區(qū)可以進(jìn)行存取時(shí)，指示存儲(chǔ)區(qū)對(duì)存儲(chǔ)區(qū)中的存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取或讀存取。
28.如權(quán)利要求20的方法，其特征在于，在請(qǐng)求包中的設(shè)備ID字段指定了一個(gè)協(xié)處理器區(qū)時(shí)，控制區(qū)把請(qǐng)求包的命令字段解碼，并根據(jù)解碼的結(jié)果指示指定的協(xié)處理器區(qū)對(duì)協(xié)處理器區(qū)中的運(yùn)算控制寄存器區(qū)進(jìn)行寫存取或讀存取。
29.如權(quán)利要求20的方法，其特征在于，在請(qǐng)求包中的設(shè)備ID字段指定了一個(gè)協(xié)處理器時(shí)，控制區(qū)把請(qǐng)求包的命令字段解碼，根據(jù)解碼結(jié)果判斷指定的協(xié)處理器區(qū)是否可以進(jìn)行由請(qǐng)求包請(qǐng)求的寫存取或讀存取，把判斷結(jié)果作為確認(rèn)包傳輸給包式存儲(chǔ)器/協(xié)處理器總線，并在已判斷協(xié)處理器區(qū)可以進(jìn)行存取時(shí)，指示指定的協(xié)處理器區(qū)對(duì)協(xié)處理器區(qū)中的運(yùn)算控制寄存器區(qū)進(jìn)行寫存取或讀存取。
30.如權(quán)利要求20的方法，其特征在于，在請(qǐng)求包中的設(shè)備ID字段指定了存儲(chǔ)區(qū)時(shí)，控制區(qū)把請(qǐng)求包的命令字段解碼，并根據(jù)解碼的結(jié)果指示存儲(chǔ)區(qū)對(duì)存儲(chǔ)區(qū)中的存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取或讀存?。灰约霸谡?qǐng)求包中的設(shè)備ID字段指定了一個(gè)協(xié)處理器區(qū)時(shí)，控制區(qū)把請(qǐng)求包的命令字段解碼，根據(jù)解碼結(jié)果判斷協(xié)處理器區(qū)是否可以進(jìn)行由請(qǐng)求包請(qǐng)求的寫存取或讀存取，把判斷結(jié)果作為確認(rèn)包傳輸給包式存儲(chǔ)器/協(xié)處理器總線，并在已判斷指定的協(xié)處理器區(qū)可以進(jìn)行存取時(shí)，指示指定的協(xié)處理器區(qū)對(duì)協(xié)處理器區(qū)中的運(yùn)算控制寄存器區(qū)進(jìn)行寫存取或讀存取。
31.如權(quán)利要求20的方法，其特征在于，在請(qǐng)求包中的設(shè)備ID字段指定了存儲(chǔ)區(qū)時(shí)，控制區(qū)把請(qǐng)求包的命令字段解碼，并根據(jù)解碼的結(jié)果指示存儲(chǔ)區(qū)對(duì)存儲(chǔ)區(qū)中的存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取或讀存??；在請(qǐng)求包中的設(shè)備ID字段指定了一個(gè)協(xié)處理器區(qū)時(shí)，控制區(qū)把請(qǐng)求包的命令字段解碼，然后，在被解碼的命令字段指示對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行寫存取后，控制區(qū)判斷所指定的協(xié)處理器區(qū)是否可以進(jìn)行寫存取，把判斷結(jié)果作為確認(rèn)包傳輸給包式存儲(chǔ)器/協(xié)處理器總線，并在判斷協(xié)處理器區(qū)可以進(jìn)行存取后，指示指定的協(xié)處理器區(qū)對(duì)協(xié)處理器區(qū)中的控制寄存器區(qū)進(jìn)行寫存??；及在被解碼的命令字段指示對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行讀存取后，控制區(qū)指示指定的協(xié)處理器區(qū)對(duì)協(xié)處理器區(qū)中的運(yùn)算控制寄存器區(qū)進(jìn)行讀存取。
32.如權(quán)利要求26的方法，其特征在于，在對(duì)存儲(chǔ)核心區(qū)進(jìn)行寫存取時(shí)，存儲(chǔ)區(qū)接收已含于寫數(shù)據(jù)包中的寫數(shù)據(jù)，該寫數(shù)據(jù)包是控制區(qū)通過接口區(qū)從包式存儲(chǔ)器/協(xié)處理器總線接收的，并利用由請(qǐng)求包的參數(shù)字段指定的地址將寫數(shù)據(jù)寫入存儲(chǔ)核心區(qū)。
33.如權(quán)利要求27的方法，其特征在于，在對(duì)存儲(chǔ)核心區(qū)進(jìn)行寫存取時(shí)，存儲(chǔ)區(qū)接收已含于寫數(shù)據(jù)包中的寫數(shù)據(jù)，該寫數(shù)據(jù)包是控制區(qū)通過接口區(qū)從包式存儲(chǔ)器/協(xié)處理器總線接收的，并利用由請(qǐng)求包的參數(shù)字段指定的存儲(chǔ)地址將寫數(shù)據(jù)寫入存儲(chǔ)核心區(qū)。
34.如權(quán)利要求30的方法，其特征在于，在對(duì)存儲(chǔ)核心區(qū)進(jìn)行寫存取時(shí)，存儲(chǔ)區(qū)接收已含于寫數(shù)據(jù)包中的寫數(shù)據(jù)，該寫數(shù)據(jù)包是控制區(qū)通過接口區(qū)從包式存儲(chǔ)器/協(xié)處理器總線接收的，并利用由請(qǐng)求包的參數(shù)字段指定的存儲(chǔ)地址將寫數(shù)據(jù)寫入存儲(chǔ)核心區(qū)。
35.如權(quán)利要求31的方法，其特征在于，在對(duì)存儲(chǔ)核心區(qū)進(jìn)行寫存取時(shí)，存儲(chǔ)區(qū)接收已含于寫數(shù)據(jù)包中的寫數(shù)據(jù)，該寫數(shù)據(jù)包是控制區(qū)通過接口區(qū)從包式存儲(chǔ)器/協(xié)處理器總線接收的，并利用由請(qǐng)求包的參數(shù)字段指定的存儲(chǔ)地址將寫數(shù)據(jù)寫入存儲(chǔ)核心區(qū)。
36.如權(quán)利要求26的方法，其特征在于，在對(duì)存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取時(shí)，存儲(chǔ)區(qū)接收已含于寫數(shù)據(jù)包中的寫數(shù)據(jù)，該寫數(shù)據(jù)包是控制區(qū)通過接口區(qū)從包式存儲(chǔ)器/協(xié)處理器總線接收的，并利用由請(qǐng)求包的參數(shù)字段指定的存儲(chǔ)地址將寫數(shù)據(jù)寫入存儲(chǔ)控制寄存器。
37.如權(quán)利要求27的方法，其特征在于，在對(duì)存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取時(shí)，存儲(chǔ)區(qū)接收已含于寫數(shù)據(jù)包中的寫數(shù)據(jù)，該寫數(shù)據(jù)包是控制區(qū)通過接口區(qū)從包式存儲(chǔ)器/協(xié)處理器總線接收的，并將寫數(shù)據(jù)寫入由請(qǐng)求包的參數(shù)字段指定的存儲(chǔ)控制寄存器。
38.如權(quán)利要求30的方法，其特征在于，在對(duì)存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取時(shí)，存儲(chǔ)區(qū)接收已含于寫數(shù)據(jù)包中的寫數(shù)據(jù)，該寫數(shù)據(jù)包是控制區(qū)通過接口區(qū)從包式存儲(chǔ)器/協(xié)處理器總線接收的，并將寫數(shù)據(jù)寫入由請(qǐng)求包的參數(shù)字段指定的存儲(chǔ)控制寄存器。
39.如權(quán)利要求31的方法，其特征在于，在對(duì)存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取時(shí)，存儲(chǔ)區(qū)接收已含于寫數(shù)據(jù)包中的寫數(shù)據(jù)，該寫數(shù)據(jù)包是控制區(qū)通過接口區(qū)從包式存儲(chǔ)器/協(xié)處理器總線接收的，并將寫數(shù)據(jù)寫入由請(qǐng)求包的參數(shù)字段指定的存儲(chǔ)控制寄存器。
40.如權(quán)利要求26的方法，其特征在于，在對(duì)存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取時(shí)，存儲(chǔ)區(qū)接收已含于來(lái)自控制區(qū)的請(qǐng)求包的部分參數(shù)字段中的寫數(shù)據(jù)，并將寫數(shù)據(jù)寫入由請(qǐng)求包的部分參數(shù)字段指定的存儲(chǔ)控制寄存器。
41.如權(quán)利要求27的方法，其特征在于，在對(duì)存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取時(shí)，存儲(chǔ)區(qū)接收已含于來(lái)自控制區(qū)的請(qǐng)求包的部分參數(shù)字段中的寫數(shù)據(jù)，并將寫數(shù)據(jù)寫入由請(qǐng)求包的部分參數(shù)字段指定的存儲(chǔ)控制寄存器。
42.如權(quán)利要求30的方法，其特征在于，在對(duì)存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取時(shí)，存儲(chǔ)區(qū)接收已含于來(lái)自控制區(qū)的請(qǐng)求包的部分參數(shù)字段中的寫數(shù)據(jù)，并將寫數(shù)據(jù)寫入由請(qǐng)求包的部分參數(shù)字段指定的存儲(chǔ)控制寄存器。
43.如權(quán)利要求31的方法，其特征在于，在對(duì)存儲(chǔ)控制寄存器區(qū)進(jìn)行寫存取時(shí)，存儲(chǔ)區(qū)接收已含于來(lái)自控制區(qū)的請(qǐng)求包的部分參數(shù)字段中的寫數(shù)據(jù)，并將寫數(shù)據(jù)寫入由請(qǐng)求包的部分參數(shù)字段指定的存儲(chǔ)控制寄存器。
44.如權(quán)利要求26的方法，其特征在于，在對(duì)存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)進(jìn)行讀存取時(shí)，存儲(chǔ)區(qū)根據(jù)請(qǐng)求包中的參數(shù)字段的指定，從存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)讀出數(shù)據(jù)，并將該數(shù)據(jù)提供給控制區(qū)，控制區(qū)組合包括該數(shù)據(jù)的讀數(shù)據(jù)包，接口區(qū)通過外部I/O端將讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
45.如權(quán)利要求27的方法，其特征在于，在對(duì)存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)進(jìn)行讀存取時(shí)，存儲(chǔ)區(qū)根據(jù)請(qǐng)求包中的參數(shù)字段的指定，從存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)讀出數(shù)據(jù)，并將該數(shù)據(jù)提供給控制區(qū)，控制區(qū)組合包括該數(shù)據(jù)的讀數(shù)據(jù)包，接口區(qū)通過外部I/O端將讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
46.如權(quán)利要求30的方法，其特征在于，在對(duì)存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)進(jìn)行讀存取時(shí)，存儲(chǔ)區(qū)根據(jù)請(qǐng)求包中的參數(shù)字段的指定，從存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)讀出數(shù)據(jù)，并將該數(shù)據(jù)提供給控制區(qū)，控制區(qū)組合包括該數(shù)據(jù)的讀數(shù)據(jù)包，接口區(qū)通過外部I/O端將讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
47.如權(quán)利要求31的方法，其特征在于，在對(duì)存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)進(jìn)行讀存取時(shí)，存儲(chǔ)區(qū)根據(jù)請(qǐng)求包中的參數(shù)字段的指定，從存儲(chǔ)核心區(qū)或存儲(chǔ)控制寄存器區(qū)讀出數(shù)據(jù)，并將該數(shù)據(jù)提供給控制區(qū)，控制區(qū)組合包括該數(shù)據(jù)的讀數(shù)據(jù)包，接口區(qū)通過外部I/O端將讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
48.如權(quán)利要求28的方法，其特征在于，在對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行寫存取時(shí)，協(xié)處理器區(qū)接收已含于寫數(shù)據(jù)包中的寫數(shù)據(jù)，該寫數(shù)據(jù)包是控制區(qū)通過接口區(qū)從包式存儲(chǔ)器/協(xié)處理器總線接收的，并將寫數(shù)據(jù)寫入請(qǐng)求包的參數(shù)字段指定的運(yùn)算控制寄存器。
49.如權(quán)利要求29的方法，其特征在于，在對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行寫存取時(shí)，協(xié)處理器區(qū)接收已含于寫數(shù)據(jù)包中的寫數(shù)據(jù)，該寫數(shù)據(jù)包是控制區(qū)通過接口區(qū)從包式存儲(chǔ)器/協(xié)處理器總線接收的，并將寫數(shù)據(jù)寫入請(qǐng)求包的參數(shù)字段指定的運(yùn)算控制寄存器。
50.如權(quán)利要求30的方法，其特征在于，在對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行寫存取時(shí)，協(xié)處理器區(qū)接收已含于寫數(shù)據(jù)包中的寫數(shù)據(jù)，該寫數(shù)據(jù)包是控制區(qū)通過接口區(qū)從包式存儲(chǔ)器/協(xié)處理器總線接收的，并將寫數(shù)據(jù)寫入請(qǐng)求包的參數(shù)字段指定的運(yùn)算控制寄存器。
51.如權(quán)利要求31的方法，其特征在于，在對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行寫存取時(shí)，協(xié)處理器區(qū)接收已含于寫數(shù)據(jù)包中的寫數(shù)據(jù)，該寫數(shù)據(jù)包是控制區(qū)通過接口區(qū)從包式存儲(chǔ)器/協(xié)處理器總線接收的，并將寫數(shù)據(jù)寫入請(qǐng)求包的參數(shù)字段指定的運(yùn)算控制寄存器。
52.如權(quán)利要求28的方法，其特征在于，在對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行寫存取時(shí)，協(xié)處理器區(qū)接收已含于來(lái)自控制區(qū)的請(qǐng)求包的部分參數(shù)字段中的寫數(shù)據(jù)，并將寫數(shù)據(jù)包寫入由請(qǐng)求包的部分參數(shù)字段指定的運(yùn)算控制寄存器。
53.如權(quán)利要求29的方法，其特征在于，在對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行寫存取時(shí)，協(xié)處理器區(qū)接收已含于來(lái)自控制區(qū)的請(qǐng)求包的部分參數(shù)字段中的寫數(shù)據(jù)，并將寫數(shù)據(jù)包寫入由請(qǐng)求包的部分參數(shù)字段指定的運(yùn)算控制寄存器。
54.如權(quán)利要求30的方法，其特征在于，在對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行寫存取時(shí)，協(xié)處理器區(qū)接收已含于來(lái)自控制區(qū)的請(qǐng)求包的部分參數(shù)字段中的寫數(shù)據(jù)，并將寫數(shù)據(jù)包寫入由請(qǐng)求包的部分參數(shù)字段指定的運(yùn)算控制寄存器。
55.如權(quán)利要求31的方法，其特征在于，在對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行寫存取時(shí)，協(xié)處理器區(qū)接收已含于來(lái)自控制區(qū)的請(qǐng)求包的部分參數(shù)字段中的寫數(shù)據(jù)，并將寫數(shù)據(jù)包寫入由請(qǐng)求包的部分參數(shù)字段指定的運(yùn)算控制寄存器。
56.如權(quán)利要求28的方法，其特征在于，在對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行讀存取時(shí)，協(xié)處理器區(qū)從由請(qǐng)求包的參數(shù)字段指定的運(yùn)算控制寄存器讀取數(shù)據(jù)，并將該數(shù)據(jù)提供給控制區(qū)，控制區(qū)組合成包括該數(shù)據(jù)的讀數(shù)據(jù)包，接口區(qū)通過外部I/O端將讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
57.如權(quán)利要求29的方法，其特征在于，在對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行讀存取時(shí)，協(xié)處理器區(qū)從由請(qǐng)求包的參數(shù)字段指定的運(yùn)算控制寄存器讀取數(shù)據(jù)，并將該數(shù)據(jù)提供給控制區(qū)，控制區(qū)組合成包括該數(shù)據(jù)的讀數(shù)據(jù)包，接口區(qū)通過外部I/O端將讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
58.如權(quán)利要求30的方法，其特征在于，在對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行讀存取時(shí)，協(xié)處理器區(qū)從由請(qǐng)求包的參數(shù)字段指定的運(yùn)算控制寄存器讀取數(shù)據(jù)，并將該數(shù)據(jù)提供給控制區(qū)，控制區(qū)組合成包括該數(shù)據(jù)的讀數(shù)據(jù)包，接口區(qū)通過外部I/O端將讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
59.如權(quán)利要求31的方法，其特征在于，在對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行讀存取時(shí)，協(xié)處理器區(qū)從由請(qǐng)求包的參數(shù)字段指定的運(yùn)算控制寄存器讀取數(shù)據(jù)，并將該數(shù)據(jù)提供給控制區(qū)，控制區(qū)組合成包括該數(shù)據(jù)的讀數(shù)據(jù)包，接口區(qū)通過外部I/O端將讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
60.如權(quán)利要求31的方法，其特征在于，在對(duì)存儲(chǔ)核心區(qū)、存儲(chǔ)控制寄存器區(qū)或運(yùn)算控制寄存器區(qū)進(jìn)行讀存取時(shí)，在接收了請(qǐng)求包后，集成協(xié)處理器包式存儲(chǔ)器LSI以預(yù)定總線時(shí)序?qū)⒆x數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線，及在對(duì)運(yùn)算控制寄存器區(qū)進(jìn)行寫存取時(shí)，在接收了請(qǐng)求包后，集成協(xié)處理器包式存儲(chǔ)器LSI以相同的預(yù)定總線時(shí)序?qū)⒋_認(rèn)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
61.如權(quán)利要求28的方法，其特征在于，在運(yùn)算控制寄存器區(qū)提供運(yùn)算啟動(dòng)寄存器，以便在協(xié)處理器區(qū)開始進(jìn)行算術(shù)邏輯運(yùn)算時(shí)，協(xié)處理器區(qū)能夠查閱運(yùn)算啟動(dòng)寄存器，在對(duì)運(yùn)算啟動(dòng)寄存器的寫存取由請(qǐng)求包中的命令字段和參數(shù)字段指定時(shí)，包含于請(qǐng)求包的參數(shù)字段中的寫數(shù)據(jù)，或包含于寫數(shù)據(jù)包中的寫數(shù)據(jù)用作表示將要執(zhí)行的算術(shù)邏輯運(yùn)算程序的第一指令地址的程序指針，在程序指針寫入到運(yùn)算啟動(dòng)寄存器后，協(xié)處理器區(qū)開始利用程序指針進(jìn)行算術(shù)邏輯運(yùn)算。
62.如權(quán)利要求29的方法，其特征在于，在運(yùn)算控制寄存器區(qū)提供運(yùn)算啟動(dòng)寄存器，以便在協(xié)處理器區(qū)開始進(jìn)行算術(shù)邏輯運(yùn)算時(shí)，協(xié)處理器區(qū)能夠查閱運(yùn)算啟動(dòng)寄存器，在對(duì)運(yùn)算啟動(dòng)寄存器的寫存取由請(qǐng)求包中的命令字段和參數(shù)字段指定時(shí)，包含于請(qǐng)求包的參數(shù)字段中的寫數(shù)據(jù)，或包含于寫數(shù)據(jù)包中的寫數(shù)據(jù)用作表示將要執(zhí)行的算術(shù)邏輯運(yùn)算程序的第一指令地址的程序指針，在程序指針寫入到運(yùn)算啟動(dòng)寄存器后，協(xié)處理器區(qū)開始利用程序指針進(jìn)行算術(shù)邏輯運(yùn)算。
63.如權(quán)利要求30的方法，其特征在于，在運(yùn)算控制寄存器區(qū)提供運(yùn)算啟動(dòng)寄存器，以便在協(xié)處理器區(qū)開始進(jìn)行算術(shù)邏輯運(yùn)算時(shí)，協(xié)處理器區(qū)能夠查閱運(yùn)算啟動(dòng)寄存器，在對(duì)運(yùn)算啟動(dòng)寄存器的寫存取由請(qǐng)求包中的命令字段和參數(shù)字段指定時(shí)，包含于請(qǐng)求包的參數(shù)字段中的寫數(shù)據(jù)，或包含于寫數(shù)據(jù)包中的寫數(shù)據(jù)用作表示將要執(zhí)行的算術(shù)邏輯運(yùn)算程序的第一指令地址的程序指針，在程序指針寫入到運(yùn)算啟動(dòng)寄存器后，協(xié)處理器區(qū)開始利用程序指針進(jìn)行算術(shù)邏輯運(yùn)算。
64.如權(quán)利要求31的方法，其特征在于，在運(yùn)算控制寄存器區(qū)提供運(yùn)算啟動(dòng)寄存器，以便在協(xié)處理器區(qū)開始進(jìn)行算術(shù)邏輯運(yùn)算時(shí)，協(xié)處理器區(qū)能夠查閱運(yùn)算啟動(dòng)寄存器，在對(duì)運(yùn)算啟動(dòng)寄存器的寫存取由請(qǐng)求包中的命令字段和參數(shù)字段指定時(shí)，包含于請(qǐng)求包的參數(shù)字段中的寫數(shù)據(jù)，或包含于寫數(shù)據(jù)包中的寫數(shù)據(jù)用作表示將要執(zhí)行的算術(shù)邏輯運(yùn)算程序的第一指令地址的程序指針，在程序指針寫入到運(yùn)算啟動(dòng)寄存器后，協(xié)處理器區(qū)開始利用程序指針進(jìn)行算術(shù)邏輯運(yùn)算。
65.如權(quán)利要求61的方法，其特征在于，在對(duì)運(yùn)算啟動(dòng)寄存器的寫存取由請(qǐng)求包指定時(shí)，表示協(xié)處理器區(qū)是否能進(jìn)行指定的算術(shù)邏輯運(yùn)算的信息被作為確認(rèn)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線，并且只有在指定的算術(shù)邏輯運(yùn)算可以由協(xié)處理器區(qū)進(jìn)行時(shí)，協(xié)處理器區(qū)才進(jìn)行算術(shù)邏輯運(yùn)算。
66.如權(quán)利要求62的方法，其特征在于，在對(duì)運(yùn)算啟動(dòng)寄存器的寫存取由請(qǐng)求包指定時(shí)，表示協(xié)處理器區(qū)是否能進(jìn)行指定的算術(shù)邏輯運(yùn)算的信息被作為確認(rèn)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線，并且只有在指定的算術(shù)邏輯運(yùn)算可以由協(xié)處理器區(qū)進(jìn)行時(shí)，協(xié)處理器區(qū)才進(jìn)行算術(shù)邏輯運(yùn)算。
67.如權(quán)利要求63的方法，其特征在于，在對(duì)運(yùn)算啟動(dòng)寄存器的寫存取由請(qǐng)求包指定時(shí)，表示協(xié)處理器區(qū)是否能進(jìn)行指定的算術(shù)邏輯運(yùn)算的信息被作為確認(rèn)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線，并且只有在指定的算術(shù)邏輯運(yùn)算可以由協(xié)處理器區(qū)進(jìn)行時(shí)，協(xié)處理器區(qū)才進(jìn)行算術(shù)邏輯運(yùn)算。
68.如權(quán)利要求64的方法，其特征在于，在對(duì)運(yùn)算啟動(dòng)寄存器的寫存取由請(qǐng)求包指定時(shí)，表示協(xié)處理器區(qū)是否能進(jìn)行指定的算術(shù)邏輯運(yùn)算的信息被作為確認(rèn)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線，并且只有在指定的算術(shù)邏輯運(yùn)算可以由協(xié)處理器區(qū)進(jìn)行時(shí)，協(xié)處理器區(qū)才進(jìn)行算術(shù)邏輯運(yùn)算。
69.如權(quán)利要求56的方法，其特征在于，提供一個(gè)運(yùn)算結(jié)果寄存器，作為一個(gè)運(yùn)算控制寄存器，以便協(xié)處理器區(qū)可以向運(yùn)算結(jié)果寄存器中寫入算術(shù)邏輯運(yùn)算結(jié)果，在對(duì)運(yùn)算結(jié)果寄存器的讀存取由請(qǐng)求包中的命令字段和參數(shù)字段指定時(shí)，讀出存儲(chǔ)于運(yùn)算結(jié)果寄存器中的數(shù)據(jù)，并組合成讀數(shù)據(jù)包，并將讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
70.如權(quán)利要求57的方法，其特征在于，提供一個(gè)運(yùn)算結(jié)果寄存器，作為一個(gè)運(yùn)算控制寄存器，以便協(xié)處理器區(qū)可以向運(yùn)算結(jié)果寄存器中寫入算術(shù)邏輯運(yùn)算結(jié)果，在對(duì)運(yùn)算結(jié)果寄存器的讀存取由請(qǐng)求包中的命令字段和參數(shù)字段指定時(shí)，讀出存儲(chǔ)于運(yùn)算結(jié)果寄存器中的數(shù)據(jù)，并組合成讀數(shù)據(jù)包，并將讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
71.如權(quán)利要求58的方法，其特征在于，提供一個(gè)運(yùn)算結(jié)果寄存器，作為一個(gè)運(yùn)算控制寄存器，以便協(xié)處理器區(qū)可以向運(yùn)算結(jié)果寄存器中寫入算術(shù)邏輯運(yùn)算結(jié)果，在對(duì)運(yùn)算結(jié)果寄存器的讀存取由請(qǐng)求包中的命令字段和參數(shù)字段指定時(shí)，讀出存儲(chǔ)于運(yùn)算結(jié)果寄存器中的數(shù)據(jù)，并組合成讀數(shù)據(jù)包，并將讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
72.如權(quán)利要求59的方法，其特征在于，提供一個(gè)運(yùn)算結(jié)果寄存器，作為一個(gè)運(yùn)算控制寄存器，以便協(xié)處理器區(qū)可以向運(yùn)算結(jié)果寄存器中寫入算術(shù)邏輯運(yùn)算結(jié)果，在對(duì)運(yùn)算結(jié)果寄存器的讀存取由請(qǐng)求包中的命令字段和參數(shù)字段指定時(shí)，讀出存儲(chǔ)于運(yùn)算結(jié)果寄存器中的數(shù)據(jù)，并組合成讀數(shù)據(jù)包，并將讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
73.如權(quán)利要求69的方法，其特征在于，在對(duì)運(yùn)算結(jié)果寄存器的讀存取由請(qǐng)求包指定時(shí)，表示算術(shù)邏輯運(yùn)算結(jié)果是否已寫入指定運(yùn)算結(jié)果寄存器的信息被作為確認(rèn)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線，并且只有在算術(shù)邏輯運(yùn)算的結(jié)果已寫入到運(yùn)算結(jié)果寄存器中后，才進(jìn)行對(duì)運(yùn)算結(jié)果寄存器的讀存取。
74.如權(quán)利要求70的方法，其特征在于，在對(duì)運(yùn)算結(jié)果寄存器的讀存取由請(qǐng)求包指定時(shí)，表示算術(shù)邏輯運(yùn)算結(jié)果是否已寫入指定運(yùn)算結(jié)果寄存器的信息被作為確認(rèn)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線，并且只有在算術(shù)邏輯運(yùn)算的結(jié)果已寫入到運(yùn)算結(jié)果寄存器中后，才進(jìn)行對(duì)運(yùn)算結(jié)果寄存器的讀存取。
75.如權(quán)利要求71的方法，其特征在于，在對(duì)運(yùn)算結(jié)果寄存器的讀存取由請(qǐng)求包指定時(shí)，表示算術(shù)邏輯運(yùn)算結(jié)果是否已寫入指定運(yùn)算結(jié)果寄存器的信息被作為確認(rèn)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線，并且只有在算術(shù)邏輯運(yùn)算的結(jié)果已寫入到運(yùn)算結(jié)果寄存器中后，才進(jìn)行對(duì)運(yùn)算結(jié)果寄存器的讀存取。
76.如權(quán)利要求72的方法，其特征在于，在對(duì)運(yùn)算結(jié)果寄存器的讀存取由請(qǐng)求包指定時(shí)，表示算術(shù)邏輯運(yùn)算結(jié)果是否已寫入指定運(yùn)算結(jié)果寄存器的信息被作為確認(rèn)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線，并且只有在算術(shù)邏輯運(yùn)算的結(jié)果已寫入到運(yùn)算結(jié)果寄存器中后，才進(jìn)行對(duì)運(yùn)算結(jié)果寄存器的讀存取。
77.如權(quán)利要求69的方法，其特征在于，在對(duì)運(yùn)算結(jié)果寄存器的讀存取由請(qǐng)求包指定時(shí)，包含于讀數(shù)據(jù)包中的表示算術(shù)邏輯運(yùn)算結(jié)果是否已寫入指定的運(yùn)算結(jié)果寄存器的信息被傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
78.如權(quán)利要求70的方法，其特征在于，在對(duì)運(yùn)算結(jié)果寄存器的讀存取由請(qǐng)求包指定時(shí)，包含于讀數(shù)據(jù)包中的表示算術(shù)邏輯運(yùn)算結(jié)果是否已寫入指定的運(yùn)算結(jié)果寄存器的信息被傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
79.如權(quán)利要求71的方法，其特征在于，在對(duì)運(yùn)算結(jié)果寄存器的讀存取由請(qǐng)求包指定時(shí)，包含于讀數(shù)據(jù)包中的表示算術(shù)邏輯運(yùn)算結(jié)果是否已寫入指定的運(yùn)算結(jié)果寄存器的信息被傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
80.如權(quán)利要求72的方法，其特征在于，在對(duì)運(yùn)算結(jié)果寄存器的讀存取由請(qǐng)求包指定時(shí)，包含于讀數(shù)據(jù)包中的表示算術(shù)邏輯運(yùn)算結(jié)果是否已寫入指定的運(yùn)算結(jié)果寄存器的信息被傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
81.如權(quán)利要求61的方法，其特征在于，在通過對(duì)運(yùn)算控制寄存器的寫存取，將協(xié)處理器進(jìn)行算術(shù)邏輯運(yùn)算所必需的參數(shù)寫入了要求數(shù)量的運(yùn)算控制寄存器后，協(xié)處理器區(qū)根據(jù)對(duì)運(yùn)算啟動(dòng)寄存器的寫存取開始進(jìn)行算術(shù)邏輯運(yùn)算，并且協(xié)處理器區(qū)查閱存儲(chǔ)于運(yùn)算控制寄存器中的參數(shù)進(jìn)行算術(shù)邏輯運(yùn)算。
82.如權(quán)利要求62的方法，其特征在于，在通過對(duì)運(yùn)算控制寄存器的寫存取，將協(xié)處理器進(jìn)行算術(shù)邏輯運(yùn)算所必需的參數(shù)寫入了要求數(shù)量的運(yùn)算控制寄存器后，協(xié)處理器區(qū)根據(jù)對(duì)運(yùn)算啟動(dòng)寄存器的寫存取開始進(jìn)行算術(shù)邏輯運(yùn)算，并且協(xié)處理器區(qū)查閱存儲(chǔ)于運(yùn)算控制寄存器中的參數(shù)進(jìn)行算術(shù)邏輯運(yùn)算。
83.如權(quán)利要求63的方法，其特征在于，在通過對(duì)運(yùn)算控制寄存器的寫存取，將協(xié)處理器進(jìn)行算術(shù)邏輯運(yùn)算所必需的參數(shù)寫入了要求數(shù)量的運(yùn)算控制寄存器后，協(xié)處理器區(qū)根據(jù)對(duì)運(yùn)算啟動(dòng)寄存器的寫存取開始進(jìn)行算術(shù)邏輯運(yùn)算，并且協(xié)處理器區(qū)查閱存儲(chǔ)于運(yùn)算控制寄存器中的參數(shù)進(jìn)行算術(shù)邏輯運(yùn)算。
84.如權(quán)利要求64的方法，其特征在于，在通過對(duì)運(yùn)算控制寄存器的寫存取，將協(xié)處理器進(jìn)行算術(shù)邏輯運(yùn)算所必需的參數(shù)寫入了要求數(shù)量的運(yùn)算控制寄存器后，協(xié)處理器區(qū)根據(jù)對(duì)運(yùn)算啟動(dòng)寄存器的寫存取開始進(jìn)行算術(shù)邏輯運(yùn)算，并且協(xié)處理器區(qū)查閱存儲(chǔ)于運(yùn)算控制寄存器中的參數(shù)進(jìn)行算術(shù)邏輯運(yùn)算。
85.如權(quán)利要求69的方法，其特征在于，在算術(shù)邏輯運(yùn)算的結(jié)果不能容納于運(yùn)算結(jié)果寄存器時(shí)，要求數(shù)量的運(yùn)算控制寄存器還用于存儲(chǔ)部分算術(shù)邏輯運(yùn)算結(jié)果，并且在通過對(duì)運(yùn)算結(jié)果寄存器的讀存取成功地讀出了部分結(jié)果后，通過對(duì)運(yùn)算控制寄存器的讀存取，從協(xié)處理器區(qū)讀出算術(shù)邏輯運(yùn)算結(jié)果。
86.如權(quán)利要求70的方法，其特征在于，在算術(shù)邏輯運(yùn)算的結(jié)果不能容納于運(yùn)算結(jié)果寄存器時(shí)，要求數(shù)量的運(yùn)算控制寄存器還用于存儲(chǔ)部分算術(shù)邏輯運(yùn)算結(jié)果，并且在通過對(duì)運(yùn)算結(jié)果寄存器的讀存取成功地讀出了部分結(jié)果后，通過對(duì)運(yùn)算控制寄存器的讀存取，從協(xié)處理器區(qū)讀出算術(shù)邏輯運(yùn)算結(jié)果。
87.如權(quán)利要求71的方法，其特征在于，在算術(shù)邏輯運(yùn)算的結(jié)果不能容納于運(yùn)算結(jié)果寄存器時(shí)，要求數(shù)量的運(yùn)算控制寄存器還用于存儲(chǔ)部分算術(shù)邏輯運(yùn)算結(jié)果，并且在通過對(duì)運(yùn)算結(jié)果寄存器的讀存取成功地讀出了部分結(jié)果后，通過對(duì)運(yùn)算控制寄存器的讀存取，從協(xié)處理器區(qū)讀出算術(shù)邏輯運(yùn)算結(jié)果。
88.如權(quán)利要求72的方法，其特征在于，在算術(shù)邏輯運(yùn)算的結(jié)果不能容納于運(yùn)算結(jié)果寄存器時(shí)，要求數(shù)量的運(yùn)算控制寄存器還用于存儲(chǔ)部分算術(shù)邏輯運(yùn)算結(jié)果，并且在通過對(duì)運(yùn)算結(jié)果寄存器的讀存取成功地讀出了部分結(jié)果后，通過對(duì)運(yùn)算控制寄存器的讀存取，從協(xié)處理器區(qū)讀出算術(shù)邏輯運(yùn)算結(jié)果。
89.如權(quán)利要求56的方法，其特征在于，要求數(shù)量的運(yùn)算控制寄存器用于存儲(chǔ)協(xié)處理器區(qū)進(jìn)行算術(shù)邏輯運(yùn)算期間產(chǎn)生的中間數(shù)據(jù)，在對(duì)一個(gè)存儲(chǔ)中間數(shù)據(jù)的運(yùn)算控制寄存器的讀存取由請(qǐng)求包中的命令字段和參數(shù)字段指定時(shí)，讀出存儲(chǔ)于運(yùn)算控制寄存器中的中間數(shù)據(jù)，并將之組合成讀數(shù)據(jù)包，然后將該讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
90.如權(quán)利要求57的方法，其特征在于，要求數(shù)量的運(yùn)算控制寄存器用于存儲(chǔ)協(xié)處理器區(qū)進(jìn)行算術(shù)邏輯運(yùn)算期間產(chǎn)生的中間數(shù)據(jù)，在對(duì)一個(gè)存儲(chǔ)中間數(shù)據(jù)的運(yùn)算控制寄存器的讀存取由請(qǐng)求包中的命令字段和參數(shù)字段指定時(shí)，讀出存儲(chǔ)于運(yùn)算控制寄存器中的中間數(shù)據(jù)，并將之組合成讀數(shù)據(jù)包，然后將該讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
91.如權(quán)利要求58的方法，其特征在于，要求數(shù)量的運(yùn)算控制寄存器用于存儲(chǔ)協(xié)處理器區(qū)進(jìn)行算術(shù)邏輯運(yùn)算期間產(chǎn)生的中間數(shù)據(jù)，在對(duì)一個(gè)存儲(chǔ)中間數(shù)據(jù)的運(yùn)算控制寄存器的讀存取由請(qǐng)求包中的命令字段和參數(shù)字段指定時(shí)，讀出存儲(chǔ)于運(yùn)算控制寄存器中的中間數(shù)據(jù)，并將之組合成讀數(shù)據(jù)包，然后將該讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
92.如權(quán)利要求59的方法，其特征在于，要求數(shù)量的運(yùn)算控制寄存器用于存儲(chǔ)協(xié)處理器區(qū)進(jìn)行算術(shù)邏輯運(yùn)算期間產(chǎn)生的中間數(shù)據(jù)，在對(duì)一個(gè)存儲(chǔ)中間數(shù)據(jù)的運(yùn)算控制寄存器的讀存取由請(qǐng)求包中的命令字段和參數(shù)字段指定時(shí)，讀出存儲(chǔ)于運(yùn)算控制寄存器中的中間數(shù)據(jù)，并將之組合成讀數(shù)據(jù)包，然后將該讀數(shù)據(jù)包傳輸?shù)桨酱鎯?chǔ)器/協(xié)處理器總線。
93.如權(quán)利要求21的集成處理器包式存儲(chǔ)器LSI，其特征在于，集成協(xié)處理器包式存儲(chǔ)器LSI具有外部選擇輸入(select-in)端和外部選擇輸出(select-out)端，每個(gè)存儲(chǔ)器區(qū)和協(xié)處理器區(qū)具有內(nèi)部選擇輸入端和內(nèi)部選擇輸出端，通過連接內(nèi)部選擇輸出端與相應(yīng)的內(nèi)部選擇輸入端，并將所有存儲(chǔ)區(qū)與協(xié)處理器區(qū)連接成鏈，形成存儲(chǔ)區(qū)/協(xié)處理器區(qū)鏈，集成協(xié)處理器包式存儲(chǔ)器LSI的外部選擇輸入端與存儲(chǔ)區(qū)/協(xié)處理器區(qū)鏈的第一塊的內(nèi)部選擇輸入端連接，及存儲(chǔ)器區(qū)/協(xié)處理器區(qū)鏈的最后一塊的內(nèi)部選擇輸出端與集成協(xié)處理器包式存儲(chǔ)器LSI的外部選擇輸出端連接。
94.一種控制權(quán)利要求93的集成協(xié)處理器包式存儲(chǔ)器LSI的方法，其特征在于，在初始化處理時(shí)，集成協(xié)處理器包式存儲(chǔ)器LSI中存儲(chǔ)區(qū)和協(xié)處理器區(qū)的存儲(chǔ)器ID和協(xié)處理器ID設(shè)定為預(yù)定的初始值，并且存儲(chǔ)區(qū)和協(xié)處理器區(qū)的所有內(nèi)部選擇輸出端設(shè)定為邏輯值‘0’，及初始化處理后，只要向其內(nèi)部選擇輸入端提供邏輯值‘0’，每一個(gè)其存儲(chǔ)器ID和協(xié)處理器ID已設(shè)定為初始值的存儲(chǔ)區(qū)和協(xié)處理器區(qū)忽略對(duì)其的寫存取，并連續(xù)從其內(nèi)部選擇輸出端輸出邏輯值‘0’，只要向其內(nèi)部選擇輸入端提供邏輯值‘1’，每個(gè)存儲(chǔ)區(qū)和協(xié)處理器區(qū)接受對(duì)其的寫存取，并從其內(nèi)部選擇輸出端輸出邏輯值‘1’，由此，根據(jù)對(duì)其的寫存取，將由請(qǐng)求包的參數(shù)字段指定的存儲(chǔ)器ID和協(xié)處理器ID寫入存儲(chǔ)器ID寄存器或協(xié)處理器ID寄存器。
95.如權(quán)利要求4的包式存儲(chǔ)器/協(xié)處理器總線，其特征在于，通過連接外部選擇輸出端與相應(yīng)的外部選擇輸入端，將要求數(shù)量的權(quán)利要求93的集成協(xié)處理器包式存儲(chǔ)器LSI連接成鏈，從而形成集成協(xié)處理器包式存儲(chǔ)器LSI鏈，總線主控器具有外部選擇輸入端和外部選擇輸出端，總線主控器的外部選擇輸出端與集成協(xié)處理器包式存儲(chǔ)器LSI鏈中的第一集成協(xié)處理器包式存儲(chǔ)器LSI的外部選擇輸入端連接，以及集成協(xié)處理器包式存儲(chǔ)器LSI鏈中的最后一個(gè)集成協(xié)處理器包式存儲(chǔ)器LSI的外部選擇輸出端與總線主控器的外部選擇輸入端連接。
96.如權(quán)利要求5的包式存儲(chǔ)器/協(xié)處理器總線，其特征在于，通過連接外部選擇輸出端與相應(yīng)的外部選擇輸入端，將要求數(shù)量的權(quán)利要求93的集成協(xié)處理器包式存儲(chǔ)器LSI連接成鏈，從而形成集成協(xié)處理器包式存儲(chǔ)器LSI鏈，總線主控器具有外部選擇輸入端和外部選擇輸出端，總線主控器的外部選擇輸出端與集成協(xié)處理器包式存儲(chǔ)器LSI鏈中的第一集成協(xié)處理器包式存儲(chǔ)器LSI的外部選擇輸入端連接，以及集成協(xié)處理器包式存儲(chǔ)器LSI鏈中的最后一個(gè)集成協(xié)處理器包式存儲(chǔ)器LSI的外部選擇輸出端與總線主控器的外部選擇輸入端連接。
97.一種控制權(quán)利要求95或96的包式存儲(chǔ)器/協(xié)處理器總線的方法，其特征在于，初始化處理時(shí)，與包式存儲(chǔ)器/協(xié)處理器總線連接的所有集成協(xié)處理器包式存儲(chǔ)器LSI中的所有存儲(chǔ)區(qū)和協(xié)處理器區(qū)的存儲(chǔ)器ID和協(xié)處理器ID設(shè)定為預(yù)定初始值，存儲(chǔ)區(qū)和協(xié)處理器區(qū)的所有內(nèi)部選擇輸出端設(shè)定為邏輯‘0’，及初始化處理后，總線主控器將其外部選擇輸出端的邏輯值從‘0’變到‘1’，并傳輸指定請(qǐng)求包的設(shè)備ID字段中的初始值和指定請(qǐng)求包的參數(shù)字段中的新存儲(chǔ)器ID或新協(xié)處理器ID的請(qǐng)求包，由此將新存儲(chǔ)器ID或新協(xié)處理器ID賦予集成協(xié)處理器包式存儲(chǔ)器LSI鏈中第一集成協(xié)處理器包式存儲(chǔ)器LSI的存儲(chǔ)區(qū)/協(xié)處理器區(qū)鏈的第一塊，以及此后，總線主控器再次傳輸指定請(qǐng)求包的設(shè)備ID字段中的初始值和指定請(qǐng)求包的參數(shù)字段中新存儲(chǔ)器ID和新協(xié)處理器ID的請(qǐng)求包，由此，根據(jù)通過集成協(xié)處理器包式存儲(chǔ)器LSI鏈中的塊邏輯值‘1’傳輸，將特定且唯一的存儲(chǔ)區(qū)ID和協(xié)處理器ID一個(gè)接一個(gè)地賦予集成協(xié)處理器包式存儲(chǔ)器LSI鏈中的存儲(chǔ)區(qū)和協(xié)處理器區(qū)。
98.如權(quán)利要求2的集成協(xié)處理器包式存儲(chǔ)器LSI，其特征在于，存儲(chǔ)區(qū)包括作為一個(gè)存儲(chǔ)控制寄存器的設(shè)備定義寄存器，用于預(yù)存儲(chǔ)將識(shí)別存儲(chǔ)區(qū)和協(xié)處理器區(qū)的設(shè)備定義信息，以及每個(gè)協(xié)處理器區(qū)包括作為一個(gè)運(yùn)算控制寄存器的設(shè)備定義寄存器，用于預(yù)存儲(chǔ)識(shí)別存儲(chǔ)區(qū)和協(xié)處理器區(qū)的設(shè)備定義信息。
99.一種控制權(quán)利要求98的集成協(xié)處理器包式存儲(chǔ)器LSI的方法，其特征在于，通過進(jìn)行給存儲(chǔ)控制寄存器區(qū)或運(yùn)算控制寄存器區(qū)中的設(shè)備定義寄存器指定特定設(shè)備ID的讀存取，獲得設(shè)備定義信息，由此總線主控器檢查特定設(shè)備ID是否已賦予存儲(chǔ)區(qū)或協(xié)處理器區(qū)。
100.如權(quán)利要求99的方法，其特征在于，不管讀存取的目標(biāo)是否在存儲(chǔ)區(qū)或協(xié)處理器區(qū)，總線主控器利用除設(shè)備ID字段的指定外都相同的請(qǐng)求包，進(jìn)行對(duì)設(shè)備定義寄存器的讀存取。
101.如權(quán)利要求2的集成協(xié)處理器包式存儲(chǔ)器LSI，其特征在于，運(yùn)算控制寄存器區(qū)包括作為一個(gè)運(yùn)算控制寄存器的功能定義寄存器，用于預(yù)存儲(chǔ)把協(xié)處理器區(qū)的算術(shù)邏輯運(yùn)算功能分類的功能定義碼。
102.一種控制權(quán)利要求101的集成協(xié)處理器包式存儲(chǔ)器LSI的方法，其特征在于，通過進(jìn)行給運(yùn)算控制寄存器區(qū)中的功能定義寄存器指定特定設(shè)備ID的讀存取，獲得功能定義信息，由此總線主控器檢查對(duì)應(yīng)于特定設(shè)備ID的協(xié)處理器區(qū)的算術(shù)邏輯功能。
全文摘要
集成協(xié)處理器包式DRAM中的存儲(chǔ)區(qū)和協(xié)處理器區(qū)分別具有唯一的存儲(chǔ)設(shè)備ID和協(xié)處理器ID。集成協(xié)處理器包式DRAM通過外部I/O端與單總線主控器型存儲(chǔ)器/協(xié)處理器總線連接?？偩€主控器將請(qǐng)求包傳輸?shù)酱鎯?chǔ)器/協(xié)處理器總線,每個(gè)接收請(qǐng)求包的集成協(xié)處理器包式DRAM根據(jù)存儲(chǔ)于集成協(xié)處理器包式DRAM中的存儲(chǔ)器ID和協(xié)處理器ID驗(yàn)證請(qǐng)求包中的設(shè)備ID字段。
文檔編號(hào)G06F12/00GK1199203SQ9810128
公開日1998年11月18日 申請(qǐng)日期1998年4月15日 優(yōu)先權(quán)日1997年4月15日
發(fā)明者本村真人 申請(qǐng)人:日本電氣株式會(huì)社