一種數(shù)據(jù)時(shí)序的均衡方法及系統(tǒng)的制作方法
【專利摘要】本發(fā)明涉及數(shù)字通信領(lǐng)域，尤其涉及一種數(shù)據(jù)時(shí)序的均衡方法及系統(tǒng)。本發(fā)明通過在第二FPGA中增設(shè)一數(shù)據(jù)時(shí)序均衡模塊，在進(jìn)行寫操作前首先進(jìn)行訓(xùn)練過程，對(duì)數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)進(jìn)行均衡得到一接收調(diào)整時(shí)間，在進(jìn)行寫操作時(shí)利用該接收調(diào)整時(shí)間使得數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)的時(shí)序一致，避免了高速控制總線等長(zhǎng)帶來的高成本，占用較多面積等問題。
【專利說明】
一種數(shù)據(jù)時(shí)序的均衡方法及系統(tǒng)
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及數(shù)字通信領(lǐng)域，尤其涉及一種數(shù)據(jù)時(shí)序的均衡方法及系統(tǒng)。
【背景技術(shù)】
[0002]在進(jìn)行FPGA(Field — Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)的寫操作過程中，數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)會(huì)存在時(shí)序不一致的情況，如圖1所示，在第一FPGA發(fā)出數(shù)據(jù)信號(hào)DATA和時(shí)鐘信號(hào)CLK的時(shí)候，數(shù)據(jù)信號(hào)DATA和時(shí)鐘信號(hào)CLK的上升沿是對(duì)齊的，但是第二FPGA接收到數(shù)據(jù)信號(hào)DATA和時(shí)鐘信號(hào)CLK則存在邊沿時(shí)序不一致的情況，數(shù)據(jù)信號(hào)DATA延時(shí)的時(shí)間為T2，時(shí)鐘信號(hào)CLK延時(shí)的時(shí)間為Tl。
[0003]如圖2所示，上述時(shí)序偏差產(chǎn)生的原因主要是在PCB(Printed Circuit Board，印刷電路板)上，數(shù)據(jù)信號(hào)DATA對(duì)應(yīng)的高速串行總線和時(shí)鐘信號(hào)CLK對(duì)應(yīng)的高速串行總線不等長(zhǎng)的原因。但是如果在PCB上設(shè)置等長(zhǎng)的高速串行總線，單位面積PCB的價(jià)格較高，并且會(huì)增大PCB的面積，如圖2中為實(shí)現(xiàn)等長(zhǎng)布線采用的蛇形線還會(huì)帶來信號(hào)的干擾，PCB層數(shù)越多問題越嚴(yán)重。

【發(fā)明內(nèi)容】

[0004]針對(duì)現(xiàn)有技術(shù)存在的問題，現(xiàn)提供一種數(shù)據(jù)時(shí)序的均衡方法及系統(tǒng)，在PCB高速串行總線不等長(zhǎng)的前提下，對(duì)數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)的相位偏差進(jìn)行均衡。
[0005]具體的技術(shù)方案如下:
[0006]一種數(shù)據(jù)時(shí)序的均衡方法，應(yīng)用于第一 FPGA模塊向第二 FPGA模塊進(jìn)行寫操作的過程中，所述均衡方法包括:
[0007]步驟SI，所述第一FPGA模塊發(fā)送一訓(xùn)練開始信號(hào)至所述第二 FPGA模塊；
[0008]步驟S2，所述第一FPGA模塊發(fā)送時(shí)鐘信號(hào)和與所述時(shí)鐘信號(hào)關(guān)聯(lián)的數(shù)據(jù)信號(hào)至所述第二 FPGA模塊的數(shù)據(jù)時(shí)序均衡模塊；
[0009]步驟S3，所述數(shù)據(jù)時(shí)序均衡模塊根據(jù)所述時(shí)鐘信號(hào)和所述數(shù)據(jù)信號(hào)，得到一接收調(diào)整時(shí)間；
[0010]步驟S4，所述第二FPGA模塊發(fā)送一訓(xùn)練結(jié)束信號(hào)至所述第一 FPGA模塊；
[0011]步驟S5，所述第一FPGA模塊與所述第二FPGA模塊建立通信連接，以使所述第二FPGA模塊根據(jù)所述接收調(diào)整時(shí)間調(diào)整所述數(shù)據(jù)信號(hào)或所述時(shí)鐘信號(hào)的接收時(shí)序后，所述時(shí)鐘信號(hào)和所述數(shù)據(jù)信號(hào)的時(shí)序一致。
[0012]優(yōu)選的，所述步驟S3具體包括:
[0013]步驟S31，所述數(shù)據(jù)時(shí)序均衡模塊將所述時(shí)鐘信號(hào)的上升沿確定為采樣點(diǎn)；
[0014]步驟S32，確定與所述采樣點(diǎn)對(duì)應(yīng)的所述數(shù)據(jù)信號(hào)的周期的第一個(gè)信號(hào)跳變點(diǎn)；
[0015]步驟S33，根據(jù)所述第一個(gè)信號(hào)跳變點(diǎn)確定與所述第一個(gè)信號(hào)跳變點(diǎn)同一周期內(nèi)的所述數(shù)據(jù)信號(hào)的第二個(gè)信號(hào)跳變點(diǎn)；
[0016]步驟S34，根據(jù)所述第一個(gè)信號(hào)跳變點(diǎn)與所述第二個(gè)信號(hào)跳變點(diǎn)之間的中心點(diǎn)和所述采樣點(diǎn)之間的時(shí)間差獲得所述接收調(diào)整時(shí)間。
[0017]優(yōu)選的，所述步驟S3具體包括:
[0018]步驟S301，所述數(shù)據(jù)時(shí)序均衡模塊將所述時(shí)鐘信號(hào)的上升沿確定為采樣點(diǎn)；
[0019]步驟S302，確定與所述采樣點(diǎn)對(duì)應(yīng)的所述數(shù)據(jù)信號(hào)的周期的第一個(gè)信號(hào)跳變點(diǎn)；
[0020]步驟S303，對(duì)所述數(shù)據(jù)信號(hào)增加延時(shí)，確定與所述第一個(gè)信號(hào)跳變點(diǎn)同一周期內(nèi)的所述數(shù)據(jù)信號(hào)的穩(wěn)定點(diǎn)；
[0021]步驟S304，根據(jù)所述穩(wěn)定點(diǎn)確定與所述第一個(gè)信號(hào)跳變點(diǎn)同一周期內(nèi)的所述數(shù)據(jù)信號(hào)的第二個(gè)信號(hào)跳變點(diǎn)；
[0022]步驟S305，根據(jù)所述穩(wěn)定點(diǎn)與所述第二個(gè)信號(hào)跳變點(diǎn)之間的中心點(diǎn)和所述采樣點(diǎn)之間的時(shí)間差獲得所述接收調(diào)整時(shí)間。
[0023]優(yōu)選的，對(duì)所述數(shù)據(jù)信號(hào)增加延時(shí)，確定與所述第一個(gè)信號(hào)跳變點(diǎn)同一周期內(nèi)的所述數(shù)據(jù)信號(hào)的第二個(gè)信號(hào)跳變點(diǎn)。
[0024]優(yōu)選的，增加延時(shí)時(shí)，每次增加所述時(shí)鐘信號(hào)周期的1/N，N為正整數(shù);或者
[0025]增加延時(shí)時(shí)，每次增加所述時(shí)鐘信號(hào)周期的1/N，N=2。
[0026]優(yōu)選的，對(duì)所述數(shù)據(jù)信號(hào)減少延時(shí)，根據(jù)所述第一個(gè)信號(hào)跳變點(diǎn)與所述第二個(gè)信號(hào)跳變點(diǎn)之間的中心點(diǎn)和所述采樣點(diǎn)之間的時(shí)序差獲得所述接收調(diào)整時(shí)間。
[0027]優(yōu)選的，減少延時(shí)時(shí)，每次減少所述時(shí)鐘信號(hào)周期的1/N，N為正整數(shù);或者
[0028]減少延時(shí)時(shí)，每次減少所述時(shí)鐘信號(hào)周期的I/N，N=2。
[0029]一種數(shù)據(jù)時(shí)序的均衡系統(tǒng)，包括:
[0030]第一FPGA模塊I，輸出時(shí)鐘信號(hào)CLK和數(shù)據(jù)信號(hào)DATA;
[0031]第二FPGA模塊2，包括連接所述第一 FPGA模塊I的第一緩沖器21、連接所述第一FPGA模塊I的第二緩沖器22和分別與所述第一緩沖器21、所述第二緩沖器22連接的數(shù)據(jù)時(shí)序均衡模塊3，所述數(shù)據(jù)時(shí)序均衡模塊3用以對(duì)所述數(shù)據(jù)時(shí)序均衡模塊3根據(jù)所述時(shí)鐘信號(hào)CLK和所述數(shù)據(jù)信號(hào)DATA，得到一接收調(diào)整時(shí)間，以使所述第二FPGA模塊2根據(jù)所述接收調(diào)整時(shí)間調(diào)整所述數(shù)據(jù)信號(hào)DATA或所述時(shí)鐘信號(hào)CLK的接收時(shí)序后，所述時(shí)鐘信號(hào)和所述數(shù)據(jù)信號(hào)的時(shí)序一致。
[0032]優(yōu)選的，所述第一FPGA模塊I包括:
[0033]第一收發(fā)模塊，用以產(chǎn)生并發(fā)送一訓(xùn)練開始信號(hào)Training；
[0034]所述第二 FPGA模塊2包括:
[0035]第二收發(fā)模塊，用以接收所述訓(xùn)練開始信號(hào)，發(fā)送一訓(xùn)練停止信號(hào)Training_out至所述第一 FPGA模塊I。
[0036]優(yōu)選的，還包括:
[0037]倍頻器4，分別與所述第二緩沖器22、所述數(shù)據(jù)時(shí)序均衡模塊3連接，用以根據(jù)所述時(shí)鐘信號(hào)CLK產(chǎn)生延時(shí)步長(zhǎng);或者。
[0038]所述數(shù)據(jù)時(shí)序均衡模塊包括控制單元31，所述控制單元31用以產(chǎn)生延時(shí)信號(hào)；或者
[0039]所述數(shù)據(jù)時(shí)序均衡模塊包括:
[0040]均衡單元32;
[0041 ] 控制單元31;
[0042]所述均衡單元32與所述控制單元31連接，用以根據(jù)所述延時(shí)信號(hào)對(duì)所述數(shù)據(jù)信號(hào)DATA進(jìn)行增加延時(shí)以及減少延時(shí)，以對(duì)所述數(shù)據(jù)信號(hào)DATA的時(shí)序進(jìn)行調(diào)整，得到所述接收調(diào)整時(shí)間。
[0043]上述技術(shù)方案的有益效果是:
[0044]上述技術(shù)方案通過在第二FPGA中增設(shè)一數(shù)據(jù)時(shí)序均衡模塊，在進(jìn)行寫操作前首先進(jìn)行訓(xùn)練過程，對(duì)數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)進(jìn)行均衡得到一接收調(diào)整時(shí)間，在進(jìn)行寫操作時(shí)利用該接收調(diào)整時(shí)間使得數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)的時(shí)序一致，避免了高速控制總線等長(zhǎng)帶來的高成本，占用較多面積等問題。
【附圖說明】
[0045]圖1為現(xiàn)有技術(shù)數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)的相位偏差示意圖；
[0046]圖2為現(xiàn)有技術(shù)不等長(zhǎng)的PCB布線不意圖；
[0047]圖3為本發(fā)明一種數(shù)據(jù)時(shí)序的均衡系統(tǒng)的結(jié)構(gòu)示意圖；
[0048]圖4為本發(fā)明一種數(shù)據(jù)時(shí)序的均衡方法的示意圖。
【具體實(shí)施方式】
[0049]需要說明的是，在不沖突的情況下，下述技術(shù)方案，技術(shù)特征之間可以相互組合。
[0050]下面結(jié)合附圖對(duì)本發(fā)明的【具體實(shí)施方式】作進(jìn)一步的說明:
[0051 ]本實(shí)施例提供了一種數(shù)據(jù)時(shí)序的均衡方法，應(yīng)用于第一 FPGA模塊向第二 FPGA模塊進(jìn)行寫操作的過程中，均衡方法包括:
[0052]步驟SI，第一FPGA模塊發(fā)送一訓(xùn)練開始信號(hào)至第二FPGA模塊；
[0053]步驟S2，第一FPGA模塊發(fā)送時(shí)鐘信號(hào)和與時(shí)鐘信號(hào)關(guān)聯(lián)的數(shù)據(jù)信號(hào)至數(shù)據(jù)時(shí)序均衡豐吳塊；
[0054]步驟S3，數(shù)據(jù)時(shí)序均衡模塊根據(jù)時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)得到一接收調(diào)整時(shí)間；
[0055]步驟S4，第二FPGA模塊發(fā)送一訓(xùn)練結(jié)束信號(hào)至第一 FPGA模塊；
[0056]步驟S5，第一FPGA模塊與第二FPGA模塊建立通信連接，以使第二FPGA模塊根據(jù)接收調(diào)整時(shí)間調(diào)整數(shù)據(jù)信號(hào)或時(shí)鐘信號(hào)的接收時(shí)序后，時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)的時(shí)序一致。
[0057]本實(shí)施例中，在進(jìn)行時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)之前需要進(jìn)行一個(gè)訓(xùn)練過程，訓(xùn)練的目的在于得到接收調(diào)整時(shí)間，在后續(xù)寫操作過程中發(fā)送時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)時(shí)，可以利用該接收調(diào)整時(shí)間調(diào)整數(shù)據(jù)信號(hào)的接收時(shí)序，使得時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)的時(shí)序具有一致性。本實(shí)施例中，在第二FPGA模塊內(nèi)部引入數(shù)據(jù)時(shí)序均衡模塊，在PCB未做等長(zhǎng)控制的前提下，由第二 FPGA模塊的數(shù)據(jù)時(shí)序均衡模塊來做數(shù)據(jù)信號(hào)的動(dòng)態(tài)時(shí)序補(bǔ)償，實(shí)現(xiàn)高速串行總線的正常操作。
[0058]本實(shí)施例中第一 FPGA模塊和第二 FPGA模塊可以為現(xiàn)場(chǎng)可編程門陣列。
[0059]本發(fā)明一個(gè)較佳的實(shí)施例中，如圖4所示，步驟S3具體包括:
[0060]步驟S31，數(shù)據(jù)時(shí)序均衡模塊將時(shí)鐘信號(hào)的上升沿確定為采樣點(diǎn)；
[0061]步驟S32，確定與采樣點(diǎn)對(duì)應(yīng)的數(shù)據(jù)信號(hào)的周期的第一個(gè)信號(hào)跳變點(diǎn)；
[0062]步驟S33，根據(jù)第一個(gè)信號(hào)跳變點(diǎn)確定與第一個(gè)信號(hào)跳變點(diǎn)同一周期內(nèi)的數(shù)據(jù)信號(hào)的第二個(gè)信號(hào)跳變點(diǎn)；
[0063]步驟S34，根據(jù)第一個(gè)信號(hào)跳變點(diǎn)與第二個(gè)信號(hào)跳變點(diǎn)之間的中心點(diǎn)和采樣點(diǎn)之間的時(shí)間差獲得接收調(diào)整時(shí)間。
[0064]本發(fā)明一個(gè)較佳的實(shí)施例中，步驟S3具體包括:
[0065]步驟S301，數(shù)據(jù)時(shí)序均衡模塊將時(shí)鐘信號(hào)的上升沿確定為采樣點(diǎn)；
[0066]步驟S302，確定與采樣點(diǎn)對(duì)應(yīng)的數(shù)據(jù)信號(hào)的周期的第一個(gè)信號(hào)跳變點(diǎn)；
[0067]步驟S303，對(duì)數(shù)據(jù)信號(hào)增加延時(shí)，確定與第一個(gè)信號(hào)跳變點(diǎn)同一周期內(nèi)的數(shù)據(jù)信號(hào)的穩(wěn)定點(diǎn)；
[0068]步驟S304，根據(jù)穩(wěn)定點(diǎn)確定與第一個(gè)信號(hào)跳變點(diǎn)同一周期內(nèi)的數(shù)據(jù)信號(hào)的第二個(gè)信號(hào)跳變點(diǎn)；
[0069]步驟S305，根據(jù)穩(wěn)定點(diǎn)與第二個(gè)信號(hào)跳變點(diǎn)之間的中心點(diǎn)和采樣點(diǎn)之間的時(shí)間差獲得接收調(diào)整時(shí)間。
[0070]本發(fā)明一個(gè)較佳的實(shí)施例中，對(duì)數(shù)據(jù)信號(hào)增加延時(shí)，確定與第一個(gè)信號(hào)跳變點(diǎn)同一周期內(nèi)的數(shù)據(jù)信號(hào)的第二個(gè)信號(hào)跳變點(diǎn)。
[0071]本發(fā)明一個(gè)較佳的實(shí)施例中，增加延時(shí)時(shí)，每次增加時(shí)鐘信號(hào)周期的1/N，N為正整數(shù)。
[0072]本發(fā)明一個(gè)較佳的實(shí)施例中，增加延時(shí)時(shí)，每次增加時(shí)鐘信號(hào)周期的1/N，N=2。
[0073]本發(fā)明一個(gè)較佳的實(shí)施例中，對(duì)數(shù)據(jù)信號(hào)減少延時(shí)時(shí)，根據(jù)第一個(gè)信號(hào)跳變點(diǎn)與第二個(gè)信號(hào)跳變點(diǎn)之間的中心點(diǎn)和采樣點(diǎn)之間的時(shí)序差獲得接收調(diào)整時(shí)間。
[0074]本發(fā)明一個(gè)較佳的實(shí)施例中，減少延時(shí)時(shí)，每次減少時(shí)鐘信號(hào)周期的1/N，N為正整數(shù)。
[0075]本發(fā)明一個(gè)較佳的實(shí)施例中，減少延時(shí)時(shí)，每次減少時(shí)鐘信號(hào)周期的1/N，N=2。
[0076]上述實(shí)施例中，如圖4所示，第一FPGA模塊用收到的時(shí)鐘信號(hào)的上升沿作為采樣點(diǎn)，尋找一周期中的數(shù)據(jù)信號(hào)的跳變點(diǎn)，例如從‘0’到‘I’的跳變，將該點(diǎn)確定為第一個(gè)信號(hào)跳變點(diǎn)；由于數(shù)據(jù)信號(hào)的抖動(dòng)，跳變邊沿會(huì)有一定寬度，本實(shí)施例中圖3中將這個(gè)寬度表示為T3，數(shù)據(jù)時(shí)序均衡模塊控制數(shù)據(jù)信號(hào)增加延時(shí)，以對(duì)數(shù)據(jù)信號(hào)繼續(xù)采樣，找到穩(wěn)定點(diǎn)。繼續(xù)控制對(duì)數(shù)據(jù)信號(hào)增加延時(shí)，對(duì)數(shù)據(jù)信號(hào)繼續(xù)采樣，尋找數(shù)據(jù)信號(hào)從‘ I’到‘ O ’的跳變，找到第二個(gè)信號(hào)跳變點(diǎn)，穩(wěn)定點(diǎn)和第二個(gè)信號(hào)跳變點(diǎn)之間區(qū)間T4即為穩(wěn)定的信號(hào)區(qū)間，穩(wěn)定點(diǎn)和第二個(gè)信號(hào)跳變點(diǎn)之間的中心點(diǎn)的數(shù)據(jù)信號(hào)穩(wěn)定，可以在后續(xù)寫操作時(shí)輸出該點(diǎn)的數(shù)據(jù)DATA_0UT ο數(shù)據(jù)時(shí)序均衡模塊減少對(duì)數(shù)據(jù)信號(hào)的延時(shí)，使中心點(diǎn)對(duì)齊采樣點(diǎn)，這時(shí)的中心點(diǎn)為數(shù)據(jù)信號(hào)最穩(wěn)定的點(diǎn)。本實(shí)施例采用數(shù)據(jù)時(shí)序均衡模塊的均衡算法去除了數(shù)據(jù)信號(hào)的抖動(dòng)對(duì)信號(hào)質(zhì)量的影響，使時(shí)鐘信號(hào)能采樣到數(shù)據(jù)信號(hào)的最穩(wěn)定的點(diǎn)，并且上述的均衡算法是動(dòng)態(tài)調(diào)整數(shù)據(jù)信號(hào)采樣的，因此無需考慮第一FPGA模塊的差異，具有可移植性。
[0077]本實(shí)施例提供了一種數(shù)據(jù)時(shí)序的均衡系統(tǒng)，如圖3所示，包括:
[0078]第一FPGA模塊I，輸出時(shí)鐘信號(hào)CLK和數(shù)據(jù)信號(hào)DATA;
[0079]第二FPGA模塊2，包括連接第一 FPGA模塊I的第一緩沖器21、連接第一 FPGA模塊I的第二緩沖器22和分別與第一緩沖器21、第二緩沖器22連接的數(shù)據(jù)時(shí)序均衡模塊3，數(shù)據(jù)時(shí)序均衡模塊3用以對(duì)數(shù)據(jù)時(shí)序均衡模塊3根據(jù)時(shí)鐘信號(hào)CLK和數(shù)據(jù)信號(hào)DATA，得到一接收調(diào)整時(shí)間，以使第二FPGA模塊2根據(jù)接收調(diào)整時(shí)間調(diào)整數(shù)據(jù)信號(hào)DATA或時(shí)鐘信號(hào)CLK的接收時(shí)序后，時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)的時(shí)序一致。
[0080]本實(shí)施例中，在進(jìn)行寫操作前需要進(jìn)入訓(xùn)練模式，第一 FPGA模塊I在高速串行總線中的數(shù)據(jù)總線上的每一個(gè)數(shù)據(jù)位上發(fā)‘0’和‘I’交替的比特信號(hào)，該信號(hào)即為數(shù)據(jù)信號(hào)DATA。時(shí)鐘信號(hào)CLK經(jīng)過第二緩沖器22，數(shù)據(jù)信號(hào)DATA經(jīng)過第二 FPGA模塊內(nèi)部第一緩沖器21，并且時(shí)鐘信號(hào)CLK還通過倍頻器形成高速時(shí)鐘信號(hào)進(jìn)入數(shù)據(jù)時(shí)序均衡模塊，高速時(shí)鐘信號(hào)的一個(gè)周期即為時(shí)序調(diào)整的步長(zhǎng)。本實(shí)施例中的高速串行總線不需要PCB做等長(zhǎng)控制，節(jié)省PCB的占用空間，并且還降低了 PCB的制作成本。
[0081 ]本發(fā)明一個(gè)較佳的實(shí)施例中，第一FPGA模塊I包括:
[0082]第一收發(fā)模塊，用以產(chǎn)生并發(fā)送一訓(xùn)練開始信號(hào)Training；
[0083]第二 FPGA模塊2包括:
[0084]第二收發(fā)模塊，用以接收訓(xùn)練開始信號(hào)，發(fā)送一訓(xùn)練停止信號(hào)Training_0ut至第一 FPGA 模塊 I。
[0085]本實(shí)施例中，在均衡系統(tǒng)每次上電啟動(dòng)后，第一FPGA模塊I首先發(fā)出一個(gè)訓(xùn)練開始信號(hào)Training，第二 FPGA模塊2進(jìn)入訓(xùn)練模式，數(shù)據(jù)時(shí)序均衡模塊3開始工作，時(shí)序調(diào)整完成后，第二 FPGA模塊2發(fā)出一個(gè)訓(xùn)練停止信號(hào)Training_Done，通知第一 FPGA模塊I時(shí)序調(diào)整完成，得到接收調(diào)整時(shí)間，第一FPGA模塊I收到訓(xùn)練停止信號(hào)Training_Done后，退出訓(xùn)練模式。
[0086]本發(fā)明一個(gè)較佳的實(shí)施例中，還包括:
[0087]倍頻器4，分別與第二緩沖器22、數(shù)據(jù)時(shí)序均衡模塊3連接，用以根據(jù)時(shí)鐘信號(hào)CLK產(chǎn)生延時(shí)步長(zhǎng)。具體的，如倍頻器4將時(shí)鐘信號(hào)CLK進(jìn)行2倍頻處理，則延時(shí)步長(zhǎng)為鐘信號(hào)CLK周期的1/2，進(jìn)一步的，如倍頻器4將時(shí)鐘信號(hào)CLK進(jìn)行N倍頻處理，則延時(shí)步長(zhǎng)為鐘信號(hào)CLK周期的1/N。
[0088]本發(fā)明一個(gè)較佳的實(shí)施例中，數(shù)據(jù)時(shí)序均衡模塊包括:
[0089]控制單元31，用以產(chǎn)生延時(shí)信號(hào)。
[0090]本發(fā)明一個(gè)較佳的實(shí)施例中，數(shù)據(jù)時(shí)序均衡模塊還包括:
[0091]控制單元31;
[0092]均衡單元32，與控制單元31連接，用以根據(jù)延時(shí)信號(hào)對(duì)數(shù)據(jù)信號(hào)DATA進(jìn)行增加延時(shí)以及減少延時(shí)，以對(duì)數(shù)據(jù)信號(hào)DATA的時(shí)序進(jìn)行調(diào)整，得到接收調(diào)整時(shí)間。
[0093]圖3中，上述實(shí)施例的控制單元31和均衡單元32，控制單元31可以為均衡狀態(tài)機(jī)，均衡單元32可以為均衡器，控制單元31根據(jù)數(shù)據(jù)信號(hào)DATA和時(shí)鐘信號(hào)CLK的相位關(guān)系進(jìn)行時(shí)序動(dòng)態(tài)調(diào)整，控制單元31輸出脈沖INC或DEC信號(hào)給均衡單元32，INC信號(hào)上每來一個(gè)脈沖信號(hào)即通知均衡單元32將數(shù)據(jù)信號(hào)DATA的延時(shí)增加一個(gè)延時(shí)步長(zhǎng)的時(shí)間，DEC信號(hào)上每來一個(gè)脈沖信號(hào)，通知均衡單元32將數(shù)據(jù)信號(hào)DATA上的延時(shí)減少一個(gè)延時(shí)步長(zhǎng)的時(shí)間。
[0094]上述實(shí)施例中，如圖3、圖4所示，第一FPGA模塊I用收到的時(shí)鐘信號(hào)CLK的上升沿作為采樣點(diǎn)，尋找一周期中的數(shù)據(jù)信號(hào)的跳變點(diǎn)，例如從‘0’到‘I’的跳變，將該點(diǎn)確定為第一個(gè)信號(hào)跳變點(diǎn)；由于數(shù)據(jù)信號(hào)DATA的抖動(dòng)，跳變邊沿會(huì)有一定寬度，數(shù)據(jù)時(shí)序均衡模塊3的輸出第一延時(shí)信號(hào)INC控制數(shù)據(jù)信號(hào)DATA增加延時(shí)，以對(duì)數(shù)據(jù)信號(hào)DATA繼續(xù)采樣，找到第一個(gè)信號(hào)穩(wěn)定點(diǎn)。輸出第一延時(shí)信號(hào)INC控制對(duì)數(shù)據(jù)信號(hào)DATA增加延時(shí)，以對(duì)數(shù)據(jù)信號(hào)DATA繼續(xù)采樣，尋找數(shù)據(jù)信號(hào)DATA從‘ I’到‘ O ’的跳變，找到第二個(gè)信號(hào)跳變點(diǎn)，穩(wěn)定點(diǎn)和第二個(gè)信號(hào)跳變點(diǎn)之間區(qū)間T4即為穩(wěn)定的信號(hào)區(qū)間，穩(wěn)定點(diǎn)和第二個(gè)信號(hào)跳變點(diǎn)之間的中心點(diǎn)的數(shù)據(jù)信號(hào)DATA穩(wěn)定，可以在后續(xù)寫操作時(shí)輸出該點(diǎn)的數(shù)據(jù)。數(shù)據(jù)時(shí)序均衡模塊3輸出第二延時(shí)信號(hào)DEC減少對(duì)數(shù)據(jù)信號(hào)DATA的延時(shí)，使中心點(diǎn)對(duì)齊采樣點(diǎn)，這時(shí)的中心點(diǎn)為數(shù)據(jù)信號(hào)最穩(wěn)定的點(diǎn)。
[0095]綜上，上述技術(shù)方案通過在第二FPGA中增設(shè)一數(shù)據(jù)時(shí)序均衡模塊，在進(jìn)行寫操作前首先進(jìn)行訓(xùn)練過程，對(duì)數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)進(jìn)行均衡得到一接收調(diào)整時(shí)間，在進(jìn)行寫操作時(shí)利用該接收調(diào)整時(shí)間使得數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)的時(shí)序一致，避免了高速控制總線等長(zhǎng)帶來的高成本，占用較多面積等問題。
[0096]通過說明和附圖，給出了【具體實(shí)施方式】的特定結(jié)構(gòu)的典型實(shí)施例，基于本發(fā)明精神，還可作其他的轉(zhuǎn)換。盡管上述發(fā)明提出了現(xiàn)有的較佳實(shí)施例，然而，這些內(nèi)容并不作為局限。
[0097]對(duì)于本領(lǐng)域的技術(shù)人員而言，閱讀上述說明后，各種變化和修正無疑將顯而易見。因此，所附的權(quán)利要求書應(yīng)看作是涵蓋本發(fā)明的真實(shí)意圖和范圍的全部變化和修正。在權(quán)利要求書范圍內(nèi)任何和所有等價(jià)的范圍與內(nèi)容，都應(yīng)認(rèn)為仍屬本發(fā)明的意圖和范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種數(shù)據(jù)時(shí)序的均衡方法，其特征在于，應(yīng)用于第一 FPGA模塊向第二 FPGA模塊進(jìn)行寫操作的過程中，所述均衡方法包括: 步驟SI，所述第一 FPGA模塊發(fā)送一訓(xùn)練開始信號(hào)至所述第二 FPGA模塊； 步驟S2，所述第一 FPGA模塊發(fā)送時(shí)鐘信號(hào)和與所述時(shí)鐘信號(hào)關(guān)聯(lián)的數(shù)據(jù)信號(hào)至所述第二 FPGA模塊的數(shù)據(jù)時(shí)序均衡模塊； 步驟S3，所述數(shù)據(jù)時(shí)序均衡模塊根據(jù)所述時(shí)鐘信號(hào)和所述數(shù)據(jù)信號(hào)，得到一接收調(diào)整時(shí)間； 步驟S4，所述第二 FPGA模塊發(fā)送一訓(xùn)練結(jié)束信號(hào)至所述第一 FPGA模塊； 步驟S5，所述第一FPGA模塊與所述第二FPGA模塊建立通信連接，以使所述第二FPGA模塊根據(jù)所述接收調(diào)整時(shí)間調(diào)整所述數(shù)據(jù)信號(hào)或所述始終信號(hào)的接收時(shí)序后，所述時(shí)鐘信號(hào)和所述數(shù)據(jù)信號(hào)的時(shí)序一致。2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)時(shí)序的均衡方法，其特征在于，所述步驟S3具體包括: 步驟S31，所述數(shù)據(jù)時(shí)序均衡模塊將所述時(shí)鐘信號(hào)的上升沿確定為采樣點(diǎn)； 步驟S32，確定與所述采樣點(diǎn)對(duì)應(yīng)的所述數(shù)據(jù)信號(hào)的周期的第一個(gè)信號(hào)跳變點(diǎn)； 步驟S33，根據(jù)所述第一個(gè)信號(hào)跳變點(diǎn)確定與所述第一個(gè)信號(hào)跳變點(diǎn)同一周期內(nèi)的所述數(shù)據(jù)信號(hào)的第二個(gè)信號(hào)跳變點(diǎn)； 步驟S34，根據(jù)所述第一個(gè)信號(hào)跳變點(diǎn)與所述第二個(gè)信號(hào)跳變點(diǎn)之間的中心點(diǎn)和所述采樣點(diǎn)之間的時(shí)間差獲得所述接收調(diào)整時(shí)間。3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)時(shí)序的均衡方法，其特征在于，所述步驟S3具體包括: 步驟S301，所述數(shù)據(jù)時(shí)序均衡模塊將所述時(shí)鐘信號(hào)的上升沿確定為采樣點(diǎn)； 步驟S302，確定與所述采樣點(diǎn)對(duì)應(yīng)的所述數(shù)據(jù)信號(hào)的周期的第一個(gè)信號(hào)跳變點(diǎn)； 步驟S303，對(duì)所述數(shù)據(jù)信號(hào)增加延時(shí)，確定與所述第一個(gè)信號(hào)跳變點(diǎn)同一周期內(nèi)的所述數(shù)據(jù)信號(hào)的穩(wěn)定點(diǎn)； 步驟S304，根據(jù)所述穩(wěn)定點(diǎn)確定與所述第一個(gè)信號(hào)跳變點(diǎn)同一周期內(nèi)的所述數(shù)據(jù)信號(hào)的第二個(gè)信號(hào)跳變點(diǎn)； 步驟S305，根據(jù)所述穩(wěn)定點(diǎn)與所述第二個(gè)信號(hào)跳變點(diǎn)之間的中心點(diǎn)和所述采樣點(diǎn)之間的時(shí)間差獲得所述接收調(diào)整時(shí)間。4.根據(jù)權(quán)利要求2或3任一所述的數(shù)據(jù)時(shí)序的均衡方法，其特征在于，對(duì)所述數(shù)據(jù)信號(hào)增加延時(shí)，確定與所述第一個(gè)信號(hào)跳變點(diǎn)同一周期內(nèi)的所述數(shù)據(jù)信號(hào)的第二個(gè)信號(hào)跳變點(diǎn)。5.根據(jù)權(quán)利要求4所述的數(shù)據(jù)時(shí)序的均衡方法，其特征在于，增加延時(shí)時(shí)，每次增加所述時(shí)鐘信號(hào)周期的1/N，N為正整數(shù);或者 增加延時(shí)時(shí)，每次增加所述時(shí)鐘信號(hào)周期的1/N，N=2。6.根據(jù)權(quán)利要求2或3任一所述的數(shù)據(jù)時(shí)序的均衡方法，其特征在于，對(duì)所述數(shù)據(jù)信號(hào)減少延時(shí)，根據(jù)所述第一個(gè)信號(hào)跳變點(diǎn)與所述第二個(gè)信號(hào)跳變點(diǎn)之間的中心點(diǎn)和所述采樣點(diǎn)之間的時(shí)序差獲得所述接收調(diào)整時(shí)間。7.根據(jù)權(quán)利要求6所述的數(shù)據(jù)時(shí)序的均衡方法，其特征在于，減少延時(shí)時(shí)，每次減少所述時(shí)鐘信號(hào)周期的1/N，N為正整數(shù);或者 減少延時(shí)時(shí)，每次減少所述時(shí)鐘信號(hào)周期的I /N，N=2。8.一種數(shù)據(jù)時(shí)序的均衡系統(tǒng)，其特征在于，包括: 第一FPGA模塊(I)，輸出時(shí)鐘信號(hào)(CLK)和數(shù)據(jù)信號(hào)(DATA); 第二FPGA模塊(2)，包括連接所述第一FPGA模塊(I)的第一緩沖器(21)、連接所述第一FPGA模塊(I)的第二緩沖器(22)和分別與所述第一緩沖器(21)、所述第二緩沖器(22)連接的數(shù)據(jù)時(shí)序均衡模塊(3)，所述數(shù)據(jù)時(shí)序均衡模塊(3)用以對(duì)所述數(shù)據(jù)時(shí)序均衡模塊(3)根據(jù)所述時(shí)鐘信號(hào)(CLK)和所述數(shù)據(jù)信號(hào)(DATA)，得到一接收調(diào)整時(shí)間，以使所述第二FPGA模塊(2)根據(jù)所述接收調(diào)整時(shí)間調(diào)整所述數(shù)據(jù)信號(hào)(DATA)或所述時(shí)鐘信號(hào)(CLK)的接收時(shí)序后，所述時(shí)鐘信號(hào)和所述數(shù)據(jù)信號(hào)的時(shí)序一致。9.根據(jù)權(quán)利要求8所述的數(shù)據(jù)時(shí)序的均衡系統(tǒng)，其特征在于，所述第一FPGA模塊(I)包括: 第一收發(fā)模塊，用以產(chǎn)生并發(fā)送一訓(xùn)練開始信號(hào)(Training); 所述第二 FPGA模塊(2)包括: 第二收發(fā)模塊，用以接收所述訓(xùn)練開始信號(hào)，發(fā)送一訓(xùn)練停止信號(hào)(Training_out)至所述第一 FPGA模塊(I)。10.根據(jù)權(quán)利要求8所述的數(shù)據(jù)時(shí)序的均衡系統(tǒng)，其特征在于，還包括: 倍頻器(4)，分別與所述第二緩沖器(22)、所述數(shù)據(jù)時(shí)序均衡模塊(3)連接，用以根據(jù)所述時(shí)鐘信號(hào)(CLK)產(chǎn)生延時(shí)步長(zhǎng);或者。 所述數(shù)據(jù)時(shí)序均衡模塊包括控制單元(31)，所述控制單元(31)用以產(chǎn)生延時(shí)信號(hào)；或者 所述數(shù)據(jù)時(shí)序均衡模塊包括: 均衡單元(32); 控制單元(31); 所述均衡單元(32)與所述控制單元(31)連接，用以根據(jù)所述延時(shí)信號(hào)對(duì)所述數(shù)據(jù)信號(hào)(DATA)進(jìn)行增加延時(shí)以及減少延時(shí)，以對(duì)所述數(shù)據(jù)信號(hào)(DATA)的時(shí)序進(jìn)行調(diào)整，得到所述接收調(diào)整時(shí)間。
【文檔編號(hào)】G06F13/28GK105912487SQ201610213951
【公開日】2016年8月31日
【申請(qǐng)日】2016年4月7日
【發(fā)明人】王亦鸞
【申請(qǐng)人】上海斐訊數(shù)據(jù)通信技術(shù)有限公司