一種用于無源標簽芯片的eda和fpga可重用驗證系統(tǒng)的制作方法
【專利摘要】本發(fā)明涉及一種用于無源標簽芯片的EDA和FPGA可重用驗證系統(tǒng)，包括EDA環(huán)境驗證系統(tǒng)和FPGA環(huán)境驗證系統(tǒng)，所述EDA環(huán)境驗證系統(tǒng)中的閱讀器verilog模型(2)和DUT(7)與FPGA環(huán)境驗證系統(tǒng)中的閱讀器verilog模型(1?3)和DUT(1?10)相互重用。本發(fā)明的驗證系統(tǒng)中EDA和FPGA驗證環(huán)境可以重用閱讀器和標簽的verilog代碼，這樣使得EDA和FPGA采用的代碼是一模一樣的，RTL代碼不用在兩個驗證系統(tǒng)之間進行改動，這樣避免了小改動帶來的大風險。
【專利說明】
一種用于無源標簽芯片的EDA和FPGA可重用驗證系統(tǒng)
技術領域
[0001 ] 本發(fā)明涉及一種用于無源標簽芯片的EDA和FPGA可重用驗證系統(tǒng)。
【背景技術】
[0002]當前業(yè)界主流EDA驗證系統(tǒng)如圖1所示的，是將被驗證模塊DUT例化在驗證環(huán)境中，通過給DUT加激勵，觀察DUT輸出來進行的，這樣的缺陷是驗證工程師寫的讀寫器SV模型有缺陷的話無法被驗證，還有驗證工程師和設計工程師同時忽略掉的場景很難被發(fā)現(xiàn)。
[0003]當前業(yè)界主流FPGA驗證系統(tǒng)如圖2所示的，是實用實物產品閱讀器通過天線與下載到FPGA板子上的標簽RTL代碼進行通信驗證，該系統(tǒng)的缺陷是實物產品閱讀器的所有場景只是驗證空間的很小一部分，而且所有參數(shù)已經固定或者變動太小或太大，不符合標準要求，還有就是閱讀器的開發(fā)進度可能比標簽開發(fā)進度落后，這樣一個驗證系統(tǒng)對閱讀器廠家的依賴太大，嚴重阻礙標簽的開發(fā)進度。
[0004]如何對標簽進行代碼實現(xiàn)，避免設計工程師遺漏掉的場景，使得觀察輸出的驗證更加充分完備是現(xiàn)有技術待解決的問題。

【發(fā)明內容】

[0005]本發(fā)明的目的在于:針對現(xiàn)有技術中存在的上述技術問題，提供一種高效率、完備的驗證系統(tǒng)。
[0006]本發(fā)明是通過以下技術方案實現(xiàn)的:
[0007]一種用于無源標簽芯片的EDA和FPGA可重用驗證系統(tǒng):包括EDA環(huán)境驗證系統(tǒng)和FPGA環(huán)境驗證系統(tǒng)；
[0008]所述EDA環(huán)境驗證系統(tǒng)中的閱讀器simulink模型、閱讀器veri log模型和激勵發(fā)生器與選擇控制器一的輸入端相連，選擇控制器的輸出端分別與標簽simulink模型、標簽SV模型和DUT的輸入端相連，所述標簽simulink模型、標簽SV模型和DUT的輸出端通過選擇控制器二與結果對比器、結果檢查器相連；
[0009]所述FPGA環(huán)境驗證系統(tǒng)中的上位機軟件與閱讀器相連，閱讀器verilog模型與閱讀器射頻模塊一相連，閱讀器的算法模型通過閱讀器板級實現(xiàn)模塊與閱讀器射頻模塊二相連;所述閱讀器、閱讀器射頻模塊一和閱讀器射頻模塊二的輸出端與選擇控制器相連;標簽射頻模塊與DUT連接;所述選擇控制器與標簽射頻模塊采用天線模塊相互通信；
[0010]所述EDA環(huán)境驗證系統(tǒng)中的閱讀器veri log模型和DUT與FPGA環(huán)境驗證系統(tǒng)中的閱讀器veri log模型和DUT相互重用。
[0011 ] 進一步，所述EDA環(huán)境驗證系統(tǒng)中的閱讀器simul ink模型由驗證工程師一進行編寫和調試通過，該模型可以模擬閱讀器進行激勵發(fā)送和標簽的返回檢測。
[0012]所述EDA環(huán)境驗證系統(tǒng)中的閱讀器的verilog模型，由驗證工程師一進行編寫和調試通過，該模型可以模擬閱讀器進行激勵發(fā)送和標簽的返回檢測。
[0013]進一步，所述EDA環(huán)境驗證系統(tǒng)中的激勵發(fā)生器由驗證工程師二采用systemverilog 編寫。
[0014]進一步，所述EDA環(huán)境驗證系統(tǒng)中的選擇控制器一，可以控制閱讀器simulink模型、閱讀器veri log模型和激勵發(fā)生器和標簽s imul ink模型、標簽SV模型和DUT的接口通路，可以選擇閱讀器simul ink模型、閱讀器veri log模型和激勵發(fā)生器中的任意一路、兩路或三路進行和標簽s imul ink模型、標簽SV模型和DUT進行通信。
[0015]所述EDA環(huán)境驗證系統(tǒng)中的標簽s imul ink模型由算法工程師采用MATLABS頂ULINK+M語言實現(xiàn)，作為標簽芯片RTL代碼的參考模型，用作比對驗證。
[0016]所述EDA環(huán)境驗證系統(tǒng)中的標簽SV模型由驗證工程師采用system veri log編寫，作為標簽芯片RTL代碼的參考模型，用作比對驗證。
[0017]進一步，所述EDA環(huán)境驗證系統(tǒng)中的DUT為標簽芯片的RTL代碼，由設計人員采用verilog語言編寫。
[0018]進一步，所述EDA環(huán)境驗證系統(tǒng)中的結果對比器、結果檢查器對標簽simulink模型、標簽SV模型和DUT經過選擇控制器二選擇的結果進行驗證。
[0019]所述FPGA環(huán)境驗證系統(tǒng)中的上位機軟件由閱讀器廠家開發(fā)，控制閱讀器進行收發(fā)等操作。
[0020]所述FPGA環(huán)境驗證系統(tǒng)中的閱讀器由閱讀器廠家開發(fā)，通過上位機軟件控制，可以和標簽進行各種場景的交互。
[0021]進一步，所述FPGA環(huán)境驗證系統(tǒng)中的閱讀器verilog模型由標簽廠家的驗證工程師開發(fā)，采用ver i log語言實現(xiàn)，要求能夠進行FPGA綜合、下載，能夠同時嵌入到EDA環(huán)境驗證系統(tǒng)中進行仿真驗證，用來在特定的場景下面替代閱讀器和標簽進行交互。
[0022]所述FPGA環(huán)境驗證系統(tǒng)中的閱讀器射頻模塊一可以由閱讀器廠家開發(fā)，也可以由標簽廠家自己開發(fā)。
[0023]進一步，所述FPGA環(huán)境驗證系統(tǒng)中的閱讀器的算法模型由算法工程師開發(fā)，采用MATLAB S頂ULINK+M語言實現(xiàn)。
[0024]進一步，所述FPGA環(huán)境驗證系統(tǒng)中的閱讀器板級實現(xiàn)模塊采用DSP+FPGA，閱讀器的算法模型通過編譯后下載到DSP，DSP再聯(lián)合FPGA共同完成對標簽的交互操作。
[0025]所述FPGA環(huán)境驗證系統(tǒng)中的閱讀器射頻模塊二發(fā)送時完成閱讀器信號的上變頻及信號放大，通過天線發(fā)射出去，接收時完成接收信號的下變頻及信號放大操。
[0026]所述FPGA環(huán)境驗證系統(tǒng)中的選擇控制器可以選擇任意一個、兩個、三個，以便完成和標簽的各種交互場景，如防碰撞、群讀、會話群等操作。
[0027]所述FPGA環(huán)境驗證系統(tǒng)中的標簽射頻模塊發(fā)送時完成標簽信號的上變頻及信號放大，通過天線發(fā)射出去，接收時完成接收信號的下變頻及信號放大操作。
[0028]進一步，所述FPGA環(huán)境驗證系統(tǒng)中的DUT，即為標簽芯片的RTL verilog代碼實現(xiàn)，該代碼通過驗證、綜合、布局布線后生成⑶S最終交互給芯片生產廠家進行生產。
[0029]綜上所述，由于采用了上述技術方案，本發(fā)明的有益效果是:
[0030]1、本發(fā)明的驗證系統(tǒng)中兩個驗證工程師一個對閱讀器進行ver i 1g實現(xiàn)，一個對標簽進行system verilog實現(xiàn)，這樣實現(xiàn)了對閱讀器的比對驗證，閱讀器和標簽都能夠得到充分完善的驗證，標簽廠家不用依賴于閱讀器廠家的開發(fā)進度。
[0031]2、本發(fā)明的驗證系統(tǒng)中驗證工程師和設計工程師分別采用system verilog和verilog對標簽進行代碼實現(xiàn)，避免了設計工程師遺漏掉的場景，這樣的比對驗證比單一的對verilog代碼進行灌激勵、觀察輸出的驗證更加充分完備。
[0032 ] 3、本發(fā)明的驗證系統(tǒng)中EDA和FPGA驗證環(huán)境可以重用閱讀器和標簽的ver i I og代碼，這樣使得EDA和FPGA采用的代碼是一模一樣的，RTL代碼不用在兩個驗證系統(tǒng)之間進行改動，這樣避免了小改動帶來的大風險。
【附圖說明】
[0033]本發(fā)明將通過例子并參照附圖的方式說明，其中:
[0034]圖1為現(xiàn)有技術的EDA驗證系統(tǒng)框圖；
[0035]圖2為現(xiàn)有技術的FPGA驗證系統(tǒng)框圖；
[0036]圖3為本發(fā)明的EDA驗證系統(tǒng)框圖；
[0037]圖4為本發(fā)明【具體實施方式】的標簽芯片基帶的EDA驗證系統(tǒng)框圖；
[0038]圖5為本發(fā)明的FPGA驗證系統(tǒng)框圖；
[0039]圖6為本發(fā)明【具體實施方式】的含可重用模塊的FPGA驗證系統(tǒng)框圖。
【具體實施方式】
[0040]本說明書中公開的所有特征，或公開的所有方法或過程中的步驟，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。
[0041]本說明書(包括任何附加權利要求、摘要和附圖)中公開的任一特征，除非特別敘述，均可被其他等效或具有類似目的的替代特征加以替換。即，除非特別敘述，每個特征只是一系列等效或類似特征中的一個例子而已。
[0042]如圖3和5所示的，一種用于無源標簽芯片的EDA和FPGA可重用驗證系統(tǒng):包括EDA環(huán)境驗證系統(tǒng)和FPGA環(huán)境驗證系統(tǒng)；
[0043]所述EDA環(huán)境驗證系統(tǒng)中的閱讀器simul ink模型1、閱讀器veri log模型2和激勵發(fā)生器3與選擇控制器一4的輸入端相連，選擇控制器4的輸出端分別與標簽simul ink模型5、標簽SV模型6和DUT7的輸入端相連，所述標簽simulink模型5、標簽SV模型6和DUT7的輸出端通過選擇控制器二 8與結果對比器、結果檢查器9相連；
[0044]所述FPGA環(huán)境驗證系統(tǒng)中的上位機軟件1-1與閱讀器1-2相連，閱讀器ver i I og模型1-3與閱讀器射頻模塊一 1-4相連，閱讀器的算法模型1-5通過閱讀器板級實現(xiàn)模塊1-6與閱讀器射頻模塊二 1-7相連;所述閱讀器1-2、閱讀器射頻模塊一 1-4和閱讀器射頻模塊二 1-7的輸出端與選擇控制器1-8相連;標簽射頻模塊1-9與DUT1-10連接;所述選擇控制器1-8與標簽射頻模塊1-9采用天線模塊相互通信；
[0045]所述EDA環(huán)境驗證系統(tǒng)中的閱讀器veri log模型2和DUT7與FPGA環(huán)境驗證系統(tǒng)中的閱讀器verilog模型1-3和DUT1-10相互重用。
[0046]具體地，所述EDA環(huán)境驗證系統(tǒng)中的閱讀器simul ink模型I由驗證工程師一進行編寫和調試通過，該模型可以模擬閱讀器進行激勵發(fā)送和標簽的返回檢測。
[0047]所述EDA環(huán)境驗證系統(tǒng)中的閱讀器的verilog模型2，由驗證工程師一進行編寫和調試通過，該模型可以模擬閱讀器進行激勵發(fā)送和標簽的返回檢測。
[0048]具體地，所述EDA環(huán)境驗證系統(tǒng)中的激勵發(fā)生器3由驗證工程師二采用systemverilog 編寫。
[0049]具體地，所述EDA環(huán)境驗證系統(tǒng)中的選擇控制器一4，可以控制閱讀器s imul ink模型1、閱讀器verilog模型2和激勵發(fā)生器3和標簽simulink模型5、標簽SV模型6和DUT7的接口通路，可以選擇閱讀器simul ink模型1、閱讀器veri log模型2和激勵發(fā)生器3中的任意一路、兩路或三路進行和標簽s imul ink模型5、標簽SV模型6和DUT7進行通信。
[0050]所述EDA環(huán)境驗證系統(tǒng)中的標簽s imul ink模型5由算法工程師采用MATLABS頂ULINK+M語言實現(xiàn)，作為標簽芯片RTL代碼的參考模型，用作比對驗證。
[0051 ] 所述EDA環(huán)境驗證系統(tǒng)中的標簽SV模型6由驗證工程師采用system verilog編寫，作為標簽芯片RTL代碼的參考模型，用作比對驗證。
[0052]具體地，所述EDA環(huán)境驗證系統(tǒng)中的DUT7為標簽芯片的RTL代碼，由設計人員采用verilog語言編寫。
[0053]具體地，所述EDA環(huán)境驗證系統(tǒng)中的結果對比器、結果檢查器9對標簽simulink模型5、標簽SV模型6和DUT7經過選擇控制器二 8選擇的斷言進行驗證。
[0054]所述FPGA環(huán)境驗證系統(tǒng)中的上位機軟件1-1由閱讀器廠家開發(fā)，控制閱讀器進行收發(fā)等操作。
[0055]所述FPGA環(huán)境驗證系統(tǒng)中的閱讀器1-2由閱讀器廠家開發(fā)，通過上位機軟件控制，可以和標簽進行各種場景的交互。
[0056]具體地，所述FPGA環(huán)境驗證系統(tǒng)中的閱讀器veri log模型1_3由標簽廠家的驗證工程師開發(fā)，采用verilog語言實現(xiàn)，要求能夠進行FPGA綜合、下載，能夠同時嵌入到EDA環(huán)境驗證系統(tǒng)中進行仿真驗證，用來在特定的場景下面替代閱讀器和標簽進行交互。
[0057]所述FPGA環(huán)境驗證系統(tǒng)中的閱讀器射頻模塊一1-4可以由閱讀器廠家開發(fā)，也可以由標簽廠家自己開發(fā)。
[0058]具體地，所述FPGA環(huán)境驗證系統(tǒng)中的閱讀器的算法模型1-5由算法工程師開發(fā)，采用MATLAB S頂ULINK+M語言實現(xiàn)。
[0059]具體地，所述FPGA環(huán)境驗證系統(tǒng)中的閱讀器板級實現(xiàn)模塊1-6采用DSP+FPGA，閱讀器的算法模型通過編譯后下載到DSP，DSP再聯(lián)合FPGA共同完成對標簽的交互操作。
[0060]所述FPGA環(huán)境驗證系統(tǒng)中的閱讀器射頻模塊二1-7發(fā)送時完成閱讀器信號的上變頻及信號放大，通過天線發(fā)射出去，接收時完成接收信號的下變頻及信號放大操。
[0061 ] 所述FPGA環(huán)境驗證系統(tǒng)中的選擇控制器1-8可以選擇任意一個、兩個、三個，以便完成和標簽的各種交互場景，如防碰撞、群讀、會話群等操作。
[0062]所述FPGA環(huán)境驗證系統(tǒng)中的標簽射頻模塊1-9發(fā)送時完成標簽信號的上變頻及信號放大，通過天線發(fā)射出去，接收時完成接收信號的下變頻及信號放大操作。
[0063]具體地，所述FPGA環(huán)境驗證系統(tǒng)中的DUT1-10，即為標簽芯片的RTL verilog代碼實現(xiàn)，該代碼通過驗證、綜合、布局布線后生成⑶S最終交互給芯片生產廠家進行生產。
[0064]如圖4所示的，【具體實施方式】中的標簽芯片基帶的EDA驗證系統(tǒng)，包括接口MUX(選擇控制信號通路)、VMM閱讀器激勵生產器、VMM標簽激勵生成器、η個閱讀器SV模型、η個閱讀器verilog模型、η個標簽SV模型、接口監(jiān)測器(接口斷言器)、閱讀器監(jiān)測器(閱讀器斷言器)和代碼覆蓋率收集(功能覆蓋率收集)；VMM測試用例通過VMM環(huán)境配置、閱讀器模型配置和標簽配置處理后分別與VMM閱讀器激勵生產器和VMM標簽激勵生成器相互通信，所述接口MUX(選擇控制信號通路)分別與VMM閱讀器激勵生產器、VMM標簽激勵生成器、η個閱讀器SV模型、η個閱讀器veri log模型、η個標簽SV模型、η個標簽RTL、接口監(jiān)測器(接口斷言器)相通信連接；
[0065]所述η個標簽SV模型與η個標簽RTL—一對應，分別與η個標簽比對邏輯相通信連接。即為標簽SV模型一和標簽一 RTL分別與標簽比對邏輯一相通信連接，標簽SV模型二和標簽二RTL分別與標簽比對邏輯二相通信連接，標簽SV模型η和標簽n RTL分別與標簽比對邏輯η相通信連接。
[0066]η個標簽RTL分別與標簽監(jiān)測器(標簽斷言器)和代碼覆蓋率收集(功能覆蓋率收集)相通信連接。
[0067]所述η個閱讀器SV模型、η個閱讀器veri log模型--對應，分別與η個閱讀器比對邏輯相通信連接。即為閱讀器SV模型一和閱讀器verilog模型一分別與閱讀器比對邏輯一相通信連接，閱讀器SV模型二和閱讀器verilog模型二分別與閱讀器比對邏輯二相通信連接，閱讀器SV模型η和閱讀器ver i log模型η分別與閱讀器比對邏輯η相通信連接。
[0068]η個閱讀器SV模型分別與閱讀器監(jiān)測器(閱讀器斷言器)相通信連接。
[0069]具體地，閱讀器比對邏輯一，對閱讀器的SV(system verilog)模型一和verilog模型一進行對比，采用主時鐘對前向和反向鏈路信號進行采樣對比，在時鐘上升沿時進行對比，兩個模型對比不一致則報錯，完全比對上則報TEST PASS。
[0070]具體地，閱讀器比對邏輯二，對閱讀器的SV(system verilog)模型二和verilog模型二進行對比，采用主時鐘對前向和反向鏈路信號進行采樣對比，在時鐘上升沿時進行對比，兩個模型對比不一致則報錯，完全比對上則報TEST PASS。
[OO71 ] 具體地，閱讀器比對邏輯n，對閱讀器的SV(system verilog)模型η和verilog模型η進行對比，采用主時鐘對前向和反向鏈路信號進行采樣對比，在時鐘上升沿時進行對比，兩個模型對比不一致則報錯，完全比對上則報TEST PASS。
[0072]具體地，閱讀器SV模型一，采用system veri log對閱讀器SV模型進行實現(xiàn)，該SV模型能滿足相應RFID標準協(xié)議中閱讀器的所有功能性能要求。該模型主要用來模擬閱讀器對標簽進行通信，從而可以驗證標簽芯片的各項功能性能是否滿足要求。
[0073]具體地，閱讀器SV模型二，采用system veri log對閱讀器SV模型進行實現(xiàn)，該SV模型能滿足相應RFID標準協(xié)議中閱讀器的所有功能性能要求。
[0074]具體地，閱讀器SV模型η，采用system veri log對閱讀器SV模型進行實現(xiàn)，該SV模型能滿足相應RFID標準協(xié)議中閱讀器的所有功能性能要求。
[0075]具體地，閱讀器veri log模型一，采用veri log對閱讀器進行實現(xiàn)，該veri log模型能滿足相應RFID標準協(xié)議中閱讀器的所有功能性能要求。該模型主要用來模擬閱讀器對標簽進行通信，從而可以驗證標簽芯片的各項功能性能是否滿足要求。該模型可以和閱讀器SV模型一進行對比驗證。該模型還可以下載到FPGA板子上，在板級模擬閱讀器和標簽進行通信。閱讀器verilog模型I?η是可重用模塊，既可以用在EDA驗證環(huán)境中進行仿真驗證，也可以下載到FPGA板子上進行板級的測試驗證。
[0076]具體地，閱讀器veri log模型二，采用veri log對閱讀器進行實現(xiàn)，該veri log模型能滿足相應RFID標準協(xié)議中閱讀器的所有功能性能要求。該模型主要用來模擬閱讀器對標簽進行通信，從而可以驗證標簽芯片的各項功能性能是否滿足要求。該模型還可以下載到FPGA板子上，在板級模擬閱讀器和標簽進行通信。
[0077]具體地，閱讀器veri log模型η，采用veri log對閱讀器進行實現(xiàn)，該veri log模型能滿足相應RFID標準協(xié)議中閱讀器的所有功能性能要求。該模型主要用來模擬閱讀器對標簽進行通信，從而可以驗證標簽芯片的各項功能性能是否滿足要求。該模型還可以下載到FPGA板子上，在板級模擬閱讀器和標簽進行通信。
[0078]具體地，標簽SV模型一，采用systemveri log對標簽SV模型進行實現(xiàn)，該模型用來作為標簽verilog代碼的參考模型，在EDA仿真驗證中，標簽SV模型一可以和標簽verilog代碼(標簽一 RTL)進行對比驗證。
[0079]具體地，標簽SV模型二，采用systemverilog對標簽SV模型進行實現(xiàn)，該模型用來作為標簽verilog代碼的參考模型，在EDA仿真驗證中，標簽SV模型二可以和標簽verilog代碼(標簽二 RTL)進行對比驗證。
[0080]具體地，標簽SV模型n，采用systemverilog對標簽SV模型進行實現(xiàn)，該模型用來作為標簽verilog代碼的參考模型，在EDA仿真驗證中，標簽SV模型η可以和標簽verilog代碼(標簽n RTL)進行對比驗證。
[0081 ] 具體地，標簽一RTL，采用硬件描述語言veri log代碼實現(xiàn)，標簽RTL veri log代碼的例化模塊(標簽一RTL?標簽n RTL的代碼都是一樣的，只是在該驗證環(huán)境中使用不同的名字標記，表示不同的標簽)。標簽一RTL可以和標簽SV模型一進行任意場景的對比驗證。該代碼要求可以綜合、布局布線、最終投片生產。還能下載到FPGA進行板級調試。該模塊也是EDA和FPGA可重用的模塊。
[0082]具體地，標簽二RTL，采用硬件描述語言veri log代碼實現(xiàn)，標簽RTL veri log代碼的例化模塊。標簽二 RTL可以和標簽SV模型二進行任意場景的對比驗證。該代碼要求可以綜合、布局布線、最終頭片生產。還能下載到FPGA進行板級調試。該模塊也是EDA和FPGA可重用的模塊。
[0083]具體地，標簽n RTL，采用硬件描述語言veri log代碼實現(xiàn)，標簽RTL veri log代碼的例化模塊。標簽n RTL可以和標簽SV模型η進行任意場景的對比驗證。該代碼要求可以綜合、布局布線、最終投片生產。還能下載到FPGA進行板級調試。該模塊也是EDA和FPGA可重用的模塊。
[0084]具體地，標簽比對邏輯一，對標簽的SV( system veri log)模型一和veri log模型一進行對比，采用主時鐘對前向和反向鏈路信號進行采樣對比(子模塊及模塊中間的重要信號也要拉出來進行對比)，在時鐘上升沿時進行對比，兩個模型對比不一致則報錯，完全比對上則報TEST PASS0
[0085]具體地，標簽比對邏輯二，對標簽的SV( system veri log)模型二和veri log模型二進行對比，采用主時鐘對前向和反向鏈路信號進行采樣對比(子模塊及模塊中間的重要信號也要拉出來進行對比)，在時鐘上升沿時進行對比，兩個模型對比不一致則報錯，完全比對上則報TEST PASS0
[0086]具體地，標簽比對邏輯η，對標簽的SV( system veri log)模型η和veri log模型η進行對比，采用主時鐘對前向和反向鏈路信號進行采樣對比(子模塊及模塊中間的重要信號也要拉出來進行對比)，在時鐘上升沿時進行對比，兩個模型對比不一致則報錯，完全比對上則報TEST PASS0
[0087]具體地，VMM(Verif icat1n Methodology Manual，驗證方法學手冊)測試用例，采用system veri log或veri log進行編寫。每個測試用例的配置及初始化數(shù)據配置由excel表格生成，生成的配置文件必須滿足peri腳本的要求，因為這些配置都要通過peri腳步處理后傳給VMM驗證環(huán)境使用。
[0088]具體地，VMM環(huán)境配置、閱讀器模型配置、標簽配置，由peri腳本根據最原始的excel表格配置生成。這些配置的格式必須滿足VMM環(huán)境讀取文件的格式要求，不同的配置傳給環(huán)境中例化的不同模塊使用。
[0089]具體地，VMM閱讀器激勵生成器，采用system verilog編寫，即是將激勵按照閱讀器的時序要求灌輸?shù)浇涌诳刂破鞯慕涌谏厦?，供后續(xù)模塊的選擇使用。
[°09°]具體地，VMM標簽激勵生成器，采用system verilog編寫，即是將激勵按照標簽的時序要求灌輸?shù)浇涌诳刂破鞯慕涌谏厦?，供后續(xù)模塊的選擇使用。
[0091 ]具體地，接口選擇控制器，在多個閱讀器SV模型、多個標簽SV模型、多個閱讀器verilog模型、多個標簽RTL代碼模塊之間根據配置來控制接口的通和斷，以便實現(xiàn)不同的測試場景。主要的測試場景有多個閱讀器對多個標簽、多個閱讀器對一個標簽、一個閱讀器對一個標簽、一個閱讀器對多個標簽(其中閱讀器可以為SV模型或veri I og模型，標簽可以為SV模型或verilog代碼)。這些測試場景可以覆蓋標準協(xié)議中所有的應用場景。
[0092]具體地，接口監(jiān)測器和接口斷言器，即是對接口MUX(選擇控制信號通路)中描述的接口的監(jiān)測和斷言。監(jiān)測器采用system verilog實現(xiàn)，采用驗證環(huán)境主時鐘對接口中的各種信號進行采樣，看這些信號響應是否滿足標準協(xié)議要求。斷言器是對接口中的某些信號進行推斷，例如“標簽η的響應信號頻率在310KHZ?330KHZ之間”，如果該信號頻率滿足要求，則斷言成功(采集信號頻率的代碼需要單獨編寫，采用system verilog)。
[0093]具體地，閱讀器監(jiān)測器和閱讀器斷言器，對閱讀器verilog模型進行監(jiān)測和斷言。可以對閱讀器外部接口信號進行監(jiān)測和斷言，也可以對閱讀器內部子模塊之間的接口信號及底層模塊內部重要信號進行監(jiān)測和斷言。
[0094]具體地，標簽監(jiān)測器和標簽斷言器，對標簽verilog代碼進行監(jiān)測和斷言?？梢詫撕炌獠拷涌谛盘栠M行監(jiān)測和斷言，也可以對標簽內部子模塊之間的接口信號及底層模塊內部重要信號進行監(jiān)測和斷言。
[0095]具體地，代碼覆蓋率和功能覆蓋率收集，功能覆蓋率需要單獨編寫代碼，根據標準協(xié)議中要求的所有功能性能指標，采用system veri log代碼實現(xiàn)，需要嵌入到EDA驗證環(huán)境中，用一個使能控制其收集或者是不收集。代碼覆蓋率不需要單獨編寫代碼，EDA軟件會在標簽verilog代碼上面顯示代碼覆蓋率收集情況。代碼覆蓋率達標后，才開始收集功能覆蓋率，功能覆蓋率要求達到100 %才能出口。
[0096]如圖6所示的，【具體實施方式】中的含可重用模塊的FPGA驗證系統(tǒng)，包括接口、n個上位機軟件、η個閱讀器(實物產品)、η個閱讀器射頻模塊、η個閱讀器ver i I og模型、η個標簽射頻模塊和η個標簽RTL。所述接口分別與η個閱讀器ver i log模型相通信連接。
[0097 ] η個閱讀器射頻模塊與η個閱讀器ver i log模型--對應，且相互通信連接。即為閱讀器射頻模塊一與閱讀器verilog模型一相互通信連接，閱讀器射頻模塊二與閱讀器veri log模型二相互通信連接，閱讀器射頻模塊η與閱讀器veri log模型η相互通信連接。
[0098]η個標簽射頻模塊和η個標簽RTL—一對應，且相互通信連接。即為標簽射頻模塊一與標簽一 RTL相互通信連接，標簽射頻模塊二與標簽二 RTL相互通信連接，標簽射頻模塊η與標簽n RTL相互通信連接。
[0099]η個上位機軟件和η個閱讀器(實物產品)一一對應，且相互通信連接，η個閱讀器(實物產品)通過天線模塊(ant-Ι?ant-n)接收η個標簽射頻模塊通過天線模塊(ant 2n+l?ant-3n)發(fā)出的信號。
[0?00] η個閱讀器￥61*;[108模型通過天線模塊(3111:-11+1?3111:-211)接收11個標簽射頻模塊通過天線模塊(ant 2n+l?ant-3n)發(fā)出的信號。
[Ο?Ο? ] η個閱讀器verilog模型分別由上位機軟件加FPGA控制，并和示波器加邏輯分析儀一相通信連接。
[0102]η個標簽RTL分別與示波器加邏輯分析儀二相通信連接。
[0103]具體地，η個上位機軟件由閱讀器廠家開發(fā)，用來控制實物產品閱讀器的收發(fā)等操作，采用C語言實現(xiàn)。
[0104]具體地，η個閱讀器(實物產品)由閱讀器廠家開發(fā)，根據上位機軟件的指令，向標簽發(fā)出相應的命令或命令集群，并接收標簽返回的信號。
[0105]具體地，η個閱讀器射頻模塊由閱讀器廠家開發(fā)或標簽廠家開發(fā)。下行主要完成基帶信號的調制、混頻、上變頻、功率放大，再通過天線發(fā)射出去。上行主要完成接收信號的濾波、解調、信號放大后給閱讀器基帶模塊。
[0106]具體地，η個閱讀器verilog模型由標簽廠家驗證工程師編寫。主要用來模擬實物閱讀器對標簽進行收發(fā)操作。
[0107]具體地，η個標簽射頻模塊主要完成接收信號的時鐘恢復、解調、濾波等，完成反射信號的調制等操作。
[0108]具體地，η個標簽RTL由標簽廠家邏輯設計工程師開發(fā)，對RFID標準協(xié)議進行硬件實現(xiàn)。
[0109]具體地，示波器+邏輯分析儀，示波器用來觀察閱讀器的前向和反向信號，邏輯分析儀用來分析閱讀器基帶的功能和時序正確性。
[0110]以上所述的具體實施例，對本發(fā)明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明。本發(fā)明擴展到任何在本說明書中披露的新特征或任何新的組合，以及披露的任一新的方法或過程的步驟或任何新的組合。
【主權項】
1.一種用于無源標簽芯片的EDA和FPGA可重用驗證系統(tǒng)，其特征在于:包括EDA環(huán)境驗證系統(tǒng)和FPGA環(huán)境驗證系統(tǒng)； 所述EDA環(huán)境驗證系統(tǒng)中的閱讀器simul ink模型(I)、閱讀器verilog模型(2)和激勵發(fā)生器(3)與選擇控制器一 (4)的輸入端相連，選擇控制器(4)的輸出端分別與標簽simulink模型(5)、標簽SV模型(6)和DUT(7)的輸入端相連，所述標簽simulink模型(5)、標簽SV模型(6)和DUT(7)的輸出端通過選擇控制器二 (8)與結果對比器、結果檢查器(9)相連； 所述FPGA環(huán)境驗證系統(tǒng)中的上位機軟件(1-1)與閱讀器(1-2)相連，閱讀器verilog模型(1-3)與閱讀器射頻模塊一(1-4)相連，閱讀器的算法模型(1-5)通過閱讀器板級實現(xiàn)模塊(1-6)與閱讀器射頻模塊二(1-7)相連;所述閱讀器(1-2)、閱讀器射頻模塊一(1-4)和閱讀器射頻模塊二( 1-7)的輸出端與選擇控制器(1-8)相連;標簽射頻模塊(1-9)與DUT( 1-10)連接;所述選擇控制器(1-8)與標簽射頻模塊(1-9)采用天線模塊相互通信； 所述EDA環(huán)境驗證系統(tǒng)中的閱讀器ver i log模型(2)和DUT (7)與FPGA環(huán)境驗證系統(tǒng)中的閱讀器ver i log模型(1-3)和DUT(1-1O)相互重用。2.根據權利要求1所述的用于無源標簽芯片的EDA和FPGA可重用驗證系統(tǒng)，其特征在于，所述Η)Α環(huán)境驗證系統(tǒng)中的閱讀器simulink模型(I)由驗證工程師一進行編寫和調試通過，該模型可以模擬閱讀器進行激勵發(fā)送和標簽的返回檢測。3.根據權利要求1所述的用于無源標簽芯片的EDA和FPGA可重用驗證系統(tǒng)，其特征在于，所述EDA環(huán)境驗證系統(tǒng)中的激勵發(fā)生器(3)由驗證工程師二采用system verilog編寫。4.根據權利要求1所述的用于無源標簽芯片的EDA和FPGA可重用驗證系統(tǒng)，其特征在于，所述EDA環(huán)境驗證系統(tǒng)中的選擇控制器一(4)，可以控制閱讀器simulink模型(I)、閱讀器verilog模型(2)和激勵發(fā)生器(3)和標簽simulink模型(5)、標簽SV模型(6)和DUT(7)的接口通路，可以選擇閱讀器simulink模型(I)、閱讀器verilog模型(2)和激勵發(fā)生器(3)中的任意一路、兩路或三路進行和標簽s imul ink模型(5)、標簽SV模型(6)和DUT( 7)進行通信。5.根據權利要求1所述的用于無源標簽芯片的EDA和FPGA可重用驗證系統(tǒng)，其特征在于，所述EDA環(huán)境驗證系統(tǒng)中的DUT(7)為標簽芯片的RTL代碼，由設計人員采用verilog語言編寫。6.根據權利要求1所述的用于無源標簽芯片的EDA和FPGA可重用驗證系統(tǒng)，其特征在于，所述EDA環(huán)境驗證系統(tǒng)中的結果對比器、結果檢查器(9)對標簽simulink模型(5)、標簽SV模型(6)和DUT (7)經過選擇控制器二 (8)的選擇進行驗證。7.根據權利要求1所述的用于無源標簽芯片的EDA和FPGA可重用驗證系統(tǒng)，其特征在于，所述FPGA環(huán)境驗證系統(tǒng)中的閱讀器veri 1g模型(1_3)由標簽廠家的驗證工程師開發(fā)，采用verilog語言實現(xiàn)，要求能夠進行FPGA綜合、下載，能夠同時嵌入到EDA環(huán)境驗證系統(tǒng)中進行仿真驗證，用來在特定的場景下面替代閱讀器和標簽進行交互。8.根據權利要求1所述的用于無源標簽芯片的EDA和FPGA可重用驗證系統(tǒng)，其特征在于，所述FPGA環(huán)境驗證系統(tǒng)中的閱讀器的算法模型(1-5)由算法工程師開發(fā)，采用MATLABS頂ULINK+M語言實現(xiàn)。9.根據權利要求1所述的用于無源標簽芯片的EDA和FPGA可重用驗證系統(tǒng)，其特征在于，所述FPGA環(huán)境驗證系統(tǒng)中的閱讀器板級實現(xiàn)模塊(1-6)采用DSP+FPGA，閱讀器的算法模型通過編譯后下載到DSP，DSP再聯(lián)合FPGA共同完成對標簽的交互操作。10.根據權利要求1所述的用于無源標簽芯片的EDA和FPGA可重用驗證系統(tǒng)，其特征在于，所述FPGA環(huán)境驗證系統(tǒng)中的DUT(1-10)，即為標簽芯片的RTL verilog代碼實現(xiàn)，該代碼通過驗證、綜合、布局布線后生成⑶S最終交互給芯片生產廠家進行生產。
【文檔編號】G06F11/36GK106095675SQ201610398841
【公開日】2016年11月9日
【申請日】2016年6月7日
【發(fā)明人】蔡友, 向曉安, 張建, 王立泉
【申請人】無錫鍵橋電子科技有限公司