一種數(shù)據(jù)存儲(chǔ)系統(tǒng)的制作方法
【專(zhuān)利摘要】本實(shí)用新型提供了一種數(shù)據(jù)存儲(chǔ)系統(tǒng)，包括：上位機(jī)、現(xiàn)場(chǎng)可編程門(mén)陣列FPGA、數(shù)據(jù)傳輸模塊、NOR Flash、JTAG接口和N個(gè)eMMC，N為大于1的整數(shù)；FPGA分別與上位機(jī)、NOR Flash、JTAG接口、數(shù)據(jù)傳輸模塊和N個(gè)eMMC相連。在本實(shí)用新型中，由于eMMC為采用BGA技術(shù)將NAND Flash和閃存控制器封裝在一起的芯片，且eMMC內(nèi)集成的閃存控制器包含了NAND Flash驅(qū)動(dòng)程序(包括錯(cuò)誤探測(cè)和糾正、Flash平均擦寫(xiě)、壞塊管理和掉電保護(hù))，因此應(yīng)用eMMC到自己產(chǎn)品中的設(shè)備廠商在建立數(shù)據(jù)存儲(chǔ)系統(tǒng)之前，不再需要設(shè)計(jì)驅(qū)動(dòng)程序，從而縮短了產(chǎn)品研發(fā)周期，且減少了項(xiàng)目開(kāi)發(fā)成本。
【專(zhuān)利說(shuō)明】
一種數(shù)據(jù)存儲(chǔ)系統(tǒng)
技術(shù)領(lǐng)域
[0001 ]本申請(qǐng)涉及數(shù)據(jù)存儲(chǔ)領(lǐng)域，特別涉及一種數(shù)據(jù)存儲(chǔ)系統(tǒng)。
【背景技術(shù)】
[0002]目前，在大容量數(shù)據(jù)存儲(chǔ)系統(tǒng)中，使用的芯片主要是NANDFlash。
[0003]但是，由于在使用NANDFlash時(shí)，必須先寫(xiě)入驅(qū)動(dòng)程序，才能繼續(xù)執(zhí)行其他操作，且NAND Flash本身并沒(méi)有存儲(chǔ)有驅(qū)動(dòng)程序，因此應(yīng)用NAND Flash到自己產(chǎn)品中的設(shè)備廠商在建立數(shù)據(jù)存儲(chǔ)系統(tǒng)之前，需要針對(duì)NAND Flash設(shè)計(jì)驅(qū)動(dòng)程序，導(dǎo)致應(yīng)用NAND Flash到自己產(chǎn)品中的設(shè)備廠商的產(chǎn)品研發(fā)周期延長(zhǎng)，以及項(xiàng)目開(kāi)發(fā)成本增加。
【實(shí)用新型內(nèi)容】
[0004]為解決上述技術(shù)問(wèn)題，本申請(qǐng)實(shí)施例提供一種數(shù)據(jù)存儲(chǔ)系統(tǒng)，以達(dá)到縮短產(chǎn)品研發(fā)周期，且減少項(xiàng)目開(kāi)發(fā)成本的目的，技術(shù)方案如下:
[0005]—種數(shù)據(jù)存儲(chǔ)系統(tǒng)，包括:上位機(jī)、現(xiàn)場(chǎng)可編程門(mén)陣列FPGA、數(shù)據(jù)傳輸模塊、NORFlash、JTAG接口和NfeMMC，所述N為大于I的整數(shù)；
[0006]所述FPGA分別與所述上位機(jī)、所述NORFlash、所述JTAG接口、所述數(shù)據(jù)傳輸模塊和N個(gè)所述eMMC相連。
[0007]優(yōu)選的，所述數(shù)據(jù)存儲(chǔ)系統(tǒng)還包括:兩個(gè)雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器；
[0008]兩個(gè)所述雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，均與所述FPGA相連。
[0009]優(yōu)選的，所述雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器為型號(hào)為DDR3的雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。
[0010]優(yōu)選的，所述數(shù)據(jù)傳輸模塊為千兆以太網(wǎng)電纜數(shù)據(jù)傳輸接口。
[0011]優(yōu)選的，所述數(shù)據(jù)傳輸模塊包括:PHY芯片、第一XFP接口和第二XFP接口；
[0012]所述第一XFP接口，用于向所述PHY芯片寫(xiě)入數(shù)據(jù)；
[0013]所述第二XFP接口，用于將所述PHY芯片中的數(shù)據(jù)輸出；
[0014]所述PHY芯片，用于將所述第一XFP接口寫(xiě)入的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，并將所述并行數(shù)據(jù)發(fā)送至所述FPGA，以及將所述FPGA輸出的并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，并將轉(zhuǎn)換得到的串行數(shù)據(jù)發(fā)送至所述第二XFP接口。
[0015]優(yōu)選的，所述NOR Flash為容量為16MB的NOR Flash。
[0016]優(yōu)選的，所述NOR Flash為容量為32MB的NOR Flash。
[0017]與現(xiàn)有技術(shù)相比，本申請(qǐng)的有益效果為:
[0018]在本申請(qǐng)中，數(shù)據(jù)存儲(chǔ)系統(tǒng)采用eMMC作為存儲(chǔ)芯片，由于eMMC為采用BGA(BallGrid Array，焊球陣列封裝)技術(shù)將NAND Flash和閃存控制器封裝在一起的芯片，且eMMC內(nèi)集成的閃存控制器包含了NAND Flash驅(qū)動(dòng)程序(包括錯(cuò)誤探測(cè)和糾正、Flash平均擦寫(xiě)、壞塊管理和掉電保護(hù))，因此應(yīng)用eMMC到自己產(chǎn)品中的設(shè)備廠商在建立數(shù)據(jù)存儲(chǔ)系統(tǒng)之前，不再需要設(shè)計(jì)驅(qū)動(dòng)程序，從而縮短了產(chǎn)品研發(fā)周期，且減少了項(xiàng)目開(kāi)發(fā)成本。
【附圖說(shuō)明】
[0019]為了更清楚地說(shuō)明本申請(qǐng)實(shí)施例中的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本申請(qǐng)的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0020]圖1是本申請(qǐng)?zhí)峁┑臄?shù)據(jù)存儲(chǔ)系統(tǒng)的一種邏輯結(jié)構(gòu)示意圖；
[0021]圖2是本申請(qǐng)?zhí)峁┑臄?shù)據(jù)存儲(chǔ)系統(tǒng)的另一種邏輯結(jié)構(gòu)示意圖；
[0022]圖3是本申請(qǐng)?zhí)峁┑臄?shù)據(jù)存儲(chǔ)系統(tǒng)的再一種邏輯結(jié)構(gòu)示意圖；
[0023]圖4是本申請(qǐng)?zhí)峁┑臄?shù)據(jù)存儲(chǔ)系統(tǒng)的再一種邏輯結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0024]下面將結(jié)合本申請(qǐng)實(shí)施例中的附圖，對(duì)本申請(qǐng)實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本申請(qǐng)一部分實(shí)施例，而不是全部的實(shí)施例?；诒旧暾?qǐng)中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本申請(qǐng)保護(hù)的范圍。
[0025]實(shí)施例一
[0026]在本實(shí)施例中，提供了一種數(shù)據(jù)存儲(chǔ)系統(tǒng)，請(qǐng)參見(jiàn)圖1，數(shù)據(jù)存儲(chǔ)系統(tǒng)包括:上位機(jī)
11、FPGA12(現(xiàn)場(chǎng)可編程門(mén)陣列，F(xiàn)ield — Programmable Gate Array) 12、數(shù)據(jù)傳輸模塊 13、NOR Flashl4、JTAG接口(Joint Test Act1n Group，聯(lián)合測(cè)試行為組織)15和N個(gè)eMMC(Embedded Multi Media Card)，所述N為大于I的整數(shù)。
[0027]其中，在圖1中，N個(gè)eMMC分別表示為eMMC UeMMC 2、……、eMMC N。
[0028]在本實(shí)施例中，F(xiàn)PGA12分別與所述上位機(jī)11、所述NOR Flashl4、所述JTAG接口 15、所述數(shù)據(jù)傳輸模塊13和N個(gè)所述eMMC相連。
[0029]其中，NORFlashl4，用于存儲(chǔ)FPGA12程序。
[0030]JTAG接口 15為FPGAl 2調(diào)試接口。
[0031]eMMC，用于存儲(chǔ)數(shù)據(jù)。
[0032]數(shù)據(jù)傳輸模塊13，用于寫(xiě)入數(shù)據(jù)至所述FPGA12，以及將所述FPGAl 2從所述eMMC中讀取的數(shù)據(jù)輸出。
[0033]所述上位機(jī)11，用于發(fā)送控制命令和管理命令至所述FPGA12，所述控制命令包括寫(xiě)入控制命令、讀出控制命令或擦除控制命令，所述管理命令包括eMMC狀態(tài)檢查命令或eMMC容量查詢(xún)命令。
[0034]所述FPGA12，用于接收所述數(shù)據(jù)傳輸模塊13寫(xiě)入的數(shù)據(jù)，并按照所述上位機(jī)11發(fā)送的寫(xiě)入命令和數(shù)據(jù)寫(xiě)入地址，將所述數(shù)據(jù)傳輸模塊13寫(xiě)入的數(shù)據(jù)寫(xiě)入所述數(shù)據(jù)寫(xiě)入地址對(duì)應(yīng)的eMMC中，以及按照所述上位機(jī)11發(fā)送的讀取命令和數(shù)據(jù)讀取地址，從所述數(shù)據(jù)讀取地址對(duì)應(yīng)的eMMC中讀取數(shù)據(jù)，并將讀取到的數(shù)據(jù)發(fā)送給所述數(shù)據(jù)傳輸模塊13，以使所述數(shù)據(jù)傳輸模塊13輸出數(shù)據(jù)，以及按照所述上位機(jī)11發(fā)送的擦除命令和數(shù)據(jù)擦除地址，擦除所述數(shù)據(jù)擦除地址對(duì)應(yīng)的eMMC中的數(shù)據(jù)，以及針對(duì)所述上位機(jī)11發(fā)送的eMMC狀態(tài)檢查命令返回狀態(tài)檢查結(jié)果至所述上位機(jī)11，以及針對(duì)所述上位機(jī)11發(fā)送的eMMC容量查詢(xún)命令返回eMMC剩余容量至所述上位機(jī)11，以及記錄數(shù)據(jù)管理信息，并將所述數(shù)據(jù)管理信息上傳至所述上位機(jī)U。其中，數(shù)據(jù)管理信息具體包括:向eMMC寫(xiě)入數(shù)據(jù)時(shí)的起始時(shí)間、停止時(shí)間、起始地址和結(jié)束地址，以及從eMMC讀取數(shù)據(jù)時(shí)的起始時(shí)間、停止時(shí)間、起始地址和結(jié)束地址，以及擦除eMMC中數(shù)據(jù)時(shí)的起始時(shí)間、停止時(shí)間、起始地址和結(jié)束地址。
[0035]在本實(shí)施例中，上位機(jī)11與FPGA12之間通過(guò)PCI總線(xiàn)傳輸信息(如上位機(jī)11的控制命令和管理命令，以及FPGA12發(fā)送的數(shù)據(jù)管理信息)。
[0036]上位機(jī)11在接收到FPGA12上傳的數(shù)據(jù)管理信息后，將數(shù)據(jù)管理信息寫(xiě)入存儲(chǔ)信息管理表中，以方便對(duì)eMMC中存儲(chǔ)的數(shù)據(jù)進(jìn)行查詢(xún)和管理。
[0037]在本申請(qǐng)中，數(shù)據(jù)存儲(chǔ)系統(tǒng)采用e麗C作為存儲(chǔ)芯片，由于e麗C為將NAND Flash和閃存控制器封裝在一顆BGA中的芯片，且e麗C內(nèi)集成的閃存控制器包含了NAND Flash驅(qū)動(dòng)程序(包括錯(cuò)誤探測(cè)和糾正、Flash平均擦寫(xiě)、壞塊管理和掉電保護(hù))，因此應(yīng)用eMMC到自己產(chǎn)品中的設(shè)備廠商在建立數(shù)據(jù)存儲(chǔ)系統(tǒng)之前，不再需要設(shè)計(jì)驅(qū)動(dòng)程序，從而縮短了產(chǎn)品研發(fā)周期，且減少了項(xiàng)目開(kāi)發(fā)成本。
[0038]現(xiàn)對(duì)本實(shí)施例提供的數(shù)據(jù)存儲(chǔ)系統(tǒng)的工作原理進(jìn)行說(shuō)明，具體如下:
[0039]數(shù)據(jù)存儲(chǔ)系統(tǒng)上電后，F(xiàn)PGA12從NOR FlashH中加載FPGA12程序，在加載FPGA12程序后，F(xiàn)PGAl 2對(duì)各個(gè)eMMC進(jìn)行初始化，并將初始化結(jié)果上報(bào)給上位機(jī)11，上位機(jī)11在確定初始化結(jié)果為eMMC初始化成功后，確認(rèn)可以對(duì)各個(gè)eMMC進(jìn)行相應(yīng)的操作。在數(shù)據(jù)存儲(chǔ)系統(tǒng)工作在數(shù)據(jù)寫(xiě)入狀態(tài)時(shí)，高速數(shù)據(jù)流數(shù)據(jù)傳輸模塊13寫(xiě)入FPGAl 2，F(xiàn)PGAl 2在接收到上位機(jī)11發(fā)送的寫(xiě)入命令和數(shù)據(jù)寫(xiě)入地址時(shí)，將數(shù)據(jù)傳輸模塊13寫(xiě)入的數(shù)據(jù)寫(xiě)入數(shù)據(jù)寫(xiě)入地址對(duì)應(yīng)的MMC中，同時(shí)FPGAl 2將數(shù)據(jù)寫(xiě)入狀態(tài)時(shí)的數(shù)據(jù)管理信息(即向e麗C寫(xiě)入數(shù)據(jù)時(shí)的起始時(shí)間、停止時(shí)間、起始地址和結(jié)束地址)通過(guò)PCI總線(xiàn)上傳給上位機(jī)11，上位機(jī)11更新存儲(chǔ)信息管理表并將其保存；
[0040]在數(shù)據(jù)存儲(chǔ)系統(tǒng)工作在回放狀態(tài)時(shí)，上位機(jī)11通過(guò)在存儲(chǔ)信息管理表中查找數(shù)據(jù)管理信息，根據(jù)數(shù)據(jù)管理信息發(fā)送讀取命令和數(shù)據(jù)讀取地址至FPGA12，F(xiàn)PGA12解析數(shù)據(jù)讀取地址，從N個(gè)eMMC中將相應(yīng)數(shù)據(jù)讀出，并將其發(fā)送給數(shù)據(jù)傳輸模塊13，由數(shù)據(jù)傳輸模塊13輸出；
[0041]在數(shù)據(jù)存儲(chǔ)系統(tǒng)工作在擦除數(shù)據(jù)狀態(tài)時(shí)，上位機(jī)11發(fā)送擦除命令和相應(yīng)的數(shù)據(jù)擦除地址至FPGA12，F(xiàn)PGA12將數(shù)據(jù)擦除地址對(duì)應(yīng)的eMMC中的數(shù)據(jù)擦除；
[0042]上位機(jī)11發(fā)送6麗(:容量查詢(xún)命令至??6412，？?6412針對(duì)返回611(:容量查詢(xún)命令返回eMMC剩余容量至所述上位機(jī)11，上位機(jī)11通過(guò)人機(jī)交互界面顯示eMMC剩余容量。
[0043]實(shí)施例二
[0044]在本實(shí)施例中，在圖1示出的數(shù)據(jù)存儲(chǔ)系統(tǒng)的基礎(chǔ)上擴(kuò)展出另外一種數(shù)據(jù)存儲(chǔ)系統(tǒng)，請(qǐng)參見(jiàn)圖2，在圖1示出的數(shù)據(jù)存儲(chǔ)系統(tǒng)的基礎(chǔ)上還包括:兩個(gè)雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。
[0045]兩個(gè)雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，均與所述FPGAl 2相連。
[0046]如圖2所示，兩個(gè)雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器分別表示為雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器I和雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器2。
[0047]其中，在本實(shí)施例中，雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器具體可以為型號(hào)為DDR3的雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。如圖3所示，兩個(gè)雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器均為型號(hào)為DDR3的雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，分別表示為DDR3SDRAM I和DDR3SDRAM 2。
[0048]在需要向eMMC中寫(xiě)入數(shù)據(jù)時(shí)，F(xiàn)PGA12先將數(shù)據(jù)寫(xiě)入DDR3SDRAM進(jìn)行緩存，然后將DDR3SDRAM中數(shù)據(jù)均衡讀出分發(fā)給數(shù)據(jù)寫(xiě)入地址對(duì)應(yīng)的eMMC。
[0049]在本實(shí)施例中，F(xiàn)PGA12先將數(shù)據(jù)寫(xiě)入DDR3SDRAM進(jìn)行緩存，然后將DDR3SDRAM中數(shù)據(jù)均衡讀出分發(fā)給數(shù)據(jù)寫(xiě)入地址對(duì)應(yīng)的eMMC的好處在于可以均衡eMMC的寫(xiě)入速度，提高數(shù)據(jù)存儲(chǔ)系統(tǒng)的穩(wěn)定性。因?yàn)閷?xiě)入FPGA12的數(shù)據(jù)的速度可能是突發(fā)性的，速度不均衡，因此先將數(shù)據(jù)寫(xiě)入DDR3進(jìn)行緩沖，可以均衡eMMC寫(xiě)入速度，從而提高數(shù)據(jù)存儲(chǔ)系統(tǒng)的穩(wěn)定性。
[0050]其中，將數(shù)據(jù)寫(xiě)入DDR3SDRAM進(jìn)行緩存的過(guò)程為:FPGA12在寫(xiě)滿(mǎn)DDR3SDRAM I后，再向DDR3SDRAM 2寫(xiě)入數(shù)據(jù)，在向DDR3SDRAM 2寫(xiě)入數(shù)據(jù)的同時(shí)將DDR3SDRAM I中的數(shù)據(jù)讀出，DDR3SDRAM 2寫(xiě)滿(mǎn)后，再返回向DDR3SDRAM I寫(xiě)入數(shù)據(jù)，以此重復(fù)執(zhí)行上述過(guò)程。
[0051]在上述數(shù)據(jù)存儲(chǔ)系統(tǒng)中，數(shù)據(jù)傳輸模塊13具體可以但不局限于為千兆以太網(wǎng)電纜數(shù)據(jù)傳輸接口。
[0052]在上述數(shù)據(jù)存儲(chǔ)系統(tǒng)中，數(shù)據(jù)傳輸模塊13具體可以包括PHY(PhysicalLayer，物理層)芯片131、第一XFP(10 Gigabit Small Form Factor Pluggable)接口 132和第二XFP接口 133，如圖4所示。
[0053]第一XFP接口 132和第二 XFP接口 133均是可熱插拔的，獨(dú)立于通信協(xié)議的光學(xué)收發(fā)器。
[0054]第一XFP接口 132，用于向所述PHY芯片131寫(xiě)入數(shù)據(jù)。
[0055]所述第二XFP接口133，用于將所述PHY芯片131中的數(shù)據(jù)輸出。
[0056]所述PHY芯片131，用于將所述第一XFP接口 132寫(xiě)入的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，并將所述并行數(shù)據(jù)發(fā)送至所述FPGA12，以及將所述FPGA12輸出的并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，并將轉(zhuǎn)換得到的串行數(shù)據(jù)發(fā)送至所述第二XFP接口 133。
[0057]其中，第一XFP接口 132和第二XFP接口 133為光網(wǎng)絡(luò)接口，采用第一XFP接口 132和第二XFP接口 133進(jìn)行數(shù)據(jù)傳輸相比于采用千兆以太網(wǎng)電纜數(shù)據(jù)傳輸接口速度快，并且XFP接口的數(shù)據(jù)傳輸速率可達(dá)lOGb/s。因此使用光網(wǎng)絡(luò)接口傳輸既可以解決遠(yuǎn)距離傳輸問(wèn)題，也可以實(shí)現(xiàn)較大的數(shù)據(jù)傳輸帶寬。
[0058]在上述數(shù)據(jù)存儲(chǔ)系統(tǒng)中，NOR FlashH具體可以但不局限于為16MB的NOR Flash，或容量為32MB的NOR Flash0
[0059]需要說(shuō)明的是，在本文中，術(shù)語(yǔ)“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過(guò)程、方法、物品或者設(shè)備不僅包括那些要素，而且還包括沒(méi)有明確列出的其他要素，或者是還包括為這種過(guò)程、方法、物品或者設(shè)備所固有的要素。在沒(méi)有更多限制的情況下，由語(yǔ)句“包括一個(gè)……”限定的要素，并不排除在包括所述要素的過(guò)程、方法、物品或者設(shè)備中還存在另外的相同要素。
[0060]對(duì)所公開(kāi)的實(shí)施例的上述說(shuō)明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本實(shí)用新型。對(duì)這些實(shí)施例的多種修改對(duì)本領(lǐng)域的專(zhuān)業(yè)技術(shù)人員來(lái)說(shuō)是顯而易見(jiàn)的，本文中所定義的一般原理可以在不脫離本實(shí)用新型的精神或范圍的情況下，在其它實(shí)施例中實(shí)現(xiàn)。因此，本實(shí)用新型將不會(huì)被限制于本文所示的這些實(shí)施例，而是要符合與本文所公開(kāi)的原理和新穎特點(diǎn)相一致的最寬范圍。
【主權(quán)項(xiàng)】
1.一種數(shù)據(jù)存儲(chǔ)系統(tǒng)，其特征在于，包括:上位機(jī)、現(xiàn)場(chǎng)可編程門(mén)陣列FPGA、數(shù)據(jù)傳輸模塊、NOR Flash、JTAG接口和NfeMMC，所述N為大于I的整數(shù)； 所述FPGA分別與所述上位機(jī)、所述NOR Flash、所述JTAG接口、所述數(shù)據(jù)傳輸模塊和N個(gè)所述eMMC相連。2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)存儲(chǔ)系統(tǒng)，其特征在于，所述數(shù)據(jù)存儲(chǔ)系統(tǒng)還包括:兩個(gè)雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器； 兩個(gè)所述雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，均與所述FPGA相連。3.根據(jù)權(quán)利要求2所述的數(shù)據(jù)存儲(chǔ)系統(tǒng)，其特征在于，所述雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器為型號(hào)為DDR3的雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。4.根據(jù)權(quán)利要求2所述的數(shù)據(jù)存儲(chǔ)系統(tǒng)，其特征在于，所述數(shù)據(jù)傳輸模塊為千兆以太網(wǎng)電纜數(shù)據(jù)傳輸接口。5.根據(jù)權(quán)利要求2所述的數(shù)據(jù)存儲(chǔ)系統(tǒng)，其特征在于，所述數(shù)據(jù)傳輸模塊包括:PHY芯片、第一XFP接口和第二XFP接口 ； 所述第一XFP接口，用于向所述PHY芯片寫(xiě)入數(shù)據(jù)； 所述第二XFP接口，用于將所述PHY芯片中的數(shù)據(jù)輸出； 所述PHY芯片，用于將所述第一XFP接口寫(xiě)入的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，并將所述并行數(shù)據(jù)發(fā)送至所述FPGA，以及將所述FPGA輸出的并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，并將轉(zhuǎn)換得到的串行數(shù)據(jù)發(fā)送至所述第二XFP接口。6.根據(jù)權(quán)利要求1-5任意一項(xiàng)所述的數(shù)據(jù)存儲(chǔ)系統(tǒng)，其特征在于，所述NORFlash為容量為 16MB的NOR Flash07.根據(jù)權(quán)利要求1-5任意一項(xiàng)所述的數(shù)據(jù)存儲(chǔ)系統(tǒng)，其特征在于，所述NORFlash為容量為32MB的NOR Flash0
【文檔編號(hào)】G06F3/06GK205670293SQ201620486600
【公開(kāi)日】2016年11月2日
【申請(qǐng)日】2016年5月25日
【發(fā)明人】趙曉明
【申請(qǐng)人】北京潤(rùn)科通用技術(shù)有限公司