專利名稱：：磁－電阻性存儲器陣列的自測試的制作方法
技術領域：
：本發(fā)明涉及存儲器電路的測試，特別涉及磁-電阻性存儲器(MRAM)陣列的機內(nèi)自測度電路。在生產(chǎn)大而復雜的集成電路中一個重要的考慮是該電路的可測試性。由于制造時缺陷和不準確性能影響集成電路的性能，所以重要的是在將其分配使用之前能測試制造的電路，使得故障IC被廢棄或者在某些情況下進行校準。通常這樣的測試由外電路執(zhí)行，但是如果測試電路包括在IC之內(nèi)則可提高測試的效率。這被稱作機內(nèi)自測試電路。以下參照文件描述在大規(guī)模集成電路中用于機內(nèi)自測試的某些技術。1．M.Abramovici,etal；DigitalSystemsTestingandTestableDesign；Chapter9:"Designfortestability"；Rockville,MD；ComputerSciencePress；19902．E.B.Eichelberger&T.W.Williams；"ALogicDesignStructureforLSITestability"；JournalofDesignAutomationandFaultTolerantComputing；Vol.2,pp165-178；May19783．5.Dasqupta,etal；"AvariationofLSSDanditsImplementationinDesignandTestPatternGenerationinVLSI"；Proc.IEEEITC；1982；pp63-66存儲器電路的機內(nèi)自測試可以是特別有益的，這是因為可以要求大量的測試矢量來測試一個大的存儲器陣列，其可以包括對外電路的基本測試時間。一種用于例如DRAM和SRAM存儲陣列的測試程序被稱為模式測試，在此一個數(shù)據(jù)的預定模式(例如棋盤模式)被寫入到該陣列中，之后讀出該陣列，以確定檢索的數(shù)據(jù)是否與在先寫入的模式匹配。開發(fā)的一種新形式的存儲器陣列稱磁隨機存取存儲器(MRAM)，其具有按陣列方式制造的具有許多千兆位的儲存容量的潛能。由于MRAM元件和陣列的結構，其陣列大小和數(shù)據(jù)I/O結構，已為SRAM和DRAM開發(fā)的機內(nèi)自測試電路對于MRAM目的而言是不適用的或不充分的。按本發(fā)明原理，提供了一個用于磁-電阻性存儲器陣列集成電路的機內(nèi)自測試系統(tǒng)，包括第一電阻技術規(guī)格測試電路，連接到該存儲器陣列的位線，用于測試該存儲器陣列中每個存儲器單元的電阻，以確定其電阻是否處在預定的上下限度內(nèi)。最好電阻技術規(guī)格測試電路將由每個相應的存儲器單元產(chǎn)生的信號與第一和第二預定的定時信號相比較，該預定的定時信號表示預定的存儲器單元電阻技術規(guī)格的上下限。在本發(fā)明的優(yōu)選方式中，電阻技術規(guī)格測試電路包括在該集成電路的讀出放大器電路中。該電阻技術規(guī)格測試電路可以包括電荷匯集電路，被配置來在測試時通過一個存儲器單元按讀出電流匯集電荷?？梢赃B接一個閾值電路，以從該匯集元件提供一個二進制位的輸出，和可以連接一個轉換電路，以便按照第一和第二預定定時信號提供該二進制位輸出到該讀出放大器的一個掃描寄存器。然后該掃描寄存器的內(nèi)容被用來指示該存儲單元是否通過或不通過該電阻技術規(guī)格測試?？梢赃B接第二測試電路到存儲器陣列中存儲器單元的行并配置其來檢測相應陣列行中短路存儲器單元和開路行尋址線。最好第二測試電路包括一個布線-或電路，同存儲器陣列行連接的提供輸入和耦合到一個行誤差標記寄存器以提供輸出，如果檢測了存儲器陣列中任何短路單元或開路行尋址線，則該行誤差標記寄存器進行記錄。第三測試電路可連接到存儲器陣列的掃描寄存器和配置來將一預定數(shù)據(jù)模式寫入存儲器陣列，從存儲器陣列讀出數(shù)據(jù)，并將讀出數(shù)據(jù)同寫入的數(shù)據(jù)相比較。在本發(fā)明的優(yōu)選方式中，第三測試電路通過布線-或電路與第一測試電路連接，以便將其輸出組合到誤差標記列寄存器。誤差標記列寄存器可以用來記錄由存儲器陣列中每一行的第一和第三測試電路檢測的大量的誤差，以確定對于每個相應行的誤差數(shù)是否大于一個預定的可允許數(shù)。按本發(fā)明還提供一個機內(nèi)自測試系統(tǒng)，用于具有存儲器單元陣列的磁-電阻性隨機存取存儲器(MRAM)集成電路，每個存儲器單元連接在該陣列的各個行線和列線之間，而讀出放大器連接到該陣列的列線，以便讀出儲存在存儲器單元中的數(shù)據(jù)，以及連接的一個掃描寄存器接收讀出放大器的輸出，并對陣列中的存儲器單元提供輸入。機內(nèi)自測試系統(tǒng)包括第一測試電路，它包括一個連接到各個讀出放大器的電阻技術規(guī)格測試電路，用于測試存儲器陣列中每個存儲器單元的電阻，以確定其電阻是否處在預定的上下限內(nèi)。在此情況下機內(nèi)自測試系統(tǒng)還包括連接到存儲器陣列行線的第二測試電路，用于檢測相應陣列行中的短路存儲器單元和開路行尋址線。這種形式的機內(nèi)自測試系統(tǒng)還包括第三測試電路，連接到存儲器陣列的掃描寄存器和配置來將一個預定數(shù)據(jù)模式寫入該存儲器陣列，從存儲器陣列讀出數(shù)據(jù)，并將讀出的數(shù)據(jù)與寫入的數(shù)據(jù)相比較。優(yōu)選的機內(nèi)自測試系統(tǒng)形式還包括一個測試狀態(tài)機電路，它被連接來控制該第一，第二和第三測試電路，以便執(zhí)行在存儲器陣列上的相應第一，第二和第三測試。最好由所說測試狀態(tài)機電路產(chǎn)生第一和第二預定定時信號。按本發(fā)明另一形式，提供的一種方法用于對磁-電阻性隨機存取存儲器(MRAM)集成電路提供機內(nèi)自測試能力，該集成電路具有一個存儲器單元陣列，以及至少一個讀出放大器，用于讀出儲存在該存儲器單元中的數(shù)據(jù)。該方法包括步驟使用讀出放大器產(chǎn)生表示通過陣列中一個存儲器單元的讀出電流的電流信號；時間積分該電流信號并對其施加一個閾值以產(chǎn)生一個二進制輸出；在第一和第二-時間取樣二進制輸出；以及基于該第一和第二取樣的二進制輸出登記該存儲器單元作為超過預定的電阻技術規(guī)格范圍。與現(xiàn)有技術相比，本發(fā)明的優(yōu)選實施例提供若干優(yōu)點。例如，普通存儲器測試將要求較長的時間去測試每個將使MRAM測試成本相當高的芯片?；赟RAM和DRAM芯片的機內(nèi)自測試可以用來減小測試時間，但局限于模式測試和不考慮MRAM陣列的專用測試要求。本發(fā)明的實施例使用存在在MRAM陣列中的寫數(shù)據(jù)和讀數(shù)據(jù)讀出電路去建立機內(nèi)自測試特性的寬范圍，其采用了MRAM數(shù)據(jù)的塊機構優(yōu)點。掃描數(shù)據(jù)I/O寄存器用來儲存一個位誤差數(shù)據(jù)，其可以用來確定誤差數(shù)是否為可校正的ECC或者整個數(shù)據(jù)行是否需要標記為BAD。應用一個簡單的機內(nèi)‘測試’狀態(tài)機操作時，本發(fā)明中的電路將為有效的MRAM陣列測試提供一個完整的測試范圍和誤差報告。該機內(nèi)自測試可以在制造測試時進行和/或在重新格式化過程期間由用戶重復。本發(fā)明在下面僅借助例子通過優(yōu)選實施例說明并參照以下附圖作更詳細描述，其中圖1為包括按本發(fā)明實施例的機內(nèi)自測試電路的一個MRAM陣列的系統(tǒng)方塊圖；圖2為說明一個開路行和短路MRAM元件測試電路的簡化電路圖；圖3為一個Hi/LoMRMA元件電阻測試電路的電路圖，作為一個三元組取樣讀出放大器的部分；圖4為一個Hi/LoMRMA元件電阻測試電路的電路圖，作為單個取樣讀出放大器的部分；圖5為說明一個Hi/LoMRMA元件電阻測試定時順序的定時圖；以及圖6為一列Hi/Lo電阻測試和模式測試布線-或電路的一個簡化電路圖。在此公開一種用于測試存儲器電路的方法和設備。在下列描述中，為解釋目的，陳述專用術語和專用實施細節(jié)。以全面理解本發(fā)明。但是，對于本專業(yè)技術人員而言，為實踐本發(fā)明，無需這些專門的細節(jié)，而這是顯而易見的。圖1按方塊圖方式表示一個MRAM系統(tǒng)100，按本發(fā)明的一個實施例，具有一個MRAM陣列102，和包括機內(nèi)自測試電路。行布線-或測試電路106連接到陣列102中存儲器元件的各個行的輸出線，這些存儲元件由行地址解碼器104按已知方式編碼。連接到陣列102的列測試電路用108表示，它包括一個Hi/Lo電阻技術規(guī)格測試器，一個模式測試電路和一個列布線-或輸出。配置該列測試電路108以向列誤差計數(shù)器110提供輸出。行測試電路106，列測試電路108和列誤差計數(shù)器110都連接到測試功能狀態(tài)機112，它也連接來啟動控制該行地址解碼器104。本發(fā)明的優(yōu)選實施例包括幾個方面，例如能用來為MRAM存儲器陣列形成綜合性的機內(nèi)自測試系統(tǒng)。下面將詳細描述優(yōu)選實施例的各個方面，從而可弄清圖1電路功能的更多的理解。在圖2中表示一個簡化的電路200，用于測試開路行和短路的MRAM元件。電路200表示一個MRAM陣列202的一部分，包括每個連接在相應列控制線204和行控制線206之間的磁-電阻存儲器單元210的格柵。三行表示在圖2陣列部分202中，系指行“n-1”,“n”和“n+1”，分別具有行電壓輸出Vn-1,Vn和Vn+1。行控制線206具有通過各自電流限制開關212可控地可連接到地的輸入。開關212按行地址輸入214控制，操作該行地址輸入用于選擇性地閉合開關212，一次選擇一個。列控制線204提供電壓源VHC。各個布線-或電路晶體管216的控制柵極連接以從相應行控制線206接收行電壓輸出(Vn-1,Vn和Vn+1)。在該例中布線-或晶體管包括PMOS晶體管，其每個具有連接到電壓源VH_tst的漏極。該布線-或晶體管216的源端共同連接到輸出端208-負載晶體管218的源端，例如一個其柵極由一個短路測試CLK信號控制的長溝道晶體管的源端。該布線-或輸出端208還通過一個選擇切換晶體管220連接到一個誤差標志寄存器222。該選擇切換晶體管220也由短路測試CLK信號控制。以下將描述檢測短路存儲器單元的電路200的工作，例如檢測211處的短路存儲器單元。陣列202的每行通過使用行地址輸入切換相應電流限制開關212將該行控制線206連接到地而順序地進行選擇。行選擇與控制布線-或測試電路輸出的短路測試CLK輸入信號同步。選擇時，一個良好行將降低行電壓輸出(例如Vn+1)，同時一個邏輯‘1’電壓將出現(xiàn)在布線-或輸出端208上并傳送到行誤差標記寄存器222。這是由于在一個良好行中的每個存儲器單元將具有足夠的電阻使得VHC列電壓不出現(xiàn)在該行控制線上。如果該行連接到一個很低電阻的MRAM單元(例如在211所示的短路的MRAM單元)，行電壓(Vn)將不降低到低于誤差測試電平，使得相應的布線-或晶體管216保持“斷開”。在此情況下，一個邏輯‘0’電壓將傳送到該行誤差標志寄存器222。未選擇行將保持在高(-VHC)電壓，使得布線-或輸出電路將僅在由該行地址解碼器選擇的行上起作用。行誤差標志寄存器222為每一個被測試的行儲存布線-或測試電路輸出的記錄，并且能例如構成由短路測試CLK信號對每行進行移位的移位寄存器。這樣行誤差標記寄存器能提供一個誤差標志輸出224，其指示那些行具有短路存儲器單元。如根據(jù)以上功能說明可理解的，電路200將也檢測開路(例如不連續(xù))的行線。例如可以利用以上檢測短路存儲器單元211的相同技術檢測例如在圖2中209處的開路故障行線。圖3中說明的電路300表示一個Hi/LoMRAM元件電阻測試電路302，與一個三元組取樣讀出放大器電路304一起。圖4說明一個電路400，具有一個Hi/LoMRAM元件電阻測試電路402，與一個單獨取樣讀出放大器404一起。設計測試電路302和402用于存儲器元件數(shù)據(jù)檢索過程檢測超出設計技術規(guī)格的MRAM元件電阻值，例如檢測超出能由讀出放大器控制的存儲器元件電阻值的范圍。該電路通過產(chǎn)生一個依賴于MRAM元件的電阻的時間信號進行工作。該MRAM元件時間信號同由測試支持電路(例如圖1中說明的測試限定狀態(tài)機電路112)提供的一個參考時間信號相比較。如果MRAM元件是一個過低的電阻值，則由‘Lo’電阻元件產(chǎn)生的時間信號將具有一個早的轉變，通過將其對一個‘Lo’測試-參考時間信號作比較讀出該轉變。相反地，如果MRAM元件比一個電阻值高得多，則由‘Hi’電阻產(chǎn)生的時間信號將具有一個晚的轉變，該轉變通過對其作比較被傳送到一個‘Hi’測試-參考時間信號。該‘Hi’和‘Lo’測試結果儲存在為MRAM讀出放大器的一部分的一個掃描寄存器中?？梢栽O置測試邊緣去分類MRAM元件，該元件具有將導至MRAM讀出放大器出故障的電阻值。以下將更詳細地描述電路300和400的工作。參照圖3，說明的電路300包括一個讀出放大器電路304，用于從MRAM單元310讀出數(shù)據(jù)。MRAM單元310由MRAM電阻R_MRAM311與電容312并聯(lián)表示。而從讀出放大器電路觀點，該MRAM單元310代表一個單元，電阻311和特別是電容312的實際值受到為大陣列單元一部分的該單元的影響。在典型的MRAM儲存技術應用中，電阻RMRAM311的標稱值約為1MΩ，而電容312為0.5PF量級。MRAM單元310的一端連接到讀出放大器標記VCOL的節(jié)點。而該單元310的另一端由讀出電壓Vsense供電。VCOL節(jié)點是在包括電流鏡晶體管314和316以及運算放大器318的匹配晶體管電流鏡電路的輸入側。具體地，晶體管314的漏極連接到節(jié)點VCOL，而其源極連接到地。晶體管314的柵極連接到晶體管316的柵極，晶體管316的漏極和源極分別連接到標記V1的節(jié)點和地。運算放大器318使用一個R_ref信號作為對其正相輸入節(jié)點的輸入對電流鏡電路提供漏極電壓控制，而其反相輸入節(jié)點連接到VCOL，其輸出端連接到電流鏡晶體管314,316的柵極。實際上，為準確讀出MRAM單元，輸入電壓Vsense是十分小的，例如約0.5伏量級，而使用R_ref輸入，在該單元另一側上的VCOL節(jié)點電壓維持在接近地電位的電平。電流鏡電路的功能是維持從節(jié)點V1通過晶體管316的電流與從節(jié)點VCOL通過晶體管的電流(或其一個已知倍數(shù))相同。按此方法，通過晶體管316的電流能用于測量MRAM單元電阻311。一個P型晶體管320連接在節(jié)點V1和電源電壓VDD之間，同時該晶體管320由一個復位信號控制。四個電路分支也連接到節(jié)點V1，在圖中表示為電路部分322,332,342和電阻測試電路302。電路部分322,324和326形成三元組取樣讀出放大器電路304部分，電路302包括MRAM元件Hi/Lo電阻測試電路，包括該電路的目的用于上述機內(nèi)自測試。為清楚起見，將描述三元組取樣讀出放大器的工作，以便提供對測試電路302工作的更好的理解。也可稱電路部分322,332和342為取樣信號電路(322)，取樣“1”電路(332)和取樣“0”電路(342)。取樣信號電路322具有一個連接在節(jié)點V1和信號匯集節(jié)點之間的通過晶體管324。該通過晶體管324由取樣信號輸入信號控制。該取樣信號電路322還具有一個連接在信號匯集節(jié)點和地之間的保持信號電容器326，晶體管324和電容326一起能像一個電壓匯集和取樣/保持電路那樣工作。另外的電路部分332和342的結構類似。具體地，取樣“1”電路332有一個通過晶體管334，其能選擇性地將節(jié)點V1連接到保持“1”匯集和保持電容336，或將節(jié)點V1與保持“1”匯集和保持電容336隔離。取樣“0”電路342也有一個通過晶體管344和一個匯集和保持電容器346。晶體管334和344分別由取樣“1”輸入和取樣“0”輸入控制。取樣信號電路322的匯集節(jié)點通過一個移位晶體管328連接到運算放大器350的正相輸入端。類似地，電路部分332和342的匯集節(jié)點通過相應的移位晶體管338和348均連接到運算放大器的反相輸入端。移位晶體管328,338和348均由移位到比較器信號控制。運算放大器輸出端通過另一移位晶體管352連接到一個移位寄存器354。運算放大器350的輸出由一個比較器時鐘輸入信號控制，而移位晶體管352由移位到輸出寄存器信號控制。移位寄存器354包括按已知方式連接的弱反饋連接反向器356和358，并被用來儲存運算放大器350的輸出。基本地，運算放大器350像一個比較器那樣工作，比較出現(xiàn)在正相和反相輸入端上的信號電平，并因此提供一個輸出，該輸出驅動寄存器354到指示MARM單元讀出狀態(tài)的“1”或“0”狀態(tài)。以下將對此作更詳細的描述。三元組取樣讀出放大器電路304是一個數(shù)據(jù)破壞性的電路，在讀出過程中它破壞由MRAM單元儲存的數(shù)據(jù)。因此，在數(shù)據(jù)讀出后，數(shù)據(jù)必須寫回到該讀出的單元，如果該數(shù)據(jù)是由MRAM陣列保持的話。在開始復位讀出放大器操作的狀態(tài)時，施加Reset信號以導通晶體管320，由此將節(jié)點V1引向電源電壓VDD。此時認定取樣信號輸入，導通晶體管324。這就允許匯集和保持電容器326充電到VDD。復位晶體管320保持一個時間周期以允許匯集電容器充電，這是可以完成的，但另一方面MRAM陣列被編址同時允許通過所選擇的MRAM單元310電流達到穩(wěn)定狀態(tài)(長達數(shù)微秒)。之后對于讀出放大器操作的第一信號取樣狀態(tài)復位晶體管320斷開。復位晶體管320保持脫離整個取樣操作。在讀出放大器取樣操作第一階段期間，取樣信號輸入保持一預定取樣周期。此時通過晶體管316的電流已達到反映通過MRAM單元的電流正被讀出的穩(wěn)定狀態(tài)。通過MRAM單元310的電流當然與其電阻有關，其依次由儲存在該單元中的數(shù)據(jù)的狀態(tài)控制。例如，如果數(shù)據(jù)“0”儲存在MRAM單元中，電阻值R_MRAM可按比例地高于一個中值阻值(例如按總量的5％-20％)。通過晶體管316的電流與R_MRAM電阻有關，并因此對于如果MRAM單元儲存一個“1”的情況將大于如果其儲存一個“0”的情況。通過晶體管316的電流隨復位晶體管320斷開和取樣信號晶體管324接通而從電容器326提取。由此在取樣周期電容器326匯集通過晶體管316提取的電流，直到通過晶體管324斷開為止。隨著晶體管324斷開，匯集的電壓電平由電容器326保持，并表示由MRAM單元310儲存的數(shù)據(jù)。為確定電容器326上的電壓電平是否表示數(shù)據(jù)“1”或數(shù)據(jù)“0”，三元組取樣讀出放大器產(chǎn)生一個比較電壓。該比較電壓由寫入一個“1”到MRAM單元310(由此破壞了在先儲存的數(shù)據(jù))和取樣R_MRAM電阻值產(chǎn)生。然后寫入一個“0”到該單元并再行取樣。從已知的“1”和“0”單元狀態(tài)得到的取樣組合到一個“平均”值中，此值被用來對信號取樣作比較。以下將更詳細地描述這個過程。在讀出放大器取樣操作的第二階段期間，一個數(shù)據(jù)“1”寫入到MRAM單元310。之后，取樣“1”信號被認定導通晶體管334于一個復位周期，以及晶體管320導通以將匯集電容器336充電到VDD，之后晶體管334保持接通于一個后續(xù)取樣周期。在該取樣周期電容器3361C集通過電流鏡晶體管316提取的電流，電容器336上最后的電壓電平由此表示在已知“1”狀態(tài)的R_MRAM的電阻。一旦在該第二狀態(tài)取樣周期的結果時刻晶體管334斷開，“1”電壓由電容器336保持。類似地，在該讀出放大器取樣操作的第三階段，一個數(shù)據(jù)“0”寫到MRAM單元310。之后，取樣“0”信號被認定導通晶體管344于一個復位周期，以及晶體管320導通以將匯集電容器346充電到VDD，之后晶體管344保持接通于一個后續(xù)取樣周期。在該取樣周期電容器346匯集通過電流鏡晶體管316提取的電流，電容器346上最后的電壓電平由此表示在已知“0”狀態(tài)的R_MRAM的電阻。一旦在該第三狀態(tài)取樣周期結束時刻晶體管344斷開，“0”電壓由電容器346保持。在該三個取樣狀態(tài)之后，匯集和保持電容器326,336和346分別保持分別表示MRAM單元310的讀出的初始儲存的數(shù)據(jù)，一個已知的讀出數(shù)據(jù)“1”和一個已知的讀出數(shù)據(jù)“0”的電壓電平。之后通過晶體管328,338和348由認定移位到比較器信號導通。由于電路部分332和342的輸出都連接到運算放大器350的反相輸入節(jié)點，所以在認定移位到比較器輸入之后最后的電壓電平是已知“1”和已知“0”電壓電平的“平均”。該“平均”電壓電平表示為VR/2，而由信號匯集和保持電容器326儲存的電壓表示為Vsig。根據(jù)比較器時鐘輸入到運算放大器350的認定，運算放大器提供表示輸入Vsig和VR/2比較的輸出。例如，如果信號電壓電平Vsig大于“平均”電壓電平VR/2，運算放大器350的輸出是一個相對高的電壓。相反如果Vsig小于VR/2，則運算放大器輸出相對低的電壓。之后認定移位到輸出寄存器信號，導至晶體管352導通，由此允許運算放大器350輸出去驅動寄存器單元354。因此，如果運算放大器350的輸出相對低，則寄存器單元儲存一個數(shù)據(jù)“1”(寄存器單元輸出Reg_out是在反相器356的輸出)。如果運算放大器350的輸出相對高，則寄存器單元354的儲存的輸出是一個數(shù)據(jù)“0”。寄存器單元354的結構使得借助于一個弱反饋反相器358將保持儲存在此的值，直到提供給寄存器的一個輸入使該反相器358超負荷。Hi/LoMRAM單元電阻測試電路302也連接到節(jié)點V1，并且使用通過晶體管316反映的電流作為輸入。該測試電路302使用兩個輸入操作，該兩個輸入是從參照圖1的測試FSM電路112提供的。第一輸入是一個列測試啟動信號，該信號控制一個通過晶體管360。通過晶體管360將測試電路302連接到節(jié)點V1，并且受列測試啟動信號控制，以便有選擇性地將測試匯集和保持電容器362連接到節(jié)點V1或同節(jié)點V1斷開。晶體管360和電容器362的匯集和保持操作一般類似于電路部分322,332,342的等效功能的操作。但是，測試電路302和電路部分322,332和342是分開操作的，因此除取樣通過晶體管324,334和344外晶體管360接通(或者相反也一樣)，使讀出放大器取樣功能不影響測試電路302的工作。測試電路302按兩個分開的階段工作，其一用于確定單元電阻R_MRAM是否過高和另一確定其是否過低。測試電路302的工作原理在于將用于因電流通過晶體管316的電荷匯集達到預定電壓電平所要求的時間同預定時間極限相比較。一個反相器364連接到電容器362的匯集節(jié)點，并以閾值器件模式工作來設置該預定的電壓電平。反相器364的輸出通過一個通過晶體管366連接到用來儲存一個比較結果的移位寄存器單元354。對通過晶體管366的輸入信號列測試參考是用來應用上述預定時間極限。一個復位晶體管368連接在寄存器單元354的輸入節(jié)點和地之間，其能夠例如由用于晶體管320的反相的復位信號控制，以便在測試開始時初始化寄存器單元354到一個已知的狀態(tài)。在測試電路302的第一測試階段時期，開始認定復位和列測試啟動信號，使電容器362能充電到接近電源電壓VDD的電平。這樣復位晶體管320斷開，而電容器362兩端的電壓被允許來按照通過晶體管316的電流匯集電荷(其反比于測量的電阻R_MRAM。通常，如果電阻R_MRAM相對低，則在電荷匯集期間反相器364輸入端上的電壓比R_MRAM相對高的情況將更快地達到該反相器的轉換閾值。測試的第一階段是確定反相器的輸出是否使一個轉換過早，從而指示一個R_MRAM值過低。測試的第二階段確定該反相器的輸出是否使一個轉換先于其過晚，這指示R_MRAM值并不過高。如果MRAM單元通過第一階段測試僅執(zhí)行第二測試階段。為了增進測試過程更好的理解，參見圖5是有用的，它是說明來自測試電路302的相關信號電平的相對定時的定時圖。圖5表示指示其相對定時的若干電壓信號表示。輸入復位信號指示在502,MRAM陣列尋址輸入指示在504，而列測試啟動信號指示在506。對于在技術規(guī)格極限之內(nèi)的反相器364的輸出Comp_out的轉換的時間范圍指示在508。時間范圍的較低端是時間tL，而如果在測試期間對于一個給定的MRAM單元的Comp_out的轉換出現(xiàn)在tL之前，則該單元被認為具有過低的電阻R_MRAM值。時間范圍的較高端是時間tH，而如果在測試期間對于一個給定的MRAM單元的Comp_out的轉換出現(xiàn)在tH之后，則該單元被認為具有過高的電阻R_MRAM值。如在510所指示的，為了測試R_MRAM是否過低，控制列測試參考信號使晶體管366在時間tL斷開。在此情況下，晶體管366如在圖中所示的對于在時間tL之前的一個周期保持導通狀態(tài)。僅需認定列測試參考的時間長度對于反相器364的輸出Comp_out是充分的，以便驅動寄存器單元354。按照該測試階段，如果電阻R_MRAM在指定范圍內(nèi)，下列效果將出現(xiàn)ⅰ)通過晶體管314和316的電流是在可接受的范圍之內(nèi)；ⅱ)在電容器362的匯集節(jié)點上的電壓在可接受的程度上從VDD減弱；以及ⅲ)在時間tL之前，反相器輸出Comp_out不從低到高驅動；以及如此ⅳ)隨時間tL儲存在寄存器單元354中的值與使用晶體管368預置的該值保持相同(即對于時間＞tL,Reg_out=“1”；以及ⅴ)由于在時間tL晶體管366斷開，任何在tL之后在Comp_out出現(xiàn)的轉換不影響該寄存器輸出Reg_out。因此，對于具有電阻值R_MRAM高于指定較低極限的MRAM單元310，在列測試參考信號已被驅動成低電平(即在tL之后)之后，寄存器單元輸出Reg_out為“1”。在MRMA單元具有符合較低極限技術規(guī)格電阻的情況下，對于Comp_out和Reg_out信號表示例子分測表示在512和514。如果MRAM單元電阻過高，則在第一測試階段得到和可接受單元相同的測試輸出。因此如果在第一測試階段MRAM單元通過測試。則就需要執(zhí)行第二階段測試的確定R_MRAM是否過高。如果第一階段測試MRAM單元出現(xiàn)故障，則沒有必要繼續(xù)測試，因為一個單元已經(jīng)出現(xiàn)故障，而且任何情況下不具有過高和過低的電阻。然而，為了過程的一致性，任何情況下可執(zhí)行第二階段，而結果可以不管。另一方面，如果電阻R_MRAM低于指定范圍，則下列效果將出現(xiàn)ⅰ)通過晶體管314和316的電流高于可接受范圍；ⅱ)在電容器362的匯集節(jié)點的電壓快于可接受的程度從VDD減弱；以及ⅲ)因此在較低時間極限tL之前，反相器輸出Comp_out從低到高被驅動；以及如此ⅳ)在通過晶體管在時間tL閉合之前，通過打開通過晶體管366驅動輸入高電平到寄存器單元354；以及ⅴ)在時間tL斷開晶體管366之后，寄存器輸出Reg_out為“0”，其不同于預置的“1”值。因此，對于具有電阻值R_MRAM低于指定較低極限的MRAM單元310，在列測試參考信號已被驅動為低電平(即在tL后)之后，寄存器單元輸出Reg_out為“0”。在MRAM單元具有不符合較低極限技術規(guī)格電阻的情況下，對于Comp_out和Reg_out信號表示例子分別表示在516和518。如在520所指示的，為了測試R_MRAM是否過高，控制列測試參考信號，使晶體管366在時間tH斷開。在此情況下如圖中所示晶體管366在時間tH前一周期保持導通狀態(tài)。僅需認定列測試參考的時間長度對于反相器364的輸出Comp_out是充分的，以便驅動寄存器單元354。如在522所指示的，對于第二階段電阻技術規(guī)格測試，如果MRAM單元電阻在低于上限技術規(guī)格極限內(nèi)，則Comp_out信號轉換將出現(xiàn)在tL-tH時間周期內(nèi)。這樣當認定列測試參考信號520時，如在524所見到的，反相的輸出將驅動寄存器單元354的開始高電平的Reg_out輸出到低(“0”)電平。對于MRAM單元電阻過高的情況，在通過晶體管366斷開之前，Comp_out轉換不出現(xiàn)，因此在那種情況(參見圖5中526和528)下，Reg_out保持在高(“1”)電平。結果，具有電阻過高的MRAM單元隨著第二階段測試將恢復Reg_out=“1”。在另一方面，具有電阻低于指定上限極限的MRAM單元將恢復Reg_out=“0”的第二階段測試結果。組合第一和第二階段測試，就能判斷MRAM單元作為具有可接受的電阻，僅僅只要第一測試結果恢復Reg_out(1)=“1”和第二測試結果恢復Reg_out(2)=“0”相與。第一和第二階段測試結果的任何其他組合指出測試中的MRAM單元的電阻值是不可接受的，作為超出可允許的電阻技術規(guī)格。測試結果能用測試FSM112(圖1)或使用簡單的邏輯電路(未示)對預定可接受結果進行比較。也還可以通過圖1中所示的列誤差計數(shù)器110對在MRAM陣列的給定列中的單元計算測試結果。圖4說明一個單個取樣MRMA讀出放大器電路400，其包括用于高和低電阻技術規(guī)格測試的設備。該單取樣讀出放大器電路的基本工作依賴于具有預置容差的一個基準電路，該容差是用來對讀出的MRAM單元進行比較。以下將描述電路400的詳細的工作情況。該單取樣讀出放大器電路400包括兩個主電路部分一個基準電路450和一個信號電路402。如圖4中所見到的，該基準電路和信號電路通常結構相似，并且每一個包括一個前置放大器級和一個比較器級。該單取樣讀出電路400使用一個緩沖直接注入前置放大器級，與上述在三元取樣讀出電路中應用的電流鏡級不大相同。關于信號電路402，被讀出的MRAM單元(410)在運算放大器414的負輸入端連接到該讀出電路。如上所述，該MRAM單元可以考慮為一個電阻性元件R_MRAM(陣列)411同一個容性元件412并聯(lián)。連接運算放大器414的正輸入端用于接收一個R_ref控制信號，正如以前描述的讀出電路那樣，其可以用來控制該直接注入晶體管416的偏置。晶體管416將前置放大器級連接到信號電路402的比較器級的標記為SIG1的輸入節(jié)點?；鶞孰娐?50的前置放大器級結構上與信號電路402相同。MRAM單元460連接到控制直接注入晶體管466的偏置的運算放大器464。然而，在基準電路中，MRAM單元460不是一個MRAM陣列儲存單元，而是一個專門提供來用于基準比較的MRAM單元。MRAM單元460具有正常MRAM電阻值的一個電阻性元件R_MRMA(基準)416?；鶞蔒RAM單元最好按照與在讀出的陣列中的MRAM單元相同的方法制造，這將便于電容值412和462的匹配。直接注入晶體管466將基準MRAM單元連接到標記為REF1的基準電路比較器級的輸入節(jié)點。再參照信號電路402，比較器級的輸入端具有一個連接在該輸入節(jié)點SIG1和地之間的匯集電容器420。輸入節(jié)點SIG1還有一個連接到它的復位電路，按P型晶體管418連接在SIG1和電壓源VDD之間，并受一個復位信號控制的方式。而且節(jié)點SIG1連接到第一反相器422的輸入端。第一反相器422的輸出端連接到第二反相器424的輸入端。第二反相器的輸出端對標記SIG2的比較器級提一個輸出節(jié)點。信號電路的輸出節(jié)點SIG2通過一個邏輯門通過晶體管430連接到寄存器單元440的輸入端，寄存器單元440通常等效于上述電路300的寄存器單元354。如下所述，邏輯門通過晶體管430由基準電路450的輸出控制。基準電路450的比較器級的結構和信號電路的比較器級的基本相同。具體地，基準電路比較器級的輸入節(jié)點REF1連接到匯集電容器470，復位晶體管468，以及第一反相器472的輸入端。第一反相器472的輸出端提供對第二反相器474的輸入端。第二反相器474的輸出端通過由運行控制信號控制的通過晶體管476在節(jié)點REF2提供基準電路450的輸出端。輸出節(jié)點REF2控制上述邏輯門通過晶體管430。如所陳述的，寄存器單元440一般和上述寄存器單元354具有相同結構，有一個儲存器反相器442和弱反饋反相器444。在此情況下，通過由復位信號控制的復位上拉晶體管446寄存器單元可按一個預定狀態(tài)配置。單取樣讀出電路400工作有點像一個在信號電路402和基準電路450之間的信號跑道?；鶞孰娐?50控制通過晶體管430，并且如果信號電路402“獲勝”跑道，則在通過晶體管430斷開之前在SIG2的輸出能改變寄存器單元440的狀態(tài)。另一方面，如果基準電路450“獲勝”，則在該寄存器單元改變之前晶體管430斷開。在讀出過程開始時，電容器420和470的匯集節(jié)點SIG1和REF1兩者由脈沖控制信號復位基本提升到電壓VDD。通過上拉其輸入為高電平也具有復位寄存器單元440的效果，由此提供了寄存器單元輸出Reg_out=“0”的初始狀態(tài)。通過晶體管476由認定運行信號保持打開，而同時讀出電路處于工作狀態(tài)。斷開運行信號為的是以下將進一步描述的機內(nèi)自測試。隨著REF1和SIG1節(jié)點充電到VDD，輸出節(jié)點REF2和SIG2也為高電平，這意味著邏輯門通過晶體管430打開和寄存器輸出Reg_out保持低電平(邏輯“0”)。當復位信號斷開時，預充電的電容420和470開始通過各自的R_MRAM電阻元件411和461由放電電流匯集電荷。當匯集節(jié)點SIG1的電壓達到第一反相器422的閾值電壓時，該反相器的輸出將改變，致使輸出節(jié)點SIG2從初始邏輯“1”狀態(tài)改變到邏輯“0”狀態(tài)。發(fā)生轉換的時間取決于匯集電容器420的電容量，同時也取決于受陣列電阻R_MRAM411影響的匯集速率。R_MRAM411的值按其儲存狀態(tài)而可變化，因此陣列MRAM單元410的狀態(tài)影響SIG2轉換的定時。由于基準電路450結構類似于信號電路402，所以輸出節(jié)點REF2的初始狀態(tài)也是邏輯“1”。REF2從邏輯“1”到邏輯“0”狀態(tài)的轉換的定時受基準MRAM單元460的電容470和電阻R_MRAM461的影響?；鶞蕟卧?60是不可能編程的，就像陣列的MRAM單元那樣，并且電阻461的值由此是固定的。電容器470的電容量值也是固定的，就像電容器420的值那樣。因此，輸出節(jié)點SIG2和REF2的轉換的相對定時對于給定的電容器420和470的值由編程電阻R_MRAM(陣列)411控制。電容器420和470的相對值可以這樣選擇，使得對于MRAM單元410第一狀態(tài)，SIG2的轉換發(fā)生在REF2之前，而對于單元410的第二狀態(tài)，SIG2的轉換發(fā)生在REF2之后。這意味著在單元410的第一狀態(tài)，SIG2的轉換導至寄存器輸出Reg_out從“0”到“1”轉換，而對于單元410的第二狀態(tài)，Reg_out保持在邏輯“0”。這樣讀出的MRAM單元的狀態(tài)由寄存器單元輸出Reg_out來指示。將要指出的是，這種讀出方案不是數(shù)據(jù)破壞性的，就像在三元組取樣讀出過程的情況那樣。對于單取樣讀出電路400的情況，使用單個通過晶體管480可以增加高/低電阻技術規(guī)格測試的功能度。該測試通過晶體管480在節(jié)點REF2將一個控制輸入列測試基準連接到邏輯門晶體管430的柵極。測試晶體管480通過另一控制信號列測試啟動導通或斷開。列測試基準和列測試啟動兩控制信號由控制電路提供，例如參照圖1中的測試FSM12?？刂菩盘柫袦y試啟動和運行信號使得晶體管476和480中之一個同時導通。這意味著當晶體管480導通時，節(jié)點REF2受列測試基準信號控制沒有來自基準電路450的干擾。如下列所描述的，控制列測試基準信號以確定R_MRAM(陣列)電阻411是否在指定的極限內(nèi)。隨著測試晶體管480起動，對于控制列測試基準信號確定R_MRAM是否在技術規(guī)格中的測試過程類似于上述控制電路302中的晶體管366的過程。在信號電路402的一讀出周期期間施加第一測試脈沖以確定該單元電阻是否過低。該第一脈沖的結束相應于SIG2的轉換的定時，其是在可接受性的下限上，因此相應于單元電阻的一個較低的指定的極限。如果，隨第一測試脈沖，輸出Reg_out保持在“0”，則將判定元件411的電阻大于指定的下限。這樣，在電路402的另一讀出周期第二測試脈沖施加到該列測試基準信號。定時第二測試脈沖的結束以便與SIG2的轉換的定時相一致，其是在可接受性的上限上，因此相應于單元電阻的一個較高的指定的極限。如果，隨第二測試脈沖，輸出Reg_out已改變到“1”，則將判定元件411的電阻小于指定的上限。這樣，如果第一測試周期的結果是Reg_out=“0”和第二測試周期的結果是Reg_out=“1”，則MRAM單元410被確定為具有一正常的電阻值，這個值是在指定的可接受的極限內(nèi)。如上所述當參照圖5的定時圖，相對定時可容易地斷定。在圖3和4中說明的電路以及以上所描述的都是模擬讀出放大器的特定例子，該放大器是配置來按本發(fā)明的具體實施例執(zhí)行Hi/Lo電阻測試，而這種讀出Hi和Lo電阻的方法還將同另外類型讀出放大器工作。具體地，展望用于讀出Hi和Lo電阻極限的所描述的技術可應用到任何匯集讀出放大器，包括模擬和數(shù)字讀出放大器。第三組機內(nèi)自測試是普通的模式測試。全部“1”，全部“0”，交替“0”-“1”和“1”-“0”的模式寫到MRAM陣列然后從其讀出。模式寫進全部陣列中并一行接一行地讀出。在行讀出過程期間，該模式值被認定作為對一個異或電路的輸入并對由讀出放大器檢測的值進行比較，結果儲存在讀出放大器數(shù)據(jù)I/O掃描寄存器中。由Hi/Lo電阻測試或由模式測試檢測的誤差儲存在讀出放大器數(shù)據(jù)I/O掃描寄存器中。如果已檢測到一個或多個誤差，則對整行將報告一個誤差標志。在圖6中表示的電路600是用來監(jiān)視所有讀出放大器數(shù)據(jù)I/O掃描寄存器和將數(shù)據(jù)和一個布線-或電路相組合。表示兩個路徑，以將讀出放大器數(shù)據(jù)I/O掃描寄存器連接到該布線-或電路，一個路徑通過一個反相器和一條直線連接計算上述電阻技術規(guī)格測試報告的誤差的模式。所示電路600有兩個讀出放大器掃描寄存器單元602和604，它們按移位寄存器方式設置并由移位時鐘信號SCLK和SCLKB計時。第一掃描寄存器602從MRAM讀出放大器電路，例如單個或三元組取樣讀出放大器接收輸入，所說取樣讀出放大器是上述分別與圖4和3相關類型的。連接到第一掃描寄存器的輸入端還有一個模式測試電路610。該模式測試電路610具有一個測試模式認定部分，包括晶體管612和614，它們被配置來分別上拉或下拉輸入節(jié)點T1以表示一個測試模式輸入“1”或“0”。由輸入寫信號W1和W0控制上拉或下拉晶體管。節(jié)點T1既連接一個測試模式讀電路，又連接一個測試模式寫電路，測試模式讀電路包括一個異或門616，它與一個通過晶體管618串接。該異或門的輸入端由讀出放大器和節(jié)點T1提供。通過晶體管618的測試模式讀電路的輸出端依次反向連接在掃描寄存器的輸入端。由CLKB控制的計時晶體管分開模式測試電路610的輸入和輸出端。測試模式寫電路包括另一通過晶體管620，它從節(jié)點T1到掃描寄存器的輸入端同測試模式讀電路并接。測試模式寫和讀電路并接由其方法看來借助掃描寄存器數(shù)據(jù)輸入到MRAM陣列并從其輸出。簡言之，掃描寄存器用于輸入和輸出數(shù)據(jù)。到通過晶體管618和620的控制信號是相互排他性的，使得在同一時間只有測試寫和讀操作之一個操作能被啟動。在寫操作期間，通過晶體管620被啟動，使用上拉和下拉晶體管612,614認定一個選擇的二進制狀態(tài)。這就允許所選模式以標準方式通過該掃描寄存器I/O寫入到相關的MRAM單元中。之后如上所述通過讀出放大器電路讀MRAM單元，而讀出的二進制電平出現(xiàn)在到電路610的輸入端。異或門616檢測被寫入的數(shù)據(jù)和被讀出的數(shù)據(jù)之間的任何差別，當通過晶體管618啟動時，模式測試結果儲存在掃描寄存器中。電路600中的掃描寄存器單元604的輸出端節(jié)點T2可以按鏈接電路方式連接到下一個陣列的列的掃描寄存器電路的輸入端。例如，由此該鏈接的掃描寄存器可以儲存能由列誤差計數(shù)器110(圖1)使用的模式測試誤差矢量。根據(jù)以上說明將理解到在節(jié)點T2，即在電路600的掃描寄存器的輸出端將既接收上述電阻技術規(guī)格測試又接收模式測試的機內(nèi)自測試結果，如果執(zhí)行單獨測試的話。為了使得所有的測試結果都允許寄存，從電路600的掃描寄存器輸出端提供的測試結果都耦合到一個列布線-或測試電路630，其結構類似于相關圖2描述的行布線-或電路。該列布線-或電路630由Test_COL輸入信號控制，該控制信號當考慮的行例如由測試FSM(圖1)選擇時，僅啟動布線-或電路對誤差標志列寄存器640的輸出。一個選擇電路622處在節(jié)點T2和列布線-或電路630之間，該選擇電路用于確保來自自測試電路一致性或誤差報告。該選擇電路622具有包括一個通過晶體管624的第一電路臂。當如果MRAM單元通過測試，執(zhí)行的具體自測試恢復一個邏輯“1”時，該通過晶體管624被啟動。選擇電路的第二電路臂具有一個與通過晶體管628串接的反相器626。如果執(zhí)行的具體的測試具有一個預期的通過結果邏輯“0”，則該選擇電路622的第二電路臂被啟動。該選擇電路622使得由該測試電路檢測的MRAM單元誤差一貫地記錄在誤差標記列寄存器640中，其可以包括在測試FSM(圖1)中。由列測試電路報告的誤差可以是單一位誤差，其由ECC(誤差校正電路)可校正，或可以是多位誤差，其保證該行被標記為一個‘BAD’行。一個計數(shù)器是用于確定是否存在足夠多的誤差以標記該行‘BAD’。如果該列誤差標記指示一個誤差條件存在，則在讀出放大器數(shù)據(jù)I/O掃描寄存器中的數(shù)據(jù)被移位到該列誤差計數(shù)器(圖1中110)中。當該行誤差計數(shù)超過由一外ECC確定為不可校正的一個值時，則該行可以標記為‘BAD’。由機內(nèi)自測試電路產(chǎn)生的誤差數(shù)據(jù)由外電路收集以便將來處理，或向測試器報告。一個保持該機內(nèi)自測試數(shù)據(jù)的外電路是一個‘狀態(tài)寄存器’，它可以由使用該MRAM的系統(tǒng)使用，以便將寫入的數(shù)據(jù)引導到已知為好的存儲器單元中。本發(fā)明的優(yōu)選實施包括若干可以用來執(zhí)行綜合測試組的定位一個MRAM存儲器陣列中的缺陷的集成的機內(nèi)測試電路。隨著使用行布線-或測試電路而能檢測短路元件和開路行。通過使用特定結構的讀出放大器電路執(zhí)行動態(tài)Hi/Lo存儲器單元電阻測試。隨著使用集成到讀出放大器中的異-或電路和使用掃描數(shù)據(jù)I/O寄存器而能執(zhí)行模式測試。據(jù)Hi/Lo和模式測試的輸出檢查單個MRAM存儲器元件的性能。使用一個布線-或電路將Hi/Lo和模式測試結果組合到一個單列誤差標記中。如果設置了該列誤差標記，則包括的一個誤差測試計數(shù)器計算一行中標記為BAD的單元的數(shù)。該列誤差計數(shù)可以用來確定該數(shù)據(jù)行是否ECC可校正?；诒景l(fā)明的功能的詳細說明和其優(yōu)選實施例，包括由某些電路使用的控制信號的要求，是在普通技術人員的能力之內(nèi)設計例如在圖1中的方塊圖方式表示的測試FSM電路112那樣的一種控制電路。該控制電路可按任何要求的形式設計以提供以上詳細討論和描述的控制信號，同時集成電路的機內(nèi)測試領域的那些技術人員將容易理解例如保持電路所要求的硅區(qū)最小的需要性。已僅用例子表示了本發(fā)明的上述詳細說明，同時可以期待的是由本領域的普通技術人員能對本發(fā)明單元的細節(jié)和結構作出許多改變和改進而不偏離本發(fā)明的范圍。例如，雖然為了提供對本發(fā)明原理的理解，說明并描述了若干具體電路，但是本發(fā)明并非限制于這些結構。權利要求1．一種用于磁-電阻性存儲器陣列集成電路的機內(nèi)自測試系統(tǒng)，包括連接到存儲器陣列(102)的位線的第一電阻技術規(guī)格測試電路(108,300,400)，用于測試在該存儲器陣列中的每個存儲器單元(310,410)的電阻，以便確定其電阻是否在預定的上下限內(nèi)。2．如權利要求1的機內(nèi)自測試系統(tǒng)，其中電阻技術規(guī)格測試電路包括隨著表示預定上下存儲器單元電阻技術規(guī)格極限的第一和第二預定定時信號(510,520)從每個相應存儲器單元產(chǎn)生的一個信號。3．如權利要求2的機內(nèi)自測試系統(tǒng)，其中電阻技術規(guī)格測試電路包括在該集成電路的讀出放大器電路(300,400)中，該電阻技術規(guī)格測試電路包括一個電荷匯集電路(362,420)，配置來按照通過測試中的存儲器單元的讀出電流匯集電荷，連接的一個閾值電路(364,422,424)從該匯集元件提供二進制輸出，以及連接的一個轉換電路(366,480,430)，按照所說第一和第二預定定時信號提供所說二進制輸出到讀出放大器的掃描寄存器(354,440)。4．如權利要求1-3任一的機內(nèi)自測試系統(tǒng)，還包括第二測試電路(106,200)，連接到存儲器陣列(102,202)中存儲器單元的行，和配置來檢測在各陣列行中的短路存儲器單元(211)和開路行尋址線(209)。5．如權利要求4的機內(nèi)自測試系統(tǒng)，其中第二測試電路包括同存儲器陣列行連接的一個布線-或電路(216,218)以提供輸入和連接來提供輸出(208)到一個行誤差標記寄存器(222)，將記錄在該存儲器陣列中是否檢測到任何短路單元或開路行尋址線。6．如權利要求1-5任一的機內(nèi)自測試系統(tǒng)，還包括第三測試電路(108,610)，連接到存儲器陣列的一個掃描寄存器(602,604)，和配置來寫一個預定的數(shù)據(jù)模式到存儲器陣列(612,614,620)中，從該存儲器陣列讀出數(shù)據(jù)，和將該讀出的數(shù)據(jù)與寫入(612,614,616,618)中的數(shù)據(jù)相比較。7．如權利要求6的機內(nèi)自測試系統(tǒng)，其中第三測試電路通過一個布線-或電路(630)與該第一測試電路相連接，以組合其輸出到一個誤差標記列寄存器(640)中。8．一種用于磁-電阻性的隨機存取存儲器(MRAM)集成電路的機內(nèi)自測試系統(tǒng)具有一個存儲器單元(210,310,410)的陣列(102,202)，每個存儲器單元連接在該陣列的各行線(206)和列線(204)之間，用讀出放大器(300,400)連接到該陣列的列線，以讀出儲存在該存儲器單元中的數(shù)據(jù)，以及連接的一個掃描寄存器(354,440)，用于接收該讀出放大器的輸出和為該陣列中的存儲器單元提供輸入，該機內(nèi)自測試系統(tǒng)包括一第一測試電路(108)，包括連接到各自讀出放大器用于測試該存儲陣列中的每個存儲器單元的電阻的電阻技術規(guī)格測試電路(360,362,364,366,480)，以確定其電阻是否在預定的上下限內(nèi)；一第二測試電路(106,200)，連接到存儲器陣列(202)的行線(206)，用于檢測在各陣列行中的短路存儲器單元(211)和開路行尋址線(209)；以及一第三測試電路(108,610)，連接到存儲器陣列的掃描寄存器(602,604)，和配置來寫一個預定的數(shù)據(jù)模式到該存儲器陣列(612,614,620)中，從該存儲器陣列讀出數(shù)據(jù)，和將該讀出的數(shù)據(jù)與寫入(612,614,616,618)中的數(shù)據(jù)相比較。9．如權利要求8的機內(nèi)自測試系統(tǒng)，其中電阻技術規(guī)格測試電路包括隨表示預定上下存儲器單元電阻技術規(guī)格極限的第一和第二預定定時信號(510,520)在相應每個各自的存儲器單元的讀出放大器中產(chǎn)生的測試信號，以便如果用于該陣列中的一個存儲器單元的測試信號超出第一和第二預定定時信號極限(518,528)產(chǎn)生一個誤差標記信號。10．如權利要求9的機內(nèi)自測試系統(tǒng)，其中，電阻技術規(guī)格測試電路包括一個電荷匯集電路(362,420)，配置來按照通過測試中的存儲器單元(310,410)的讀出電流匯集電荷，連接的一個閾值電路(364,422,424)從該匯集元件提供二進制輸出，以及連接的一個轉換電路(366,480,430)按照所說第一和第二預定定時信號提供所說二進制輸出到掃描寄存器(354,440)。全文摘要公開了一批測試電路(106,108,110,112)，其能用來形成一個綜合的機內(nèi)測試系統(tǒng)用于MRAM陣列(102)。該測試電路的組合能夠檢測MARM陣列的缺陷，包括開路行(209)，短路存儲器單元(211)，超越電阻技術規(guī)格的存儲器單元，和簡單的讀/寫模式誤差。機內(nèi)測試電路包括連接所有行(206)以便測試開路行(209)和短路存儲器單元(211)的布線－或電路(216,218)。文檔編號G11C11/02GK1317797SQ0013235公開日2001年10月17日申請日期2000年11月3日優(yōu)先權日2000年2月4日發(fā)明者F·A·佩爾納,K·J·埃爾德雷奇,L·特蘭申請人:惠普公司