專利名稱：具有可自動切斷的預先充電路徑的高速感應放大器的制作方法
技術領域：
本發(fā)明有關一種集成電路存儲陣列(Memory Array)，特別是有關一種在讀取存儲陣列的存儲胞的邏輯電壓(Logic Level)時能讀取(Sensing)電流的集成電路存儲陣列。
背景技術：
感應放大器常被用來讀取存儲陣列的存儲胞的數(shù)據(jù)儲存狀態(tài)，存儲陣列包括只讀存儲(ROM)陣列、可抹除可編程只讀存儲(PROM)陣列與電氣可編程只讀存儲(EPROM)陣列。存儲胞通常儲存電荷以區(qū)別其邏輯狀態(tài)。邏輯狀態(tài)通常為二進位數(shù)據(jù)”0”或”1”或是多級邏輯狀態(tài)。一典型只讀存儲陣列可能包括數(shù)以百萬計的存儲胞，這些存儲胞通常成行成列排列。有些存儲陣列是以浮置閘極場效應晶體管(Floating Gate Field Effect Transistor)作為存儲胞，同一行(Column)的每一存儲胞的源極均連接至一源極行線(Source-ColumnLine)，當一存儲胞被選取并被感應放大器讀取時，此存儲胞的源極行線即被施加一參考電壓或是一接地電壓。
同一行的每一存儲胞的漏極則連接至一位線或漏極行線(Drain-ColumnLine)，而當一存儲胞被選取并被感應放大器讀取時，漏極行線便傳輸一輸入信號至感應放大器。同一列的存儲胞的控制閘極則連接至字元線，當一存儲胞被選取并被讀取時，字元線則被施加一預先決定的選擇電壓(SelectVoltage)。當一存儲胞被讀取時，流經(jīng)此存儲胞的電流便與一參考電流比較，以決定此存儲胞所儲存的數(shù)據(jù)為”0”或是”1”。
在有些傳統(tǒng)的元件中，參考電路是連接至一電流感應放大器的輸入端而其輸出端是連接至一差動放大器或微分放大器(Differential Amplifier)的一輸入端。微分放大器比較電流感應放大器的電壓輸出與一連接至一被讀取的存儲胞的另一電流感應放大器的電壓輸出。參考電流可顯示被讀取的存儲胞的數(shù)據(jù)儲存狀態(tài)。
盡管如此，存儲胞的數(shù)據(jù)儲存狀態(tài)的讀取會發(fā)生錯誤。利用感應放大器所遭遇的一個問題是漏極行線的電容會影響來自感應放大器的原始電流。若無足夠時間讓漏極行線恢復穩(wěn)定，電流突增會引起存儲胞數(shù)據(jù)儲存狀態(tài)讀取的錯誤。提供足夠時間讓漏極行線恢復穩(wěn)定會拖慢存儲陣列運作速度，此是不能被接受的犧牲，尤其是對于必須與高速微處理器一同運作的存儲陣列而言。
預先充電漏極行線是一個可避免因突增電流而需回復穩(wěn)定時間的方法，但預先充電漏極行線也可能有不利的效應產(chǎn)生。當使用預先充電電路可減少讀取時間的同時，傳統(tǒng)的預先充電電路會耗去大量來自電壓供應源的電流。預先充電也會造成讀取時間的問題。預先充電必須夠久以確保漏極行線被充分充電以避免數(shù)據(jù)讀取錯誤，但不應太久而拖慢存儲陣列運作速度。
通過省略用于兩段式感應電路的微分放大器，預先充電電路所使用的部份晶片面積與耗用的電流可部份抵銷。在一級感應放大器中，感應放大器的輸出被設定在一預設值，例如”0”的數(shù)據(jù)儲存狀態(tài)。輸出僅于當其異于預設輸出值時才需被設定，因此讀取容忍極限可增加。當預設數(shù)據(jù)儲存狀態(tài)為”0”，讀取速度會被存儲胞電流限制。若存儲胞電流大，數(shù)據(jù)儲存狀態(tài)”1”的存取速度快，但若存儲胞電流小，數(shù)據(jù)儲存狀態(tài)”1”的存取速度較慢。當讀取時不同的存儲胞會造成不同的存儲胞電流，因此有必要提供一讀取時間能滿足最慢的存儲胞電流。
預先充電循環(huán)的時機可以簡單化，當達到預設值時預先充電自動停止。一預先充電電路于正向偏壓供應與數(shù)據(jù)線之間使用一對串聯(lián)的場效應晶體管，以及連接在讀取放大器的輸出間的場效應晶體管。場效應晶體管是通過輸入值反轉以門控(Gated)，換句話說，當輸入值低時，閘極電壓高，而場效應晶體管開啟并自電壓供應至輸出端供應電流。盡管如此，當一對串聯(lián)的場效應晶體管開啟時，第一(預先充電)晶體管的臨限電壓值使得其具有一相對于第二(傳輸)晶體管而言導電性較低的通道。當輸入值低時，場效應晶體管開啟而輸出值降低。當輸入值高時，一閘極連接輸出端且位于正向電壓供應源與感應放大器輸出端的耗盡型或缺乏型晶體管(Depletion-Mode Transistor)用于提供來自正向電壓供應源至感應放大器輸出端的電流并將輸出拉高至高輸出值。
盡管如此，串接的場效應晶體管會拖慢運作速度。同時耗盡型晶體管會負載感應放大器的輸出。于此種電路中，感應放大器輸出端電壓約高于數(shù)據(jù)電壓200mV。對于下一級而言這并非適當電壓值，例如一反相器與一若未適當加偏壓截止會引起漏電流的互補式金屬氧化物半導體晶體管。
有關使用位于正向電壓供應源與感應放大器輸出之間的端耗盡型晶體管的問題已被解決，這是借助使用連接至二極管的P通道場效應晶體管，而此P通道場效應晶體管的閘極連接至感應放大器的輸出。輸出電壓變動可減少，但輸出電壓仍可能不適于下一級，而電流可能流過下一級。因此極有必要發(fā)展一種具有預先充電路徑的感應放大器，當達到適當電壓值時此預先充電路徑可自動切斷，并產(chǎn)生一適合感應放大器下一級的電壓值。同時需要一種具備低功率、小布局面積與高讀取速度的感應放大器。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種具有可自動切斷預先充電電路的高速感應放大器，它可通過反轉輸出信號以控制一預先充電路徑于讀取位值前可自動切斷預先充電路徑。
為實現(xiàn)上述目的，根據(jù)本發(fā)明一方面提供一種具有一連接至存儲陣列的位線的輸入極的感應放大器，其特點是，至少包括一晶體管，所述晶體管具有一連接至所述輸入極的第一導電端與一連接至一輸出極的第二導電端；一反相器，所述反相器具有一連接至所述輸出極與一反相器輸出的反相器輸入；及一預先充電晶體管，它包括一預先充電控制端，所述預先充電控制端連接至所述反相器輸出；一第一預先充電導電端，所述第一預先充電導電端連接至一電壓供應源，所述電壓供應源提供一偏壓，及一第二預先充電導電端，所述第二預先充電導電端連接至所述輸出極。
為實現(xiàn)上述目的，根據(jù)本發(fā)明另一方面提供一種具有一連接至存儲陣列的位線的輸入極的感應放大器，其特點是，所述感應放大器至少包括一傳輸晶體管，所述傳輸晶體管至少包括一第一傳輸導電端，所述第一傳輸導電端連接至所述輸入極；一第二傳輸導電端，所述第二傳輸導電端連接至所述輸出極；及一傳輸控制端；一第一反相器，所述第一反相器具有一連接至所述輸入極的第一反相器輸入與一連接至所述傳輸控制端的第一反相器輸出；一第二反相器，所述第二反相器具有一連接至所述輸出極的第二反相器輸入，所述第二反相器可提供一預先充電偏壓于一第二反相器輸出；一預先充電晶體管，所述預先充電晶體管至少包括一控制端，所述控制端連接至所述第二反相器輸出；一第一導電端，所述第一導電端連接至一電壓供應，所述電壓供應提供一偏壓，及一第二導電端，所述第二導電端連接至所述輸出極；一負載晶體管，所述負載晶體管至少包括一第一負載導電端，所述第一負載導電端連接至所述電壓供應，及一第二負載導電端，所述第二負載導電端連接至所述輸出極。
為實現(xiàn)上述目的，根據(jù)本發(fā)明又一方面提供一種具有一連接至存儲陣列的位線的輸入極的感應放大器，其特點是，所述感應放大器至少包括一傳輸晶體管，所述傳輸晶體管至少包括一連接至所述輸入極的第一傳輸導電端，與一連接至所述輸出極的第二傳輸導電端；一反相器，所述反相器具有一連接至所述輸出極與一反相器輸出的反相器輸入；一預先充電晶體管，它至少包括一控制端，所述控制端連接至所述反相器輸出，一第一導電端，所述第一導電端連接至一電壓供應源，所述電壓供應源提供一偏壓，及一第二導電端，所述第二導電端連接至所述輸出極；一負載晶體管，所述負載晶體管至少包括一第一負載導電端，所述第一負載導電端連接至所述電壓供應，；一第二負載導電端，所述第二負載導電端連接至所述輸出極；及一閘極端，所述閘極端連接至一接地電位；及一閉鎖電路，所述閉鎖電路至少包括一閉鎖反相器，所述閉鎖反相器具有一互補對晶體管，所述互補對晶體管具有一共同閘極，所述共同閘極連接至所述反相器輸出；及一二極管連接，所述二極管串聯(lián)所述互補對晶體管并位于所述電壓供應與所述接地電位之間。
為實現(xiàn)上述目的，根據(jù)本發(fā)明再一方面提供一種操作感應放大器的方法，其特點是，所述方法至少包括反轉所述感應放大器的一輸出極的一第一輸出電壓以產(chǎn)生一反轉輸出；耦合所述反轉輸出至一預先充電晶體管的一控制端；預先充電所述輸出極至一低于一數(shù)據(jù)閉鎖級的一臨限電壓的第二輸出電壓，所述數(shù)據(jù)閉鎖級具有一連接至所述輸出極的閉鎖輸入；關閉一晶體管，所述晶體管具有一連接至所述輸出極的第一導電端與一連接至一數(shù)據(jù)線的第二導電端；及負載所述輸出極至一高于所述數(shù)據(jù)閉鎖級的所述臨限電壓的第三輸出電壓。
為實現(xiàn)上述目的，根據(jù)本發(fā)明另一方面提供一種感應放大器，其特點是，所述感應放大器至少包括一傳輸晶體管，所述傳輸晶體管至少包括一第一傳輸導電端，所述第一傳輸導電端連接至一位線，一第二傳輸導電端，所述第二傳輸導電端連接至一數(shù)據(jù)輸出線，及一傳輸控制端，所述傳輸控制端連接至一轉移偏壓網(wǎng)狀系統(tǒng)；
一預先充電電路，所述預先充電電路是連接并位于一電壓供應輸入與所述數(shù)據(jù)輸出線間，所述預先充電電路至少包括一負反饋電路，所述負反饋電路建立一預先充電電壓于所述數(shù)據(jù)輸出線；及一負載晶體管，所述負載晶體管至少包括一第一負載導電端，所述第一負載導電端連接至所述電壓供應輸入；一第二負載導電端，所述第二負載導電端連接至所述數(shù)據(jù)輸出線；及一負載控制閘極端，所述閘極端連接至一接地電極。
由于預設值狀態(tài)為一低臨限電壓狀態(tài)，因此當讀取一低臨限電壓胞時，在電壓降低前，避免將位線預先充電至高電壓。于一實施例中，一閘極接地的P通道金屬氧化物半導體場效應晶體管提供一負載路徑以避免經(jīng)互補式金屬氧化物半導體晶體管于待命模式下的直流漏電。閘極接地也提供一穩(wěn)定的電壓VGS而不像連接二極管負載晶體管(Diode-Connected Pull-Up Transistor)那樣。感應放大器具有一輸出極(Input Node)，此輸出極可通過一連接于輸入極(數(shù)據(jù)線)與輸出極(0utput Node)之間的傳輸晶體管連接至一存儲陣列的一位線。反相器反轉輸出極的信號并提供此反轉的信號至預先充電晶體管的閘極。此預先充電動作自供應端VDD至輸出極供應電流。反相器結合預先充電晶體管預先充電輸出端至電壓值，此電壓值恰低于讀取反相器的反轉電壓。若數(shù)據(jù)胞是處于數(shù)據(jù)儲存狀態(tài)”1”，傳輸晶體管開啟且輸出端維持于預先充電電壓。若數(shù)據(jù)胞是處于數(shù)據(jù)儲存狀態(tài)”0”，傳輸晶體管關閉且輸出端負載高于讀取反相器(Sense Inverter)的反轉電壓(Flip Level)通過連接至輸出極至VDD的傳輸晶體管。此傳輸時間短因為預先充電電壓接近下一級的反轉電壓。
本發(fā)明提供了一種具有非時脈計時預先充電(Un-Clocked Pre-Charge)電路讀取放大器，此非計時預先充電電路可減少讀取動作所需的功率，并簡化電路。預先充電電路利用一智慧型的反饋路徑，此反饋路徑可加偏壓讀取輸出電壓并自動切斷。預設的數(shù)據(jù)值為”1”，此數(shù)據(jù)值提供一寬讀取范圍并允許因預設的數(shù)據(jù)值為”0”時的低存儲胞電流問題，另外可被偏壓至下一級的臨限電壓值，因此可提升速度。
為更清楚理解本發(fā)明的目的、特點和優(yōu)點，下面將結合附圖對本發(fā)明的較佳


圖1A為一顯示傳輸晶體管偏壓的一部份感應放大器電路的簡化電路圖；圖1B為通過一開關連接至傳輸晶體管的一部份存儲陣列的簡化電路圖；圖1C為一顯示讀取一高臨限電壓存儲胞的一部份感應放大器與存儲陣列的簡化電路圖；圖1D為一顯示讀取一低臨限電壓存儲胞的一部份感應放大器與存儲陣列的簡化電路圖；圖2A為傳統(tǒng)使用計時預先充電(Clocked Pre-charge)技術的感應放大器的簡化電路圖；圖2B為傳統(tǒng)感應放大器的簡化概略示意圖；圖2C為傳統(tǒng)感應放大器的簡化概略示意圖；圖3A為本發(fā)明的感應放大器的簡化示意圖；圖3B為本發(fā)明使用感應反相器以控制預先充電的感應放大器的簡化示意圖；圖3C為本發(fā)明使用轉移反相器以控制預先充電的感應放大器的簡化示意圖；圖4A為本發(fā)明感應放大器電路的閉鎖部份的簡化電路圖；圖4B為本發(fā)明另一的感應放大器電路的閉鎖部份的簡化電路圖；圖5為作為電流反射鏡的預先充電晶體管的簡化電路圖；圖6為以感應放大器讀取數(shù)據(jù)的簡化流程圖；及圖7為比較定時預先充電電路的感應放大器的信號電壓與本發(fā)明的感應放大器于讀取高臨限電壓存儲胞與低臨限電壓存儲胞時的信號電壓的簡化時脈圖。
具體實施例方式
為了要了解本發(fā)明與先前技術的差異，讀取放大器與相關的存儲胞的部份運作將以簡化的電路圖說明。接著將描述傳統(tǒng)的讀取放大器的部份運作。
圖1A為一感應放大器12的轉移偏壓電路(Transfer Bias Circuit)10的簡化電路圖。圖中僅顯示部份轉移偏壓電路與感應放大器。其他轉移偏壓電路尤其是有其他元件的也可作為轉移偏壓電路10。一電流供應源14供應電流至數(shù)據(jù)線DL經(jīng)傳輸晶體管16。傳輸晶體管16是由轉移偏壓(Transfer BiasVol tage)Vx控制開與關。一P通道金屬氧化物半導體場效應晶體管(P-ChannelMOSFET)18與一N通道金屬氧化物半導體場效應晶體管20為轉移偏壓網(wǎng)狀系統(tǒng)(Transfer Bias Network)的部份，轉移偏壓網(wǎng)狀系統(tǒng)可產(chǎn)生轉移偏壓，并且將數(shù)據(jù)線DL的電壓反轉，并提供反轉信號(Inverted Signal)Vx至傳輸晶體管16的控制端(閘極)17。因此若數(shù)據(jù)線DL的電壓上升，轉移偏壓下降，則傳輸晶體管16關閉。數(shù)據(jù)線DL自電流供應22至接地24的少量漏電會引起數(shù)據(jù)線DL電壓下降。若數(shù)據(jù)線DL電壓下降，轉移偏壓Vx上升并開啟傳輸晶體管16。流過傳輸晶體管16的電流會升高數(shù)據(jù)線DL電壓，因此數(shù)據(jù)線DL被偏壓至一變動幅度小的電壓。
圖1B為存儲陣列28一部份的簡化電路圖，圖中并顯示一位線30。位線(BL)30連接至圖1A中的數(shù)據(jù)線DL且接著通過開關32連接至傳輸晶體管16，開關32是由開關信號Ys控制。一第一字元線WL0控制連接至此第一字元線的存儲胞，例如儲存數(shù)據(jù)為”1”的存儲胞34。當此存儲胞34被第一字元線WL0啟動時，此存儲胞34于位線(BL)30與接地間傳導電流。此種存儲胞稱為低臨限電壓存儲胞。
一第二字元線WL1控制另一存儲胞36。此存儲胞為非導通或高臨限電壓存儲胞且處于數(shù)據(jù)值為”0”的狀態(tài)。在此舉出”1”與”0”僅為方便討論，作為電路運作的范例。由字元線啟動的數(shù)據(jù)值為”1”狀態(tài)的存儲胞不會導通位線至接地的電流。其他字元線WLn控制另外的存儲胞，而存儲胞38連接于位線BL接地24之間。
許多存儲胞均連接至位線BL，存儲胞負載位線且其初始電壓低，但不必然為接地電壓。當一存儲胞被選擇讀取，此存儲胞會預先充電位線至一電壓以產(chǎn)生一存儲胞電流。舉例來說，若一低臨限電壓存儲胞被選取，且位線是位于一低電壓狀態(tài)(未被預先充電)，因為位線與接地之間小電壓差使得極小量的存儲胞電流會流過存儲胞至接地。這樣的低電流會使得要正確讀取存儲胞必須較長的時間。將位線預先充電可以改善電路的運作速度。一些傳統(tǒng)電路在讀取存儲胞前利用時脈信號(Clock Signal)來將位線預先充電。這種電路將在以下根據(jù)圖1C、圖1D與圖2A中進一步討論。
圖1C顯示讀取一高臨限電壓存儲胞36(無電流)的一部份感應放大器與存儲陣列的簡化電路圖。位于數(shù)據(jù)線DL與傳輸晶體管16的閘極42間的反相器40控制傳輸晶體管。因此轉移偏壓Vx為數(shù)據(jù)線電壓的反相(Inverse)。當字元線WL1啟動，高臨限電壓存儲胞于位線BL接地24之間是斷路(Open Circuit)。數(shù)據(jù)線預先充電至一電壓，既然高臨限電壓存儲胞未自位線導入電流，數(shù)據(jù)線預先充電至稍高電壓，使轉移偏壓Vx下降，關閉傳輸晶體管16。因此數(shù)據(jù)輸出Vz是高電壓，而數(shù)據(jù)線DL保持其電壓。
圖1D為一顯示讀取一低臨限電壓存儲胞34的一部份感應放大器與存儲陣列的簡化電路圖。數(shù)據(jù)線DL預先充電至一電壓。若存儲胞34導通來自位線BL至接地24的電流，數(shù)據(jù)線DL電壓下降(參考圖1B，顯示連接位線至數(shù)據(jù)線的開關32)。存儲胞可導通約20微安培的電流。當數(shù)據(jù)線DL電壓下降，轉移偏壓Vx上升，且傳輸晶體管16開啟以供應流過存儲胞至接地的電流。數(shù)據(jù)輸出Vz降至一較低電壓。將數(shù)據(jù)輸出Vz降至一低于下一級反轉電壓(FlipPoint)(一未于此圖中顯示的反相器，參考圖3中圖號92)的電壓可讀取存儲胞的數(shù)據(jù)值。
圖2A為傳統(tǒng)使用計時預先充電(Clocked Pre-charge)技術的感應放大器50的簡化電路圖。許多存儲胞(未圖示)連接至數(shù)據(jù)線DL如同上述圖1B至圖1D所示。一偏壓電路(Bias Network)52包括一P-MOSFET54與一N-MOSFET56，類似于圖1A中的偏壓電路，且另外的由感應放大器控制的FETs58與60產(chǎn)生時脈信號DE2。時脈信號DEA、DE1與DE2顯示于圖2A的右上角，以使此電路的運作能更容易明了。這些時脈信號在圖7中將更詳細討論。
圖2A中電路使用預先充電周期時脈信號(Pre-Charge Period ClockSignal)DEA通過連接數(shù)據(jù)線DL至位線的開關(參考符號Ys，圖1B)以預先充電位線(未圖示)。預先充電周期時脈信號DEA施加于預先充電晶體管62的閘極64。類似的情形用來顯示數(shù)據(jù)閉鎖信號DE1、反轉數(shù)據(jù)閉鎖信號DE1B與感應放大器啟動信號DE2。
于預先充電周期中，數(shù)據(jù)輸出Vz設定至一高電壓。若被讀取的存儲胞為一低臨限電壓存儲胞，電流自開關(參考圖1B，開關32)至位線至接地，且數(shù)據(jù)線DL電壓下降。當數(shù)據(jù)線DL電壓下降，轉移偏壓Vx，傳輸晶體管16開啟，使得數(shù)據(jù)輸出電壓下降。
若被讀取的存儲胞為一高臨限電壓存儲胞，存儲胞不導通來自數(shù)據(jù)線DL(經(jīng)位線)的電流，數(shù)據(jù)線DL電壓稍微高，轉移偏壓Vx下降，傳輸晶體管16關閉。因此數(shù)據(jù)輸出電壓維持相對較高。
盡管如此，預先充電周期與周期時脈信號DEA的同步(Timing)十分重要。時脈信號DEA控制預先充電晶體管62的閘極64。開啟預先充電晶體管62的時間必須夠長以預先充電數(shù)據(jù)線DL自VDD(一正供應電壓)，但不能太長。若預先充電周期太長，電路運作速度會降低。若預先充電周期太短，預先充電可能未完成，而讀取錯誤的數(shù)據(jù)。然而，制程變動(Process Variation)會使于每一制程角落適當控制預先充電周期變得困難。
在此種電路中，預設數(shù)據(jù)電壓為”0”，也即預先充電晶體管62的閘極64的數(shù)據(jù)輸出Vz高(Vz升高高于下一反相器68的反轉點)。在一典型存儲陣列中，當儲存一數(shù)據(jù)”1”(低臨限電壓或?qū)顟B(tài))時，不同的存儲胞引入的電流大小均不同。末端位(Tail Bit)或最小存儲胞電流會難以讀取，這是因為流過存儲胞的低電流使數(shù)據(jù)輸出電壓維持相對較長時間(相對于高電流或平均電流的儲存數(shù)據(jù)”1”的存儲胞)。這意味讀取末端位需長時間。此外，以時脈信號DEA開啟預先充電晶體管62的閘極64會造成一大預先充電電流并引起位線過沖(Overshoot)。
因為預設數(shù)據(jù)輸出為”0”，設定數(shù)據(jù)輸出Vz至一高電壓，且數(shù)據(jù)輸出Vz最初于接地電壓，讀取一低臨限電壓存儲胞(當時脈信號DEA走低以進行預先充電)引起數(shù)據(jù)輸出Vz先升高然后再由存儲胞電流降低。當讀取一高臨限電壓存儲胞時，數(shù)據(jù)輸出電壓Vz高，且數(shù)據(jù)輸出Vz僅因漏電流稍微下降。因此讀取儲存數(shù)據(jù)”1”的存儲胞比讀取儲存數(shù)據(jù)”0”的存儲胞需較長時間，特別是若末端位需相對較長時間來產(chǎn)生數(shù)據(jù)”1”輸出。同樣地，若數(shù)據(jù)線DL被預先充電得太高，轉移偏壓Vx下降，傳輸晶體管16關閉。當讀取一低臨限電壓存儲胞時，就必須等待小存儲胞電流將數(shù)據(jù)線電壓降低以使轉移偏壓Vx升高，而數(shù)據(jù)輸出Vz下降。因此若數(shù)據(jù)線DL被預先充電得太高或過沖(0vershoot)，電路的運作速度將降低。
圖2B為傳統(tǒng)感應放大器40的簡化概略示意圖，此傳統(tǒng)感應放大器40有圖2A中的感應放大器具有的一些問題。在此電路中，一耗盡型P-MOS晶體管用來作為一負載晶體管70。此預先充電路徑自動切斷，因此便不再需要以時脈信號(參考圖2A中的DEA)控制預先充電周期。省略以時脈信號控制預先充電周期可省去所用的晶片面積與時脈所需的功率消耗。不過為了要充分預先充電數(shù)據(jù)輸出Vz，傳輸晶體管76’與預先充電晶體管72相對較大。舉例來說，預先充電晶體管72可能具有約0.6微米的閘極長度與約20微米的閘極寬度，傳輸晶體管76’具有約0.6微米的閘極長度與約6微米的閘極寬度。這些大晶體管負載轉移偏壓Vx，并拖慢感應放大器的運作速度。
此電路有一預設數(shù)據(jù)輸出”1”，因此避免當讀取一低臨限電壓存儲胞時，首先充電然后放電Vz的問題。耗盡型P-MOS負載晶體管70具有連接至數(shù)據(jù)輸出Vz的閘極74。舉例來說，當偏壓電路提供一高壓輸出，N型預先充電晶體管76開啟(傳輸晶體管76’也開啟)與自偏壓源VDD供應電流至數(shù)據(jù)輸出Vz，壓降經(jīng)P型預先充電晶體管72。當轉移偏壓Vx低時，N型預先充電晶體管76關閉，阻斷自VDD至Vz的電流。不過預先充電晶體管的臨限電壓是于轉移偏壓Vx高時僅能產(chǎn)生低導電性通道(相對于傳輸晶體管76’)。
不過數(shù)據(jù)輸出電壓高于數(shù)據(jù)線DL電壓約200mV，且并非下一級(感應反相器52)的反轉電壓(Flip Point)。耗盡型負載晶體管70的閘極連接至其源極，且作為一負載晶體管，負載數(shù)據(jù)輸出Vz并拖慢感應動作。感應一高臨限電壓存儲胞(”0”或無電流)時，必須有夠大的電流，但此可能造成一位于快時脈角(Fast Clock Corner)的低臨限電壓存儲胞感應失敗。感應放大器啟動時預先充電開始動作(參考圖2A中的DEA)。數(shù)據(jù)輸出Vz為相對低電壓。當讀取低臨限電壓存儲胞時，存儲胞電流使數(shù)據(jù)線DL維持低電壓且數(shù)據(jù)輸出為”1”。當讀取高臨限電壓存儲胞時，在預先充電停止動作傳輸晶體管76’關閉，且數(shù)據(jù)輸出Vz負載晶體管70負載高于下一級反相器68的反轉電壓(Flip Point)且數(shù)據(jù)輸出為”0”。當數(shù)據(jù)輸出電壓升高至需求電壓值，預先充電動作自動停止；不過此需求電壓不必接近下一級反相器的反轉電壓(Flip Point)。
圖2C為傳統(tǒng)感應放大器80的簡化概略示意圖。負載晶體管82為一增強型P-MOS晶體管，不是耗盡型P-MOS晶體管，如圖2B所示，耗盡型負載晶體管70。負載晶體管82也為二極管連接(其源極連接至其閘極)。當感應放大器未啟動時，感應放大器即使于待命狀態(tài)下仍可產(chǎn)生電流于下一級反相器68中的晶體管84與86，此時二極管連接使數(shù)據(jù)輸出Vz約為VDD-VTP。這樣的電流不利于電池運作的元件。
圖3A為本發(fā)明的感應放大器90的簡化示意圖。在此電路中，一位于數(shù)據(jù)輸出Vz與預先充電晶體管96的閘極94間的反相器92設定預先充電電壓，此預先充電電壓接近反相器的反轉點。反相器92反轉數(shù)據(jù)輸出Vz至感應放大器輸出SA。當轉移偏壓Vx開啟傳輸晶體管116，一下降的數(shù)據(jù)輸出Vz升高感應放大器輸出SA，并開啟預先充電晶體管96并造成數(shù)據(jù)輸出電壓Vz上升。相反地，若數(shù)據(jù)輸出電壓Vz上升，然后SA下降，關閉預先充電晶體管96并使數(shù)據(jù)輸出電壓Vz下降。因此數(shù)據(jù)輸出Vz偏壓至略低于反相器92的反轉點。當讀取高臨限電壓存儲胞時，數(shù)據(jù)線DL電壓上升，降低轉移偏壓Vx并關閉傳輸晶體管116。負載晶體管98升高數(shù)據(jù)輸出電壓Vz，驅(qū)使感應放大器輸出SA下降。因為預先充電電壓接近反相器的反轉點，負載晶體管僅需供應小幅電壓增加，而此負載晶體管可相對小于預先充電晶體管與傳輸晶體管。
圖3B為本發(fā)明使用感應反相器以控制預先充電的感應放大器的簡化示意圖。參考圖3A的反相器92，一互補對晶體管(Complementary pair oftransistors)100與102形成一感應反相器92’，此反相器92’反轉數(shù)據(jù)輸出Vz至一感應放大器輸出SA并提供反轉數(shù)據(jù)輸出電壓至預先充電晶體管96。感應放大器僅使用小的布局面積并可以低功率運作。感應放大器不需一預先充電時脈，因此晶片面積與時脈以外的功率消耗可節(jié)省。
圖3C為本發(fā)明使用轉移反相器以控制預先充電的感應放大器的簡化示意圖。此感應放大器也具有一互補對晶體管(Complementary pair oftransistors)100’與102’，此互補對晶體管形成一感應反相器192，此感應反相器192反轉數(shù)據(jù)輸出Vz至一感應放大器輸出SA，但同時具有轉移反相器(Trahsfer Inverter)104，此轉移反相器104根據(jù)數(shù)據(jù)輸出電壓控制預先充電晶體管106。預先充電電壓是取決于轉移反相器104與預先充電晶體管106的臨限電壓。轉移反相器104是于轉換區(qū)(Transition Region)操作，并建立預先充電晶體管106的偏壓點(Bias Point)以提供反饋至數(shù)據(jù)輸出Vz。使用獨立的轉移反相器雖會占用一小部份的晶片面積并耗去一些功率，但可使操作點(Operating Point)的設計獨立于感應反相器192。不過于低VDD電壓增加的功率消耗不致于過高。利用CMOS感應反相器來控制預先充電晶體管，如圖3B所示，較簡單且消耗較少的功率，但速度稍微增加。
感應放大器輸出SA是先輸出傳輸閘極(Pass Gate)110然后至閉鎖電路(Latching Circuit)112。閉鎖電路112包括一反相器114，此反相器114是由時脈信號DE1與DE1B與一于回路或環(huán)形結構中的第二反相器116所控制。因此輸出118(SAB)為自存儲胞感應與閉鎖的數(shù)據(jù)值(未圖示，參考圖1B至圖1D)。
預先充電級與感應級結合使得當預先充電完成后感應動作開始。換句話說，預先充電晶體管106也作為感應放大器。傳輸晶體管116’在運作上是與其他電路中的傳輸晶體管相似，但指定一不同的參考符號，因為此傳輸晶體管的特性，例如其主動區(qū)的長度與寬度可適當調(diào)整以符合針對運作條件設計的各種感應放大器的性能要求。
圖3B與圖3C的電路并不需要一預先充電時脈信號(參考圖2A中的DEA)。于數(shù)據(jù)輸出Vz值”1”時預先充電自動切斷。當感應放大器開啟預先充電即開始。數(shù)據(jù)輸出Vz電壓值略低于下一級反相器的反轉點(圖3B的圖號92’圖3C的圖號192)。于讀取一低臨限電壓存儲胞時，電流流過存儲胞，傳輸晶體管116’開啟，數(shù)據(jù)輸出Vz電壓值為始自預先充電周期的相同電壓值。于讀取一高臨限電壓存儲胞時，電流不流過存儲胞，傳輸晶體管116’關閉，而數(shù)據(jù)輸出Vz電壓值由負載晶體管98’升高高于下一級反相器(感應反相器192)的反轉點至數(shù)據(jù)輸出Vz值”0”。因為初始數(shù)據(jù)輸出Vz電壓值接近下一級反相器的反轉點，升壓負載非?？烨易x取一高臨限電壓存儲胞也非常快速。
預先充電路徑為反饋連接，不管是通過感應反相器或是一轉移反相器，預先充電逐漸放慢，當預先充電時脈計時可避免過沖(Overshoot)的發(fā)生。末端位的讀取則較無關緊要，因為預設數(shù)據(jù)輸出值為”1”，且處于低臨限電壓狀態(tài)的末端位存儲胞僅需小電流流過。
圖4A為本發(fā)明感應放大器電路的閉鎖部份的簡化電路圖。其中閉鎖電路112包括一反相器116，反相器116由PMOS晶體管120與NMOS晶體管122構成。此閉鎖電路112可用于圖3B與圖3C的電路。不過即使當閉鎖電路處于非運作狀態(tài)(未時脈計時或處于待命狀態(tài))，也可能有電流流過PMOS晶體管120。于讀取一低臨限電壓存儲胞時，數(shù)據(jù)輸出Vz電壓值是為相對低電壓值，但并非接地電壓，感應放大器輸出SA是為相對高電壓值，但并非VDD。因此DC電流可能流過NMOS晶體管122與PMOS晶體管120。這樣的DC電流對于1.8V或更低電壓的電路設計可能可接受，但對于以3V或更高電壓運作的電路則不能被接受。
圖4B為本發(fā)明另一的感應放大器電路的閉鎖部份的簡化電路圖，其中閉鎖電路112’避免圖4A中的電路的DC電流問題。連接二極管的PMOS晶體管124降低反相器116’的反轉點，故僅有很小的電流會流過待命中的反相器。在某些操作情形下，此電路相對于圖4A中的電路可節(jié)省感應放大器電路25％的DC功率消耗，僅需小幅增加速度。與圖4A中的放大器電路相較，感應速度可能增加約2nS。
圖5為作為電流反射鏡的預先充電晶體管的簡化電路圖，其中主要是負載部份130。負載晶體管198的閘極132連接至另一PMOS晶體管136的閘極134，而非如同圖3B與圖3C所示的接地。此第二PMOS晶體管136與一存儲胞串聯(lián)，或一電流源138。PMOS晶體管136是連接至二極管。流過PMOS晶體管136的電流因通過PMOS晶體管的電壓降而偏壓共同閘極連接(Common GateConnection)。這樣可開啟負載晶體管198以提供存儲胞電流的一部份電流。因此負載晶體管可有效回溯跟蹤(Track)存儲胞電流并形成一電流反射鏡。一迷你陣列可被用來提供參考存儲胞。
大體上來說，流過負載晶體管的電流應小于慢角落與快角落(Slow Cornerand Faster Corner)的開關狀態(tài)以避免閉鎖錯誤數(shù)據(jù)。因為存儲胞電流可能未知，故可推算最壞的情況；不過這并不能最佳化負載路徑。流過負載晶體管的電流應為存儲胞電流的一部份，例如70％。這可使讓存儲胞電流回溯跟蹤且改善感應空間并為一弱(Weak)負載。
傳輸晶體管應足夠大以維持感應速度，但不可大到使數(shù)據(jù)輸出Vz衰減，因為如此可能會影響感應速度。傳輸晶體管的大小應適當選擇使得于慢角落與快角落的時脈狀態(tài)均可獲可接受的速度。若字元線延遲增加，預先充電/感應晶體管與傳輸晶體管的尺寸可減小以減少Vz衰減。若字元線延遲減少，預先充電/感應晶體管與傳輸晶體管的尺寸可放大以改善感應速度。
本發(fā)明的感應放大器可實現(xiàn)圖2A中的感應放大器所不能實現(xiàn)的速度優(yōu)點，舉例來說，若字元線較早關閉。以圖2B中的感應放大器，于低VDD值時，若當Ys降低時字元線可以關閉開關速度改進幅度可達40ns。參考圖1B，Ys為一連接DL極與一存儲胞的開關的開關信號，開關信號Ys控制數(shù)據(jù)線DL是連接至位線或存儲胞。
圖6為以感應放大器讀取數(shù)據(jù)的簡化流程圖600。感應放大器啟動(步驟602)與數(shù)據(jù)線(或位線)在讀取一存儲胞前被預先充電(步驟604)。若存儲胞處于一低臨限電壓狀態(tài)，數(shù)據(jù)即被讀取(步驟606)。若存儲胞處于一高臨限電壓狀態(tài)，數(shù)據(jù)線電壓上升(步驟608)，降低轉移偏壓(步驟610)，此將關閉傳輸晶體管(步驟612)。當傳輸晶體管關閉，數(shù)據(jù)輸出電壓負載升高(步驟614)高于感應反相器的反轉點，在數(shù)據(jù)被讀取(步驟606)前降低感應放大器輸出SA(步驟616)。因此對于一高臨限電壓存儲胞數(shù)據(jù)輸出電壓較高且數(shù)據(jù)線較高，而對于一低臨限電壓存儲胞數(shù)據(jù)輸出電壓較低且數(shù)據(jù)線較低。
圖7為比較定時預先充電電路的感應放大器的信號電壓與本發(fā)明的感應放大器于讀取高臨限電壓存儲胞與低臨限電壓存儲胞時的信號電壓的簡化時脈圖。簡化讀取速度圖700比較例如圖2A所示的時脈計時感應放大器的運作與圖3B或圖3C所示的感應放大器的讀取模擬。時脈信號DEA、DE1與DE2顯示于圖7上方以供參考。圖中顯示兩時脈周期，第一時脈周期702比較各種讀取一低臨限電壓存儲胞時的電壓，而第二時脈周期704比較各種讀取一高臨限電壓存儲胞時的電壓。第一組曲線706表示圖2A的時脈計時感應放大器多個電壓值。第二組曲線708表示如圖3B或圖3C所示的本發(fā)明具有自動切斷預先充電路徑的感應放大器的多個電壓值。圖中顯示轉移偏壓Vx、數(shù)據(jù)輸出Vz、感應放大器輸出SA與閉鎖數(shù)據(jù)輸出SAB。為了更簡單明了，省略電壓的數(shù)值，而相對的電壓值較明顯并易于比較，當一個信號自一狀態(tài)反轉至另一狀態(tài)。
數(shù)據(jù)輸出Vz的初始電壓差是源自于預設數(shù)據(jù)值(曲線706的”0”與曲線708的”1”)。于曲線706的感應放大器完成其充電周期前，曲線708的感應放大器的數(shù)據(jù)已被感應(SAB信號反轉)。此模擬結果顯示預期中超過40ns的讀取速度的增進。
于上述圖3B與圖3C所示的本發(fā)明實施例中，將數(shù)據(jù)輸出預設為”1”相較于將數(shù)據(jù)輸出預設為”0”可節(jié)省時間。后者可能需要位線電壓先升高再下降，如同圖2A所示。將數(shù)據(jù)輸出預設為”1”偏壓數(shù)據(jù)輸出Vz至一恰低于下一級的反轉電壓(Flip Point)，此下一級通常為一CMOS感應反相器，還可改善速度。
通過連接弱負載晶體管的閘極至接地，而非將弱負載晶體管作為一二極管FET，避免了流過數(shù)據(jù)閉鎖級的CMOS反相器的DC漏電流。將弱負載晶體管的閘極接地也可減少數(shù)據(jù)輸出線的負載。一般而言，利用本發(fā)明的感應放大器，一128百萬位的MROM元件的速度于低VDD值(如1.8V)時可由200ns提升至100ns，而不需浪費布局空間與不必要的功率消耗。
本發(fā)明已根據(jù)上述實施例詳盡描述。各種未偏離本發(fā)明的精神與范圍的修正與改變?nèi)詰ㄔ诒景l(fā)明內(nèi)。舉例來說，上述實施例中使用一正偏壓VDD，但負偏壓也可使用，只要適當調(diào)整晶體管種類即可。同樣地，一額外的反相器可加入具有P通道元件的預先充電晶體管的反饋路徑。上述實施例中使用的元件多為以硅制作的元件，但以其他不同半導體材料制造的元件也可使用?！盡OS”晶體管也可包括使用參雜多晶硅或硅化物而不一定是金屬作為導體層的元件。說明書與圖示僅為說明用，但不應為限制條件，本發(fā)明僅是受限于權利要求書確定的專利申請范圍。
權利要求
1.一種具有一連接至存儲陣列的位線的輸入極的感應放大器，其特征在于，至少包括一晶體管，所述晶體管具有一連接至所述輸入極的第一導電端與一連接至一輸出極的第二導電端；一反相器，所述反相器具有一連接至所述輸出極與一反相器輸出的反相器輸入；及一預先充電晶體管，它包括一預先充電控制端，所述預先充電控制端連接至所述反相器輸出；一第一預先充電導電端，所述第一預先充電導電端連接至一電壓供應源，所述電壓供應源提供一偏壓，及一第二預先充電導電端，所述第二預先充電導電端連接至所述輸出極。
2.如權利要求1所述的感應放大器，其特征在于，所述反相器為一感應反相器，所述感應反相器是連接并位于所述輸出極與一傳輸閘極之間。
3.權利要求1所述的感應放大器，其特征在于，還包括一感應反相器，所述感應反相器是連接并位于所述輸出極與一傳輸閘極之間。
4.權利要求1所述的感應放大器，其特征在于，還包括一數(shù)據(jù)閉鎖電路，所述數(shù)據(jù)閉鎖電路至少包括一數(shù)據(jù)閉鎖反相器，所述數(shù)據(jù)閉鎖反相器具有一互補對晶體管，所述互補對晶體管具有一共同閘極，所述共同閘極通過一傳輸閘極連接至一感應反相器；及一二極管連接，所述二極管連接并位于所述電壓供應源與所述互補對晶體管之間。
5.權利要求1所述的感應放大器，其特征在于，還包括一感應反相器，所述感應反相器連接至所述輸出極并具有一臨限電壓，其中，所述預先充電晶體管的所述輸出極被設定一低于所述感應反相器的所述臨限電壓的一預先充電電壓。
6.一種具有一連接至存儲陣列的位線的輸入極的感應放大器，其特征在于，所述感應放大器至少包括一傳輸晶體管，所述傳輸晶體管至少包括一第一傳輸導電端，所述第一傳輸導電端連接至所述輸入極；一第二傳輸導電端，所述第二傳輸導電端連接至所述輸出極；及一傳輸控制端；一第一反相器，所述第一反相器具有一連接至所述輸入極的第一反相器輸入與一連接至所述傳輸控制端的第一反相器輸出；一第二反相器，所述第二反相器具有一連接至所述輸出極的第二反相器輸入，所述第二反相器可提供一預先充電偏壓于一第二反相器輸出；一預先充電晶體管，所述預先充電晶體管至少包括一控制端，所述控制端連接至所述第二反相器輸出；一第一導電端，所述第一導電端連接至一電壓供應，所述電壓供應提供一偏壓，及一第二導電端，所述第二導電端連接至所述輸出極；一負載晶體管，所述負載晶體管至少包括一第一負載導電端，所述第一負載導電端連接至所述電壓供應，及一第二負載導電端，所述第二負載導電端連接至所述輸出極。
7.一種具有一連接至存儲陣列的位線的輸入極的感應放大器，其特征在于，所述感應放大器至少包括一傳輸晶體管，所述傳輸晶體管至少包括一連接至所述輸入極的第一傳輸導電端，與一連接至所述輸出極的第二傳輸導電端；一反相器，所述反相器具有一連接至所述輸出極與一反相器輸出的反相器輸入；一預先充電晶體管，它至少包括一控制端，所述控制端連接至所述反相器輸出，一第一導電端，所述第一導電端連接至一電壓供應源，所述電壓供應源提供一偏壓，及一第二導電端，所述第二導電端連接至所述輸出極；一負載晶體管，所述負載晶體管至少包括一第一負載導電端，所述第一負載導電端連接至所述電壓供應，；一第二負載導電端，所述第二負載導電端連接至所述輸出極；及一閘極端，所述閘極端連接至一接地電位；及一閉鎖電路，所述閉鎖電路至少包括一閉鎖反相器，所述閉鎖反相器具有一互補對晶體管，所述互補對晶體管具有一共同閘極，所述共同閘極連接至所述反相器輸出；及一二極管連接，所述二極管串聯(lián)所述互補對晶體管并位于所述電壓供應與所述接地電位之間。
8.如權利要求7所述的感應放大器，其特征在于，所述感應放大器至少包括一連接并位于輸入極與一位于所述傳輸晶體管的控制端之間的電路，所述電路使所述傳輸晶體管于一第一輸入極電壓時的導電性較低，并使所述傳輸晶體管于一第二輸入極電壓時的導電性較高，所述第一輸入極電壓高于所述第二輸入極電壓。
9.一種操作感應放大器的方法，其特征在于，所述方法至少包括反轉所述感應放大器的一輸出極的一第一輸出電壓以產(chǎn)生一反轉輸出；耦合所述反轉輸出至一預先充電晶體管的一控制端；預先充電所述輸出極至一低于一數(shù)據(jù)閉鎖級的一臨限電壓的第二輸出電壓，所述數(shù)據(jù)閉鎖級具有一連接至所述輸出極的閉鎖輸入；關閉一晶體管，所述晶體管具有一連接至所述輸出極的第一導電端與一連接至一數(shù)據(jù)線的第二導電端；及負載所述輸出極至一高于所述數(shù)據(jù)閉鎖級的所述臨限電壓的第三輸出電壓。
10.一種感應放大器，其特征在于，所述感應放大器至少包括一傳輸晶體管，所述傳輸晶體管至少包括一第一傳輸導電端，所述第一傳輸導電端連接至一位線，一第二傳輸導電端，所述第二傳輸導電端連接至一數(shù)據(jù)輸出線，及一傳輸控制端，所述傳輸控制端連接至一轉移偏壓網(wǎng)狀系統(tǒng)；一預先充電電路，所述預先充電電路是連接并位于一電壓供應輸入與所述數(shù)據(jù)輸出線間，所述預先充電電路至少包括一負反饋電路，所述負反饋電路建立一預先充電電壓于所述數(shù)據(jù)輸出線；及一負載晶體管，所述負載晶體管至少包括一第一負載導電端，所述第一負載導電端連接至所述電壓供應輸入；一第二負載導電端，所述第二負載導電端連接至所述數(shù)據(jù)輸出線；及一負載控制閘極端，所述閘極端連接至一接地電極。
全文摘要
一種感應放大器，它能反轉來自傳輸晶體管的輸出信號以控制一預先充電晶體管。反相器結合預先充電晶體管將輸出信號預先充電至一預先充電電壓，此電壓略低于數(shù)據(jù)門閂電路的反轉電壓。若被讀取的數(shù)據(jù)胞為一低臨界電壓數(shù)據(jù)胞，即可導通或數(shù)字信號“1”，此時輸出信號電壓不明顯改變，而數(shù)據(jù)可被快速鎖住并讀取。若被讀取的數(shù)據(jù)胞為一高臨界電壓數(shù)據(jù)胞，即不可導通或數(shù)字信號“0”，此時傳輸晶體管關閉且輸出信號電壓會經(jīng)一負載路徑升高超過數(shù)據(jù)門閂電路的反轉電壓。預先充電電壓系接近反轉電壓，故輸出信號電壓不需升高太多，因此數(shù)字信號“0”的讀取也非?？?。負載晶體管可為一閘極接地的P通道金屬氧化物半導體晶體管或如同一電流反射鏡那樣運作。
文檔編號G11C7/00GK1400603SQ01125079
公開日2003年3月5日 申請日期2001年8月7日 優(yōu)先權日2001年8月7日
發(fā)明者鐘承霖, 楊念釗 申請人:旺宏電子股份有限公司