專利名稱：閃存的叢發(fā)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置。尤其本發(fā)明涉及一種用于閃存的叢發(fā)裝置(burst architecture)。
背景技術(shù)：
快閃隨機(jī)存取內(nèi)存(RAM)即所謂的閃存，它是一種使用具有浮動?xùn)诺拇鎯卧O(shè)計的非揮發(fā)性儲存形式。高電壓施加于存儲單元輸入端以寫入或儲存電荷于浮動?xùn)呕蚴怯筛訓(xùn)挪脸蛞瞥姾伞懭胧墙逵蔁犭娮愚D(zhuǎn)移以放置電荷于浮動?xùn)哦a(chǎn)生，而擦除則是利用Fowler-Nordheim穿透，其中電子穿透薄的介質(zhì)材料，降低于浮動?xùn)派系碾娮与姾闪?。擦除單元使單元的邏輯值為?”，而寫入單元使邏輯值為“0”。除了寫入或擦除操作之外，閃存操作類似隨機(jī)可存取只讀存儲器(ROM)。在習(xí)知上，包含閃存儲存單元與支持邏輯/電路的閃存芯片，是藉由在基板上制造半導(dǎo)體材料層及復(fù)晶硅內(nèi)聯(lián)機(jī)層以及第一及第二金屬層而產(chǎn)生。將會了解的是有許多集成電路制造技術(shù)，包含更多或更少層，可應(yīng)用于本發(fā)明。
閃存必須面對需要不斷地提升系統(tǒng)效能的標(biāo)準(zhǔn)。而欲提升閃存效能的機(jī)會所存在的領(lǐng)域在于叢發(fā)模式閃存。因此實現(xiàn)能夠改善叢發(fā)模式操作的高效能閃存將是極具價值的。


圖1說明于內(nèi)存中的例示性叢發(fā)模式存取功能的基本操作的時序圖；圖2為依據(jù)本發(fā)明的較佳實施例的結(jié)合例示性叢發(fā)模式裝置的內(nèi)存的方塊圖；圖3為說明圖2的例示性叢發(fā)模式裝置的基本操作的時序圖；圖4為依據(jù)圖2的內(nèi)存的例示性有效地址緩沖器的電路圖；圖5為依據(jù)圖2的內(nèi)存的例示性時鐘緩沖器的電路圖；圖6為依據(jù)圖2的內(nèi)存的例示性時序控制電路的電路圖；圖7為依據(jù)圖2的內(nèi)存的地址緩沖區(qū)塊的電路圖；圖8為依據(jù)圖7的地址緩沖區(qū)塊的例示性地址緩沖部分的電路圖；圖9為依據(jù)圖7的地址緩沖區(qū)塊的特定設(shè)計用于地址的最低有效位的例示性地址緩沖部分的電路圖；圖10為依據(jù)圖2的內(nèi)存的例示性時鐘計數(shù)器電路的電路圖；以及圖11為依據(jù)圖2的內(nèi)存用于說明例示性的感測、閂鎖與輸出電路的電路圖。
具體實施例方式
閃存需要面對不斷地提升系統(tǒng)效能的標(biāo)準(zhǔn)。不欲提升閃存效能的機(jī)會所存在的領(lǐng)域在于叢發(fā)模式閃存。于此所描述的本發(fā)明較佳實施例實現(xiàn)能夠改善叢發(fā)模式操作的高效能閃存。
在一般的條件下，叢發(fā)模式操作包含產(chǎn)生數(shù)據(jù)，最好是以數(shù)據(jù)字符(data words)的形式產(chǎn)生于與時鐘或是時序信號同步的內(nèi)存的輸出。該數(shù)據(jù)所存放的核心存儲包的位置是經(jīng)由核心單元地址與譯碼邏輯來做存取。在叢發(fā)模式操作中，起始地址是提供給內(nèi)存或是主內(nèi)存產(chǎn)生。一般對應(yīng)至核心單元位置的后繼地址是由內(nèi)存內(nèi)部所產(chǎn)生。而非由內(nèi)存從內(nèi)存外部來源所接收。最后，儲存在對應(yīng)于這些初始及后繼的內(nèi)部產(chǎn)生地址的核心單元中的數(shù)據(jù)字符形式的數(shù)據(jù)將產(chǎn)生于與時序信號同步的內(nèi)存的輸出端。
圖1說明于內(nèi)存中的例示性叢發(fā)模式存取功能的基本操作的時序圖。在叢發(fā)操作的例子中，起始地址表示內(nèi)存的輸入并且于圖1中以信號ADDRESS表示。通常，起始地址是多重位信號。響應(yīng)于有效起始地址的ADDRESS VALID信號一般為高電位，但是會降為低電位以顯示有效的起始地址已傳遞至內(nèi)存。因此ADDRESS VALID信號是低電位致動信號。CLOCK信號提供時序(timing)給叢發(fā)操作。圖1所示的CLOCK信號的時鐘脈沖分別標(biāo)示為C-1、C0、C1、C2、C3、C4，與C5。DATA信號代表顯現(xiàn)于內(nèi)存輸出端的數(shù)據(jù)。通常，輸出端的每一位均對應(yīng)至儲存于內(nèi)存的核心存儲單元的數(shù)據(jù)。DATA信號一般為對應(yīng)至儲存于內(nèi)存之一系列核心存儲單元中的數(shù)據(jù)的多位信號。圖1中的交叉區(qū)域代表一種不考慮(don’t care)區(qū)域的邊界，其中DATA信號值是不固定的且/或與電路操作無關(guān)。
內(nèi)存的整體操作是對應(yīng)作用在內(nèi)存輸入端的有效起始地址來進(jìn)行。ADDRESS VALID信號于ADDRESS VALID信號的下降緣時加載給定的有效起始ADDRESS信號至內(nèi)存。于CLOCK信號的時鐘脈沖C0的上升緣時，起始地址閂鎖或儲存于內(nèi)存中，例如地址緩沖器。在ADDRESS VALID信號降為低電位致動后，于CLOCK信號的第一下降緣時，于此例子中，則時鐘脈沖C0的下降緣，即ADDRESS VALID信號升至重置狀態(tài)的高電位值。
ADDRESS VALID信號下降緣與CLOCK信號的時鐘脈沖C4的上升緣之間的時間周期稱為起始狀態(tài)。在起始狀態(tài)期間，內(nèi)存須準(zhǔn)備好叢發(fā)操作。起始狀態(tài)將包含固定數(shù)目N的時鐘脈沖N。
隨著N個時鐘脈沖(在圖1中，數(shù)目N為4)之后，數(shù)據(jù)字符于每個CLOCK信號的上升緣時由內(nèi)存計出。N個時鐘脈沖最好是由系統(tǒng)預(yù)設(shè)。為了使系統(tǒng)適當(dāng)運(yùn)作，在時鐘脈沖C4的上升緣之前第一數(shù)據(jù)D0應(yīng)該先準(zhǔn)備好并有效使得系統(tǒng)能于時鐘脈沖C4的上升緣之時或之后送出第一筆數(shù)據(jù)D0。而在時鐘脈沖C5下降緣之前第二筆數(shù)據(jù)D1應(yīng)該準(zhǔn)備好。同樣地，在CLOCK信號的下一個時鐘脈沖(未標(biāo)示于圖1)的上升緣之前第三筆數(shù)據(jù)D2應(yīng)該準(zhǔn)備好。本較佳實施例與其它實施例及相關(guān)變更有效地提供了實現(xiàn)此叢發(fā)模式功能的裝置。
今參考圖2，該圖顯示內(nèi)存200的方塊圖。在該說明的實施例中，該內(nèi)存200是配置為以互補(bǔ)金氧半導(dǎo)體(CMOS)集成電路形式用于儲存數(shù)字?jǐn)?shù)據(jù)的閃存。然而，該內(nèi)存200可采用任何其它適當(dāng)?shù)男问?，而且事實上此處所述的原理可?yīng)用于任何其它適當(dāng)?shù)碾娐?，其中電路的部分效能包含叢發(fā)模式操作。依據(jù)本發(fā)明的較佳實施例該內(nèi)存200結(jié)合例示性叢發(fā)模式裝置。該內(nèi)存200包含核心單元陣列202，譯碼器204，有效地址緩沖器206，地址緩沖區(qū)塊208，時序控制電路210，時鐘計數(shù)器電路212，時鐘緩沖器214，起始于A/ALO216且結(jié)束于S/ALM220的第一序列感測放大器，起始于S/AHO218且結(jié)束于S/AHM222的第二序列感測放大器，起始于LATCHLO224與LATCHHO226且結(jié)束于LATCHLM228與LATCHHM230的序列閂鎖器，起始于MO232且結(jié)束于MM234的序列數(shù)據(jù)多任務(wù)器，及起始于OUTBUFO236且結(jié)束于OUTBUFM238的序列輸出緩沖器。
輸入信號PD是一種中斷信號用以中斷內(nèi)存200。尤其，輸入信號PD是作用于內(nèi)存200的輸入端，最好是外部輸入端，而且輸入信號PD是由有效地址緩沖器206，地址緩沖區(qū)塊208，與時鐘緩沖器214所接收。當(dāng)輸入信號PD處于邏輯高電位時，該輸入信號PD有效地禁能(disable)各緩沖器電路206、208、214。最好當(dāng)輸入信號PD處于邏輯低電位時，內(nèi)存200與各緩沖器電路206、208、214將受到致能(enable)。
時鐘或時序信號CLK作用施加于內(nèi)存200的輸入端，最好是外部輸入端，并于時鐘緩沖器214接收。舉例而言，時鐘信號CLK可連接至外接于內(nèi)存的系統(tǒng)或外微處理器的時鐘操作。最好，CLK信號提供基本時序與內(nèi)部工作頻率給內(nèi)存200。于此所述，最好，其它時鐘或時序信號由時鐘信號整體或部分來產(chǎn)生。舉例而言，CLK信號是由時鐘緩沖器214所產(chǎn)生的時序信號，而且該時鐘信號也提供給時鐘計數(shù)器電路212與有效地址緩沖器206。當(dāng)輸入信號PD處于邏輯低電位而且內(nèi)存200致能時，CLKC信號是依隨CLK信號。
有效地址信號ADV是施加于內(nèi)存200的輸入端，最好是外部輸入端，而且是在有效地址緩沖器206所接收。ADV信號顯示是否起始地址信號ADD實時施加于內(nèi)存200及是否起始地址信號ADD是有效的。起始地址信號ADD是施加于內(nèi)存200的輸入端，最好為外部輸入端，并且該信號ADD是在地址緩沖器區(qū)塊208所接收。地址緩沖器區(qū)塊208包含序列地址緩沖器。最好地址緩沖器如圖7所示串接在一起，其詳細(xì)內(nèi)容則敘述于下。地址緩沖器串行中的每個地址緩沖器均配置以產(chǎn)生及儲存地址位。在圖2的內(nèi)存200中，于地址緩沖器區(qū)塊208內(nèi)具有n+1個地址緩沖器，每一個均接收起始地址信號ADD的個別的位Add0、Add1、Add2、...、Addn并且產(chǎn)生及儲存實時的地址信號ADDP的個別位A0、A1、A2、...An。這些地址位A0、A1、A2、...An形成實時的地址信號ADDP，為n+1位地址。最好，該地址位A1、A2、...An由譯碼器204所接收。地址位A0是該地址的最低有效位并且由地址緩沖器方塊208內(nèi)的地址緩沖串行中的第一地址緩沖器所產(chǎn)主與儲存。地址位A0最好是負(fù)責(zé)作為控制信號并且提供給起始端為MO232而結(jié)尾端為MM234的序列數(shù)據(jù)多任務(wù)器中的每一個數(shù)據(jù)多任務(wù)器。最好，每一個數(shù)據(jù)多任務(wù)器依據(jù)控制信號A0的轉(zhuǎn)換來選擇數(shù)據(jù)字符。最好，控制信號A0不需傳送至譯碼器204。也就是說需了解的是，于此所使用的實時地址信號ADDP廣泛地指向地址位A1、A2、...An，因而具有或不具有與實時地址信號ADDP所描述的內(nèi)容一致的控制信號A0。舉例而言，在圖2中，控制信號A0是提供給時序控制電路210與數(shù)據(jù)多任務(wù)器232...234，但不提供給譯碼器204。在該實施例中，該實時地址信號ADDP是提供給譯碼器204。
核心單元陣列202包含多個核心單元(單元)，每一單元均經(jīng)配置以儲存數(shù)據(jù)。最好，核心單元陣列為一組快閃存儲單元。然而，其它非揮發(fā)性內(nèi)存也可使用于其它的實施例中。該陣列最好先后由字符與區(qū)段所組織，而且可以是可尋址的字節(jié)或字符。在某些應(yīng)用中，每一個核心單元可儲存單一位的數(shù)據(jù)；而在其它的應(yīng)用中，每一個核心單元可儲存兩個或兩個以上的數(shù)據(jù)位。在本發(fā)明之一項較佳的實施例中，核心單元陣列202的核心單元為字符可尋址，而兩個數(shù)據(jù)字符同時由地址緩沖器區(qū)塊208中的實時地址信號ADDP所存取。來自地址緩沖器區(qū)塊208的實時地址信號ADDP是由譯碼器204所譯碼。譯碼器204最好包含列與欄譯碼電路，諸如X與Y譯碼器。在半導(dǎo)體內(nèi)存的技藝中X與Y譯碼器是眾所周知的，尤其是閃存。閃存譯碼器實現(xiàn)的某些實例說明于由Chen等人發(fā)明的美國專利編號第5,867,430號與VanBuskirk等人發(fā)明的美國專利編號第5,847,998號中，于此皆并入專利申請內(nèi)容。
譯碼器204將適當(dāng)字段的核心單元陣列202連接至第一序列的感測放大器S/ALO216...S/ALM220與第二序列的感測放大器S/AHO218...S/AHM222。第一與第二序列的感測放大器感測出所選擇的形成核心單元陣列202之一對數(shù)據(jù)字符的核心單元的電流，并且判斷儲存于所選擇的形成由在地址緩沖器區(qū)塊208的實時地址信號ADDP同時存取的該對數(shù)據(jù)字符的核心單元的二位狀態(tài)。一般在每一個第一序列感測放大器及第二序列感測放大器內(nèi)有M+1個感測放大器。在內(nèi)存200的較佳實施例中，在第一序列感測放大器內(nèi)具有M+1＝16個感測放大器以感測來自核心單元陣列202的16位的數(shù)據(jù)字符。同樣地，在內(nèi)存200的較佳實施例中，在第二序列感測放大器內(nèi)具有M+1＝16個感測放大器以感測來自核心單元陣列的16位的數(shù)據(jù)字符。
在時間的特定瞬間，內(nèi)存200中的一對數(shù)據(jù)字符分別具有高、低電位的特性。高電位數(shù)據(jù)字符對應(yīng)至控制信號A0的高電位邏輯值，而低電位數(shù)據(jù)字符對應(yīng)至控制信號A0低電位邏輯值。高電位數(shù)據(jù)字符是由高電位感測放大器，即第二序列感測放大器S/AHO218...S/AHM222所感測，而低電位數(shù)據(jù)字符是由低電位感測放大器，即第一序列的感測放大器S/ALO216...S/ALM220所感測。來自地址緩沖器區(qū)塊208的控制信號A0是用來選擇在高電位與低電位數(shù)據(jù)字符之間由內(nèi)存200在序列數(shù)據(jù)多任務(wù)器232...234上做存取的數(shù)據(jù)字符。
輸出致能信號OE是作用于內(nèi)存200的輸入端，最好是外部輸入端，而且該信號在起始于OUTBUFO236與結(jié)束于OUTBUFM238的序列輸出緩沖器所接收。輸出緩沖器236...238接收核心單元數(shù)據(jù)的數(shù)據(jù)字符(高電位或低電位)。最好，輸出緩沖器236...238在內(nèi)存200的輸出端產(chǎn)生響應(yīng)于輸出致能信號OE的多重位數(shù)據(jù)字符信號DATA。一般DATA信號會對應(yīng)至儲存于可尋址為內(nèi)存200的數(shù)據(jù)字符的序列核心存儲單元的信息。DATA信號最好是依據(jù)控制信號A0與輸出致能信號OE于高電位數(shù)據(jù)字符與低電位數(shù)據(jù)字符之間作交替轉(zhuǎn)換。在內(nèi)存200的較佳實施例中，DATA信號在長度上為16位。未標(biāo)示于圖2的其它電路是提供并輔助電壓上升、寫入、讀取、確認(rèn)、擦除，并執(zhí)行依照核心單元陣列202的個別核心單元上所需的其它操作。
信號ATDAd是由有效地址緩沖器206所產(chǎn)生并且提供給時序控制電路210。當(dāng)輸入信號PD處于低邏輯電位且內(nèi)存200致能時，ATDAd信號則跟隨ADV信號。信號adv是由有效地址緩沖器206所產(chǎn)生并提供給地址緩沖器區(qū)塊208與時鐘計數(shù)器電路212。信號STP是由時鐘計數(shù)器電路212所產(chǎn)生并提供給時鐘緩沖器214。如圖7所示，地址轉(zhuǎn)移檢測信號ATD是由時序控制電路210所產(chǎn)生并提供給地址緩沖器區(qū)塊208，且尤其是提供給串行地址緩沖器的第一地址緩沖器，而詳細(xì)說明則敘述于下。信號EQ與信號LT皆由時序控制電路210所產(chǎn)生并提供給第一序列感測放大器S/ALO216...S/ALM220與第二序列感測放大器S/AHO218...S/AHM222的每一個感測放大器。信號LD是由時序控制電路210所產(chǎn)生并提供給起始于LATCHLO224與LATCHHO226且結(jié)束于LATCHLM228與LATCHHM230中的每一個序列閂鎖的閂鎖器。信號CLKT是由時序控制電路210所產(chǎn)生而且為提供給時鐘緩沖器214的時序信號。信號CLKI是另一由時鐘緩沖器214所產(chǎn)生的時序信號并提供給地址緩沖器區(qū)塊208，尤其是提供給在該地址緩沖器系列內(nèi)的地址緩沖器。
今參考圖3，該圖為說明圖2的例示性叢發(fā)裝置的基本操作的時序圖。尤其，圖3說明跟隨內(nèi)存200的初始狀態(tài)的初始狀態(tài)與周期。圖3中的交叉區(qū)域表示不考慮區(qū)域的邊界，其中信號值為不確定且/或與電路操作無關(guān)。在圖3中，輸入信號PD的下降緣301致能內(nèi)存200。因此，CLKC信號跟隨CLK信號，所以兩者信號的時序圖則標(biāo)示為CLK(CLKC)。有效起始地址ADD是提供至內(nèi)存200。ADV信號降為低電位以顯示有效地址ADD出現(xiàn)于地址緩沖區(qū)塊208上。ADV信號的下降緣306使來自有效地址緩沖器206的adv信號降為低電位并且使來自有效地址緩沖器206的ATDAd信號亦同樣降為低電位。adv信號的下降緣304加載起始地址ADD的位至地址緩沖器區(qū)塊208，使得實時地址ADDP首先等于起始地址ADD。adv的下降緣304使來自時鐘計數(shù)器電路212的STP信號升為高電位。藉由STP信號的上升緣303，CLKI信號將停止跟隨CLK信號并且將跟隨CLK信號的下一個上升緣308而維持低電位狀態(tài)。此外，adv信號的下降緣304重置時鐘計數(shù)器電路212使得電路212開始計數(shù)CLKC信號(與CLK信號)的時鐘脈沖的數(shù)目。圖1中所示的CLK信號的時鐘脈沖個別標(biāo)示為C-1、C0、C1、C2、C3、C4、C5、C6、與C7。第一時鐘脈沖C0的上緣308使adv信號升為高電位。adv信號的上升緣302將多重位地址ADD閂鎖于地址緩沖器區(qū)塊208中。ATDAd信號的下降緣305觸發(fā)來自時序控制電路210的ATD信號脈沖。ATD信號的上升緣310設(shè)定地址緩沖器區(qū)塊208使得在不改變控制信號A0下實時地址信號ADDP可以遞增。雖然對于顯示于圖3的時序圖例子中控制信號A0跟隨adv信號的下降緣304于起始為低電位，但于其它實例中，控制信號A0當(dāng)然可以跟隨下降緣304而為高電位。
具有低電位LD信號的ATD信號的下降緣312觸發(fā)EQ信號的信號脈沖與上升緣330并且因此初始化圖2的核心單元陣列202的第一或起始存取。核心單元陣列202的核心單元最好是字符可尋址的。儲存用于起始與后繼存取的數(shù)據(jù)字符的核心單元位置是由實時地址信號ADDP的位所選擇。對于初始存取，實時地址信號ADDP具有起始地址信號ADD的值。舉例來說，由地址緩沖器區(qū)塊208所儲存并產(chǎn)生的起始地址信號ADD將同時存取內(nèi)存的兩個數(shù)據(jù)字符。在本發(fā)明的較佳實施例中，每一個數(shù)據(jù)字符在長度上為16位。舉例而言，由地址緩沖器區(qū)塊208所儲存并產(chǎn)生的后繼地址ADDP會同時存取內(nèi)存的兩個數(shù)據(jù)字符。在本發(fā)明的較佳實施例中，后續(xù)的存取是以每兩個時鐘或時序信號CLK(或CLKC)的脈沖來執(zhí)行。欲開始額外或后繼的存取，則后繼地址ADDP需要由地址緩沖器區(qū)塊208來產(chǎn)生。后繼地址ADDP是藉由增加實時地址信號ADDP，亦即起始地址信號ADD的起始值來產(chǎn)生。因此，于存取間最好產(chǎn)生遞增。在一項較佳實施例中，存取發(fā)生于EQ信號的單一脈沖內(nèi)。
來自時序控制電路210的EQ信號的上升緣330激活第一序列的感測放大器S/ALO216...S/ALM220與第二序列的感測放大器S/AHO218...S/AHM222使得第一序列與第二序列的感測放大器開始對于起始存取感測來自所選擇的核心單元位置的最好以數(shù)據(jù)位形式的數(shù)據(jù)。在一項較佳實施例中，對于總和為32個的感測放大器具有16個一起接收低電位數(shù)據(jù)字符的低電位感測放大器S/ALO...S/AL15及16個一起接收高電位數(shù)據(jù)字符的高電位感測放大器S/AHO...S/AH15。EQ信號的下降緣314觸發(fā)來自時序控制電路210的LT信號。LT信號的上升緣依照利用第一序列及第二序列感測放大器的由核心單元所存取或讀取的數(shù)據(jù)字符從起始存取移至位在第一序列感測放大器S/ALO216...S/ALM220及第二序列感測放大器S/AHO218...S/AHM222內(nèi)的閂鎖器部分(未標(biāo)示)?；诖朔N原因，第一序列與第二序列的感測放大器最好設(shè)計完成核心單元的讀取或存取以便于LT信號的上升緣316之前數(shù)據(jù)能先預(yù)備好。LT信號的下降緣318于內(nèi)部閂鎖部分(未標(biāo)示)閂鎖住數(shù)據(jù)，該閂鎖部分位于第一序列感測放大器S/ALO216...S/ALM220內(nèi)與第二序列感測放大器S/AHO218...S/AHM222內(nèi)。第一LT脈沖的上升緣316觸發(fā)來自時序控制電路210的CKT時序信號。CLKT脈沖的上升緣320產(chǎn)生來自時鐘緩沖器214的CLKI信號脈沖與來自時序控制電路210的LD信號脈沖。CLKI的內(nèi)部時鐘信號的上升緣322增加由地址緩沖器區(qū)塊208所產(chǎn)生并儲存的n+1位實時地址信號ADDP的內(nèi)部地址位A1、A2、...An。如此，地址緩沖器區(qū)塊208藉由使用CLKI信號來增加實時地址信號ADDP來產(chǎn)生后繼地址ADDP使得新的存取得以開始。最好于此時，CLKI信號不會改變于地址緩沖器區(qū)塊208內(nèi)的地址緩沖器序列中的第一地址所產(chǎn)生并儲存的控制信號A0。最好，控制信號A0于起始狀態(tài)期間仍保持定值。同時，LD信號將提供給起始于LATCHLO224與LATCHHO226并結(jié)束于LATCHLM228與LATCHHM230的序列閂鎖器的每一個閂鎖器。在較佳實施例中，具有16個一起接收并儲存低電位數(shù)據(jù)字符的閂鎖器LATCHLO...LATCHL15并且具有16個一起接收并儲存高電位數(shù)據(jù)字符的閂鎖器LATCHH0...LATCHL15，共計為32個閂鎖器。LD信號的上升緣324于第一序列的感測放大器S/ALO216...S/ALM220與第二序列的感測放大器S/AHO218...S/AHM220內(nèi)從內(nèi)部閂鎖部分加載來自初始存取的數(shù)據(jù)字符至閂鎖器224、226、...228、230。高電位與低電位數(shù)據(jù)字符的位均移至個別的高電位與低電位閂鎖器。
最好，LD信號的下降緣326開始EQ信號的上升緣328，如此第二存取可以開始。也就是說，一開始等于起始地址信號ADD的實時地址信號ADDP已逐漸遞增以響應(yīng)于CLKI信號的上升緣322，如此對應(yīng)于兩個新數(shù)據(jù)字符的新的實時地址信號ADDP可適用于第二次存取。EQ信號的第二脈沖的上升緣328激活第一序列的感測放大器S/ALO216...S/ALM220與第二序列的感測放大器S/AHO218...S/AHM222使得第一序列與第二序列的感測放大器開始由用于第二存取的所選擇的核心單元位置以數(shù)據(jù)位的較佳形式來感測數(shù)據(jù)。當(dāng)EQ信號的下降緣332產(chǎn)生LT信號的上升緣334時，則對應(yīng)于第二存取的數(shù)據(jù)已就緒，且可以開始進(jìn)行叢發(fā)模式。
承上述，adv信號的下降緣304重置時鐘計數(shù)器電路212使得該電路212開始計數(shù)CLKC信號(與CLK信號)的時鐘脈沖的數(shù)目。在計數(shù)數(shù)個CLK脈沖(于圖3為4個脈沖)之后，CLK信號利用觸發(fā)CLKI信號的脈沖來完成增加實時地址信號ADDP的工作。等同于起始于時鐘脈沖C4上升緣336的CLK/CLKC信號的CLKI信號的其它每一個上升緣將會增加并更新實時地址信號ADDP，因而隨著每個CLK/CLKC信號的脈沖而產(chǎn)生DATA信號。當(dāng)然，由時鐘計數(shù)器電路212所計數(shù)的時鐘脈沖數(shù)目依據(jù)實現(xiàn)目的可高于或低于4個脈沖。最好，脈沖數(shù)目將于內(nèi)存200中預(yù)設(shè)。提高或降低CLK信號的脈沖數(shù)是有助于在允許存取次數(shù)上的設(shè)計彈性。
控制信號A0是用來選擇由核心單元陣列202所存取的高電位與低電位數(shù)據(jù)字符。舉例而言，最好在控制信號A0由高電位轉(zhuǎn)變至低電位時，如圖3所示的下降緣338、340，LD信號的脈沖將會產(chǎn)生。LD信號脈沖的例示性上升緣344、346從第一序列感測放大器S/ALO216...S/ALM220與第二序列感測放大器S/AHO218...S/AHM222內(nèi)的內(nèi)部閂鎖部分(未標(biāo)示)的實時存取的低電位與高電位數(shù)據(jù)字符加載至閂鎖器224、226、...、228、230。LD信號脈沖的例示性下降緣348、350最好初始化EQ信號的例示性上升緣352、354使得新的存取作業(yè)可以開始。當(dāng)新的存取完成時，EQ信號的例示性下降緣356觸發(fā)LT信號的脈沖以將高電位與低電位的數(shù)據(jù)字符由新的存取移至第一序列的感測放大器與第二序列的感測放大器的內(nèi)部閂鎖部分。
對于初始狀態(tài)或時間周期之后跟隨CLK信號的用于CLKI信號的連續(xù)的脈沖，后繼實時地址信號ADDP是以CLK/CLKC/CLKI信號的每兩個脈沖而產(chǎn)生，兩個數(shù)據(jù)字符是以每兩個CLK/CLKC/CLKI信號的脈沖的于每個后繼實時地址信號ADDP而存取，兩個數(shù)據(jù)字符是以CLK/CLKC/CLKI信號的每兩個脈沖而儲存，并且一筆數(shù)據(jù)字符，即DATA信號，以每個CLK/CLKC/CLKI信號的脈沖產(chǎn)生于內(nèi)存的輸出端。
若所給定的起始地址ADD是具有低電位起始地址ADD的最低有效位Add0的偶數(shù)地址，則當(dāng)?shù)诙嫒∪匀辉谶M(jìn)行時便可開始叢發(fā)操作。若起始地址ADD為基數(shù)地址，則來自地址緩沖器區(qū)塊208的控制信號A0的起始值為高電位，且于叢發(fā)操作開始之前最好完成第二存取。
今參考圖4，圖4為依據(jù)圖2的內(nèi)存200的例示性有效地址緩沖器206的電路圖。有效地址緩沖器206包含一對或非門402、406、第一閂鎖器432、第二閂鎖器438、作為切換邏輯的n溝道晶體管430、434、442、440與p溝道晶體管414、416、412、422與反相器404、408、410。第一閂鎖器432最好包含一對反相器418、428，而第二閂鎖器438最好包含一對反相器426、436。
有效地址信號ADV是由外部作用于內(nèi)存200并于有效地址緩沖器206。ADV信號是顯示是否有效起始地址信號ADD是實時作用于內(nèi)存200。adv信號是由有效地址緩沖器206所產(chǎn)生并提供至地址緩沖器區(qū)塊208與時鐘計數(shù)器電路212。ATDAd信號是由有效地址緩沖器206所產(chǎn)生并提供至?xí)r序控制電路210。CLKC信號是由時鐘緩沖器214所產(chǎn)生并提供至有效地址緩沖器206。
當(dāng)輸入信號PD處于邏輯高電位時，內(nèi)存200便進(jìn)入中斷模式，ATDAd信號則為高電位，且adv信號為高電位，即處于關(guān)閉(off)狀態(tài)。當(dāng)輸入信號PD處于邏輯低電位且內(nèi)存200致能時，ADDAd信號則跟隨ADV信號，而CLKC信號則跟隨CLK信號。當(dāng)ADV信號為高電位時，ATDAd信號為高電位并且第一節(jié)點420為高電位而第二節(jié)點424為低電位。接著，若ADV信號變?yōu)榈碗娢磺褹TDAd信號隨著低電位的第二節(jié)點424升為高電位，則adv信號降為低電位。隨著ADV信號與adv信號兩者皆為低電位，則第二節(jié)點424隨著CLKC信號的上升緣升為高電位，而adv信號升為高電位并返回至關(guān)閉狀態(tài)。
今參考圖5，圖5為依據(jù)圖2的內(nèi)存200的例示性時鐘緩沖器214的電路圖。該時鐘緩沖器214包含一對或非門450、466、與門462、閂鎖器460、使用作為開關(guān)的n溝道晶體管454與反相器452、464、468。閂鎖器460最好能包含一對反相器456、458。
CLK信號是作用于內(nèi)存200的輸入端，最好為外部輸入端，并于圖5的時鐘緩沖器214所接收。CLKC信號是由時鐘緩沖器214所產(chǎn)生的時序信號并且該信號提供給時鐘計數(shù)器電路212與圖4的有效地址緩沖器206。STP信號是由時鐘計數(shù)器電路212所產(chǎn)生并提供給時鐘緩沖器214。CLKT信號是由時序控制電路210所產(chǎn)生而且也是提供給時鐘緩沖器214的時序信號。CLKI信號是另一個由時鐘緩沖器214所產(chǎn)生并提供給地址緩沖器區(qū)塊208并且尤其提供給地址緩沖器序列中的每一個地址緩沖器。
當(dāng)輸入信號PD處于邏輯高電位時，內(nèi)存200則進(jìn)入中斷模式，并且CLKC信號為高電位或是處于關(guān)閉狀態(tài)。當(dāng)輸入信號PD處于邏輯低電位且內(nèi)存200致能時，CLKC信號則跟隨CLK信號。CLKT信號的上升緣驅(qū)使CLKI信號升為高電位。隨著高電位的STP信號跟隨CLK信號的下降緣，閂鎖器460與反相器464的輸出將為低電位，而CLKT信號的下降緣驅(qū)使CLKI信號降為低電位。當(dāng)STP信號升為高電位時，CLKI信號將停止跟隨CLK信號并且將跟隨下一個CLK信號的上升緣而維持低電位。當(dāng)STP信號降為低電位，CLKI信號則隨著下一個CLK信號的上升緣而跟隨CLK信號。
今參考圖6，圖6為依據(jù)圖2的內(nèi)存200的例示性時序控制電路210的電路圖。該時序控制電路210包含或非門502、504、506、508、510、512及514、閂鎖器520、第一反相延遲部分560、第二反相延遲部分562、第三反相延遲部份564、第四反相延遲部份566、第五反相延遲部份568、反相器540、554與使用作為切換邏輯的n溝道晶體管556、558。最好，閂鎖器520是包含一對反相器516、518。最好，第一反相延遲部分560包含三個串接的反相器522、524、526。最好，第二反相延遲部分562包含三個串接的反相器528、530、532。最好，第三反相延遲部分564包含三個串接的反相器534、536、538。最好，第四反相延遲部分566包含三個串接的反相器542、544、546。最好，第五反相延遲部分568包含三個串接的反相器548、550、552。
考量由圖6的或非門504的ATD信號的產(chǎn)生，當(dāng)ATDAd信號由高電位降為低電位時，第二反相延遲部分562的輸出于某個時間期間內(nèi)將為低電位，且于該時間周期內(nèi)ATD信號脈沖將從或非門502呈現(xiàn)出來。否者，ATD信號將為低電位。也就是說ATDAd信號的下降緣觸發(fā)ATD信號的信號脈沖。
關(guān)于EQ信號由圖6的或非門508的產(chǎn)生，如果LD信號由高電位降為低電位且ATD信號并非高電位，或是如果ATD信號由高電位降為低電位且LD信號并非高電位，則或非門506的輸出由低電位升為高電位且反相器540的輸出由高電位降為低電位。于此例中，第三反相延遲部分564的輸出于某個時間期間將為低電位且于該時間周期內(nèi)EQ信號脈沖將由或非門502呈現(xiàn)出來。否者，EQ信號將為低電位。這也就是說具有低電位ATD信號的LD信號的下降緣觸發(fā)EQ信號的信號脈沖，而具有低電位LD信號的ATD信號的下降緣觸發(fā)EQ信號的信號脈沖。
考量來自圖6的或非門510的LT信號的產(chǎn)生，當(dāng)EQ信號由高電位降為低電位時，于某個時間期間第四反相延遲部分566的輸出將為低電位且于該時間期間內(nèi)LT信號脈沖將由或非門510呈現(xiàn)出來。否者，LT信號將為低電位。這也就是說EQ信號的下降緣觸發(fā)LT信號的信號脈沖。
關(guān)于圖6的來自于或非門502的CLKT信號的產(chǎn)生，位于n溝道晶體管556的柵極的ATD信號將閂鎖器520的輸入切換為接地電壓。位在n溝道晶體管558的柵極的LT信號將閂鎖器520的輸出切換為接地電壓。當(dāng)ATD信號產(chǎn)生脈沖時，閂鎖器520的輸出將驅(qū)動成高電位，而CLKT信號將迫使成為低電位。短暫時間之后第一反相延遲部分560的輸出將為低電位。ATD信號脈沖重置該閂鎖器520使得跟隨的LT信號的第一脈沖將閂鎖器520的輸出切換為接地電位。隨著于某時間期間內(nèi)的低電位的第一反相延遲部分560的輸出，于該時間期間內(nèi)CLKT信號脈沖將由或非門502呈現(xiàn)出來。隨后的LT信號脈沖將等到ATD信號脈沖再一次重置閂鎖器520才會觸發(fā)CLKT信號脈沖。
考量來自圖6的反相器554的LD信號的產(chǎn)生，隨著低電位的CLKT信號與高電位的控制信號A0，或非門514的輸出將為高電位，而在反相器554的輸出端的LD信號則為低電位。CLKT信號的脈沖觸發(fā)LD信號的信號脈沖。當(dāng)控制信號A0由高電位降為低電位時，于某個時間期間內(nèi)第五反相延遲部分568的輸出將為低電位，而于該時間周期內(nèi)信號脈沖將從或非門512呈現(xiàn)出來。該信號脈沖轉(zhuǎn)而觸發(fā)反相器554的輸出端的LD信號的信號脈沖。這也就是說控制信號A0的下降緣或是CLKT信號的信號脈沖觸發(fā)LD信號的信號脈沖。
今參考圖7，圖7為依據(jù)圖2的內(nèi)存200的地址緩沖器區(qū)塊208的電路圖。該地址緩沖器區(qū)塊208包含從ADDBUFF0252、ADDBUFF1256至ADDBUFF0256的串接地址緩沖器。最好，地址緩沖器252、256、...256是以鏈狀串接在一起，如圖7所示。串接的多個地址緩沖器中的每一個地址緩沖器均配置以產(chǎn)生并儲存地址位。在圖2的內(nèi)存200中，地址緩沖器區(qū)塊208內(nèi)具有n+1個地址緩沖器，每一個均接收起始地址信號ADD的個別位Add0、AddI、Add2、...、Addn并產(chǎn)生與儲存實時地址信號ADDP的個別位A0、A1、A2、...、An。這些地址位A0、A1、A2、...、An形成實時地址信號ADDP，即n+1位地址。最好，地址位A1、A2、...、An是由譯碼器204所接收?？刂菩盘朅0是由地址緩沖器區(qū)塊208內(nèi)的地址緩沖器串行中的第一地址緩沖器ADDBUFF0252所產(chǎn)生并儲存。
今參考圖8，圖8為依據(jù)圖7的地址緩沖器區(qū)塊208的例示性地址緩沖器ADDBUFFn256的電路圖。該地址緩沖器ADDBUFFn256包含或非門632、與門636、互斥或門或是等效門634、第一閂鎖器618、第二閂鎖器624、反相器608、610、612、626及628與使用作為開關(guān)的n溝道晶體管602、604及606。第一閂鎖器618最好包含一對反相器614、616。第二閂鎖器624最好包含一對反相器620、622。
例示性的地址緩沖器ADDBUFFn256是用來儲存并產(chǎn)生實時地址信號ADDP的地址位An。一系列這些地址緩沖器256是串接在一起并用來儲存及產(chǎn)生控制信號A0以外的所有地址位——意實時地址信號ADDP的最低有效位。用以產(chǎn)生控制信號A0的地址緩沖器ADDBUFF0252則說明于圖9中。參考圖8，當(dāng)adv信號降為低電位時，實時地址信號ADDP的地址位An是由起始地址信號ADD的地址位Addn所控制。在adv信號升為高電位之后，地址位An則依據(jù)CLKI信號而交互變化電壓值。信號TGLn-1是在串接內(nèi)來自先前地址緩沖器，即產(chǎn)生并儲存地址位An-1的緩沖器，的輸出連接信號。如果信號TGLn-1為高電位，則CLKI信號的上升緣將實時地址信號ADDP的地址位An由低電位轉(zhuǎn)換為高電位或是由高電位轉(zhuǎn)換為低電位。如果信號TGLn-1為低電位，則信號TGLn為低電位。如果于產(chǎn)生An的地址緩沖器ADDBUFFn256之前的所有地址緩沖器輸出端(An-1、An-2、...、An)為高電位，則信號TGLn-1為高電位。每一個實時地址信號ADDP最好對應(yīng)至兩個數(shù)據(jù)字符，而兩個數(shù)據(jù)字符則以CLK信號的每兩個脈沖來做存取。因此，緩沖器256的設(shè)計目的是依據(jù)以圖3的C4上升緣的起始時間周期的結(jié)束來對于CLK信號的每兩個脈沖而增加實時地址信號ADDP的位A1、A2、...、An。該實時地址信號ADDP是隨著CLKI信號的每間隔一個上升緣部份而增加，該信號與控制信號A0的下降緣一致。
今參考圖9，圖9依據(jù)圖7的地址緩沖器區(qū)塊208的設(shè)計用于最低有效位的例示性地址緩沖器ADDBUFF0252的電路圖。該地址緩沖器ADDBUFF0256包含或非門682、686、互斥或非門或等效門684、第一閂鎖器668、第二閂鎖器674、第三閂鎖器698、反相器658、660、662、676、678、680及696與用來作為開關(guān)或切換邏輯的n溝道晶體管652、654、656、692及694。第一閂鎖器668最好包含一對反相器664、666。第二閂鎖器674最好包含一對反相器670、672。第三閂鎖器698最好包含一對反相器688、690。
例示性的地址緩沖器ADDBUFF0252是用以儲存并產(chǎn)生控制信號A0，即實時地址信號ADDP的最低有效位。ATD信號的上升緣藉由開啟n溝道晶體管692來切換第三閂鎖器698的輸入端轉(zhuǎn)為接地電位。反相器696的輸出的信號INTB因此將為低電位，而TGL0信號在LD信號的第一脈沖之前將為高電位。在此條件下，即使由信號CLKT的上升緣所觸發(fā)的CLKI信號的信號脈沖進(jìn)入地址緩沖器ADDBUFF0252，控制信號A0也不因TGL0信號位在高電位而做切換以便實時地址信號ADDP在不改變控制信號A0下也能遞增。LD信號的第一脈沖藉由開啟n溝道晶體管694切換第三閂鎖器698的輸出至接地電位。INTB信號將升至高電位，而控制信號A0將控制該TGL0信號。
今參考圖10，圖10為依據(jù)圖2的內(nèi)存200的例示性時鐘計數(shù)器電路212的電路圖。該時鐘計數(shù)器電路212包含與門720、722、第一閂鎖器732、第二閂鎖器740、第三閂鎖器760、第四閂鎖器762、第五閂鎖器764、第六閂鎖器772、用來作為開關(guān)或切換邏輯的p溝道晶體管716、718與n溝道晶體管702、704、706、708、710、712及714以及反相器724、726、738、742、752、754、766、774及776。第一閂鎖器732最好包含一對反相器728、730。第二閂鎖器740最好包含一對反相器734、736。第三閂鎖器760最好包含一對反相器744、746。第四閂鎖器762最好包含一對反相器748、750。第五鎖存器764最好包含一對反相器756、758。第六閂鎖器772最好包含一對反相器768、770。
CLKC信號是藉由時鐘緩沖器214產(chǎn)生并提供至?xí)r鐘計數(shù)器電路212與有效地址緩沖器206。adv信號是由有效地址緩沖器206所產(chǎn)生并提供至?xí)r鐘計數(shù)器電路212與地址緩沖器區(qū)塊208。信號STP是藉由時鐘計數(shù)器電路212產(chǎn)生并提供至?xí)r鐘緩沖器214。
時鐘計數(shù)器電路212藉由計數(shù)CLKC時序信號脈沖的起始數(shù)目來測量起始時間周期。圖10的例示性時鐘計數(shù)器電路212藉由計數(shù)CLKC信號的四個起始脈沖來測量起始時間周期。adv信號或有效地址信號ADV的下降緣與CLKC信號的時鐘脈沖C4的上升緣之間的時間周期稱為起始狀態(tài)。在起始狀態(tài)期間，內(nèi)存須預(yù)備好叢發(fā)操作。起始狀態(tài)包含特定數(shù)目N，其中時鐘脈沖的N＝4。當(dāng)然，可以使用其它的時鐘計數(shù)器電路，而時鐘計數(shù)器電路212并不限于計數(shù)四個時鐘脈沖。adv信號的下降緣304重置時鐘計數(shù)器電路212使得該電路212開始計數(shù)CLKC信號(與CLK信號)的脈沖數(shù)目。adv信號的下降緣304開啟n溝道晶體管714與p溝道晶體管716、718。第六閂鎖器772的輸出拉至接地電位，而STP信號則升至高電位。一對信號C0與C1在第二與第四閂鎖器740、762的個別輸出端拉至低電位。信號C0與C1信號的反相C1皆說明于圖3的時序圖中。于圖3所示的第一時鐘脈沖C0的上升緣308之前，第一與第三閂鎖器732、760的個別輸出為低電位。第一時鐘脈沖C0的上升緣308使adv信號升至高電位，而關(guān)閉晶體管716、718與714。時鐘計數(shù)器電路212的操作對于熟習(xí)該技藝的人士將是顯而易見的。此外，信號CLK(CLKC)、adv、STP、C0、與C1皆說明于圖3的時序圖中。
如第3所示，圖10的時鐘計數(shù)器電路212的操作導(dǎo)致圖10的STP信號于CLKC信號的時鐘脈沖C3的上升緣342時降為低電位，以致來自時鐘緩沖器214的CLKJ信號隨著來自CLKC信號的時鐘脈沖C4的上升緣336的CLKC信號開始動作，即在adv信號的上升緣之后的CLKC信號的第五脈沖。STP信號閂鎖于低電位狀態(tài)并且將保持低電位直到adv信號的下降緣重置時鐘計數(shù)器電路為止。
今參考圖11，圖11依據(jù)圖2的內(nèi)存200的例示性感測，閂鎖與輸出電路的電路圖。該電路更詳細(xì)說明高電位數(shù)據(jù)字符的位與低電位數(shù)據(jù)字符的位。由圖2，該感測，閂鎖，與輸出電路包含第一序列感測放大器S/ALO216...S/ALM220中的感測放大器S/ALM220、第二序列感測放大器S/AHO218...S/AHM222中的感測放大器S/AHM222，起始于LATCHLO224與LATCHHO226并結(jié)束于LATCHLM228與LATCHHM230的序列閂鎖器中的閂鎖器LATCHLM228與LATCHHM230，起始于MO232并結(jié)束于MM234的序列數(shù)據(jù)多任務(wù)器中的數(shù)據(jù)多任務(wù)器MM234，與起始于OUTBUFO236并結(jié)束于OUTBUFM238的序列輸出緩沖器的輸出緩沖器OUTBUFM238。閂鎖器LATCHLM228最好包含閂鎖器810、用來作為切換邏輯的p溝道晶體管818、820與n溝道晶體管826、828，與反相器802。閂鎖器810最好包含一對反相器806、808。閂鎖器LATCHHM230最好包含閂鎖器816、作為切換邏輯的p溝道晶體管822、824與n溝道晶體管830、832，與反相器804。閂鎖器816最好包含一對反相器812、814。數(shù)據(jù)多任務(wù)器MM234最好包含用來作為切換邏輯的p溝道晶體管838、840、842及844與n溝道晶體管846、848、850及852，與反相器834、836。輸出緩沖器OUTBUFM238最好包含與門854、或非門858、p溝道晶體管860、n溝道晶體管862、與反相器856。
EQ信號與LT信號兩者皆由時序控制電路210產(chǎn)生并提供至第一序列感測放大器的感測放大器S/ALM與第二序列感測放大器的感測放大器S/AHM。LD信號是由時序控制電路210產(chǎn)生并提供至閂鎖器LATCHLM228與LATCHHM230。控制信號A0是由地址緩沖器區(qū)塊208產(chǎn)生并提供至數(shù)據(jù)多任務(wù)器MM234。數(shù)據(jù)多任務(wù)器MM234最好依據(jù)控制信號A0的轉(zhuǎn)移來選擇低電位或高電位數(shù)據(jù)字符的位。輸出致能信號OE是作用于內(nèi)存200的輸入端，最好為外部輸入端，并接收于輸出緩沖器OUTBUFM238。該輸出緩沖器OUTBUFM238于節(jié)點864上接收內(nèi)存的高電位或低電位數(shù)據(jù)字符的位。最好，輸出緩沖器238響應(yīng)于該OE信號，在內(nèi)存200的輸出端產(chǎn)生多重位數(shù)據(jù)字符信號DATA的一個位DATAM以供內(nèi)存200的外部使用。一般而言，DATA信號會對應(yīng)至儲存于內(nèi)存200的以數(shù)據(jù)字符尋址之一系列核心內(nèi)存單元內(nèi)的數(shù)據(jù)。DATA信號的位DATAM最好依據(jù)控制信號A0與OE信號在高電位數(shù)據(jù)字符的位與低電位數(shù)據(jù)字符的位之間做變換。
時鐘計數(shù)器電路212的操作對于熟習(xí)該技藝的人士將是顯而易見的。此外，EQ、LT、LD、A0、DATA與OE信號皆說明于圖3的時序圖中。EQ信號的脈沖開啟感測放大器S/ALM220與S/AHM222以藉由感測儲存于內(nèi)存200的以數(shù)據(jù)字符尋址的核心存儲單元中的數(shù)據(jù)來個別存取低電位數(shù)據(jù)字符的位與高電位數(shù)據(jù)字符的位。降至低電位的EQ信號觸發(fā)LT信號的脈沖。LT信號的上升緣將低電位數(shù)據(jù)字符的位移至位在感測放大器S/ALM220內(nèi)的閂鎖部分并將高電位數(shù)據(jù)字符的位移至位在感測放大器S/AHM222內(nèi)的閂鎖部。LT信號的下降緣閂鎖或儲存低電位數(shù)據(jù)字符的位與高電位數(shù)據(jù)字符的位于個別的感測放大器220、222中的個別閂鎖部分內(nèi)。來自感測放大器220、222的數(shù)據(jù)字符將與LD信號加載至應(yīng)用閂鎖器228、230。閂鎖數(shù)據(jù)字符接著在數(shù)據(jù)多任務(wù)器MM234藉由控制信號A0來選擇。若控制信號A0為低電位，則來自S/ALM220的低電位數(shù)據(jù)字符的位將受到選擇；若控制信號A0為高電位，則來自S/AHM222的高電位數(shù)據(jù)字符的位將受到選擇。在節(jié)點864連接至數(shù)據(jù)多任務(wù)器MM234為輸出緩沖器OUTBUFM238，該輸出緩沖器OUTBUFM238包含分別接收輸出致能信號OE與反相OE的邏輯門858、854。當(dāng)OE信號為高電位時，晶體管860、862關(guān)閉，而DATA信號的位DATAM為有效或者為無效狀態(tài)。當(dāng)OE信號為低電位時，輸出功能則處于致能狀態(tài)，而產(chǎn)生于輸出緩沖器238的輸出端的DATA信號的位DATAM等于在數(shù)據(jù)多任務(wù)器MM234以控制信號A0選擇的高電位或低電位數(shù)據(jù)字符的位。
需要了解的是，諸如內(nèi)存200的起始地址信號ADD與實時地址信號ADDP通常皆為多重位信號，因為于內(nèi)存中的特定核心單元(單元)皆需要對應(yīng)的多位地址。但是，在本發(fā)明的較佳實施例中，電路可依據(jù)多重位地址的特定單元來描述。在此例子中，使用及延伸藉由電路所說明的概念至多重位的實現(xiàn)對于熟習(xí)該技藝是人士將是顯而易見的。對于熟習(xí)該技藝的人士將會了解，如此的實現(xiàn)可能包含平行處理，包含電路對于所需的多重位地址的每個位以平行方式復(fù)制的例子。其它的實現(xiàn)可能包含一起呈現(xiàn)全部或某些多重地址位以達(dá)到所需的結(jié)果或功能。
在一項實施例中，圖2的所有組件皆包含于單一集成電路的芯片上。需要注意的是用于例示性閃存芯片的地址與控制輸入都須依據(jù)內(nèi)存密度與接口實現(xiàn)。需要了解的是所揭露的實施例適用于不同的內(nèi)存密度及具有伴隨的替換地址與控制輸入配置的另一選擇的實現(xiàn)。
于此所使用的術(shù)語“access(存取)”廣泛地意指在核心單元內(nèi)存陣列中來自核心單元的數(shù)據(jù)的取回與/或感測，該核心單元最好可尋址為數(shù)據(jù)字符。術(shù)語“access(存取)”意指在內(nèi)存中提供一種地址給譯碼器或譯碼邏輯以確認(rèn)并達(dá)到一個或一個以上的核心單元，如同由地址緩沖器電路來執(zhí)行。同樣地，該術(shù)語“存取”也意指由于內(nèi)存內(nèi)的一個或一個以上的核心單元來感測數(shù)據(jù)，最好以數(shù)據(jù)字符的形式，如同由感測放大電路所執(zhí)行。在一種較佳實施例中，存取還包括以數(shù)據(jù)字符的較佳形式從內(nèi)存中的一個或一個以上的核心單元來儲存數(shù)據(jù)以致當(dāng)保留先前存取的數(shù)據(jù)時后續(xù)的存取可以開始。第一或起始存取、第二存取、與后繼存取皆說明于此。
于此所使用的反相延遲部分廣泛地意指具有反相操作的延遲部分。例如含反相操作的延遲部分能以串行配置的奇數(shù)反相器來實現(xiàn)。舉例而言，包含三個反相器的反相延遲部分皆于此敘述及說明于圖6中。當(dāng)然，還可使用其它的延遲部分，正反器，或是適合的電路組件。
需要了解的是描述內(nèi)存200與輔助電路的時序圖是用于說明的目的并且對于此處所敘述的實施例而言，所有信號脈沖的寬度皆有一定長度的時間使得該信號脈沖確保能以適當(dāng)方式完成其功能。
于此所使用的術(shù)語實時地址廣泛地意指唯一對應(yīng)的地址或核心存儲單元的位置。舉例而言，實時地址可能表示單獨用于讀取操作的讀取地址，而在其它方面的實時地址可表示能使用于讀取操作的地址，但也可能是使用于寫入操作的地址。于此所描述的實施例表示一種叢發(fā)模式讀取操作與裝置。然而，除了讀取數(shù)據(jù)如核心單元內(nèi)存數(shù)據(jù)的數(shù)據(jù)字符外，實施例的部分可應(yīng)用于關(guān)于操作方面。
于此所使用的術(shù)語及詞組低電位，邏輯低電位，非植入(not-asserted)，非主動(not active)以及不主動(inactive)皆廣泛地表示數(shù)字信號的邏輯低電位值，一般的了解是以二進(jìn)制“0”表示。
于此所使用的術(shù)語或詞組高電位，邏輯高電位，植入(asserted)以及主動(active)皆廣泛地表示數(shù)字信號的邏輯高電位值，一般的了解是以二進(jìn)制“1”表示。
此處所使用的“A與B連接”是表示A直接連接至B，或者是A透過一個或一個以上的中間組件與B做間接的連接。
此處所使用的術(shù)語“使用者/使用物(user)”是表示要求存取內(nèi)存的處理器或是其它的組件或?qū)ο蟆?br> 雖然本發(fā)明的特定實施例已經(jīng)做了顯示及說明，但可以做修改。舉例來說p溝道與n溝道的個別晶體管的感測可以在適當(dāng)?shù)膽?yīng)用下做互換。需要注意的是對于組成描繪電路的晶體管而言，省略了由圖上標(biāo)示溝道寬度對長度比的適當(dāng)?shù)木w管尺寸(以微米來量測)。將可以了解的是適當(dāng)?shù)谋壤罁?jù)設(shè)計需求及用于電路與特定實施例的效能需求的實現(xiàn)的特定集成電路制造程序的能力及限制來做選擇。此外，此處的發(fā)明概念還可應(yīng)用于電路而非內(nèi)存裝置。
需要了解的是于此所使用的術(shù)語信號是廣泛地表示模擬或數(shù)字信號并且包含該兩種信號。
由前述內(nèi)容得知，本發(fā)明的較佳實施例提供叢發(fā)模式裝置以提供于內(nèi)存中的多個數(shù)據(jù)字符的叢發(fā)模式存取。該叢發(fā)模式裝置包含第一電路、連接至第一電路的控制電路與藉由控制電路以選擇性連接至第一電路的數(shù)據(jù)緩沖器。該第一電路由第一數(shù)據(jù)字符與第二數(shù)據(jù)字符開始存取多個數(shù)據(jù)字符。該控制電路產(chǎn)生具有數(shù)個脈沖與第二信號的時序信號。當(dāng)完成第一數(shù)據(jù)字符與第二數(shù)據(jù)字符的初始存取后則產(chǎn)生第二信號。第一電路是跟隨具有響應(yīng)第二信號與時序信號的多個數(shù)據(jù)字符的后繼存取的起始存取。數(shù)據(jù)緩沖器具有輸出端并在輸出端產(chǎn)生第一數(shù)據(jù)字符以及藉由每個時序信號的連續(xù)脈沖跟隨初始時間周期而連續(xù)產(chǎn)生第二數(shù)據(jù)字符與位在輸出端的后繼數(shù)據(jù)字符。后繼數(shù)據(jù)字符均對應(yīng)至多個數(shù)據(jù)字符的后繼存取。
在一項較佳實施例中，第二信號包含圖2的LT信號。當(dāng)然除了例示性LT信號以外，其它特殊信號也可以使用。在一項較佳實施例中，時序信號包含CLK與CLKI信號兩者。當(dāng)然除了例示性CLK信號與CLKI信號以外，其它信號特殊的信號也可以用于時序信號。
于此所使用的術(shù)語第一電路是廣泛地表示由內(nèi)存存取數(shù)據(jù)的電路，，最好是數(shù)據(jù)字符形式的數(shù)據(jù)。舉例而言，在一項較佳實施例中，圖2的內(nèi)存的第一電路包含起始于S/ALO216且結(jié)束于S/ALM220的第一序列感測放大器與起始于S/AHO218且結(jié)束于S/AHM222的第二序列感測放大器。
于此所使用的術(shù)語控制電路是廣泛地表示電路依據(jù)于此所描述的本發(fā)明較佳實施例來產(chǎn)生多個信號以執(zhí)行各種叢發(fā)模式存取功能。該信號最好包含時序信號。在某些實施例中，控制電路是接收外接至內(nèi)存的時序信號并由外部時序信號產(chǎn)生內(nèi)部時序信號。在其它的實施例中，外部時序信號并非藉由控制電路直接接收?？刂齐娐房砂诖怂枋龅母鞣N電路。舉例而言，控制電路最好能包含圖2的內(nèi)存200的時序控制電路210。在其它較佳實施例中，控制電路包含圖2的內(nèi)存200的時鐘緩沖器214與時序控制電路210。在另一項依據(jù)較佳實施例的實例中，控制電路包含圖2的內(nèi)存200的時序控制電路210、時鐘緩沖器214與時鐘計數(shù)器電路212。
于此所使用的術(shù)語數(shù)據(jù)緩沖器是廣泛地表示使數(shù)據(jù)輸入至另一電路或是使數(shù)據(jù)由一電路取回的接口電路。舉例而言，數(shù)據(jù)緩沖器可包含輸出緩沖器及輸入緩沖器。輸出緩沖器可包含輸出電路而輸入緩沖器可包含輸入電路。例如，在一項較佳實施例中，數(shù)據(jù)緩沖器包含圖2內(nèi)存200的起始于OUTBUFO236且結(jié)束于OUTBUFM238的一系列輸出緩沖器。
最好，叢發(fā)模式結(jié)構(gòu)還包括時鐘計數(shù)器電路。該時鐘計數(shù)器電路是連接至控制電路并藉由計算時序信號的初始脈沖數(shù)來量測起始的時間周期。
最好，叢發(fā)模式裝置還包括地址緩沖器電路。該地址緩沖器電路是連接并響應(yīng)至控制電路。該地址緩沖電路遞增對應(yīng)于第一數(shù)據(jù)字符及第二數(shù)據(jù)字符的起始地址以產(chǎn)生起始地址的后繼地址。最好，第一電路跟隨起始存取而使用后繼地址來存取多個數(shù)據(jù)字符。
此外，本發(fā)明的較佳實施例提供叢發(fā)模式裝置以提供叢發(fā)模式存取內(nèi)存中的多個數(shù)據(jù)字符。該叢發(fā)模式裝置包含控制電路、第一序列感測放大器、第二序列感測放大器、地址緩沖器電路與閂鎖電路。第一序列感測放大器是連接至控制電路并存取多個數(shù)據(jù)字符的第一序列的數(shù)據(jù)字符。第一序列數(shù)據(jù)字符藉由第一序列感測放大器一次存取一個數(shù)據(jù)字符，該放大器是由第一個數(shù)據(jù)字符開始存取，接著以第三個數(shù)據(jù)字符做第二次存取，之后則是存取對應(yīng)至控制電路的多個數(shù)據(jù)字符的第一序列的數(shù)據(jù)字符。第二序列感測放大器是連接至控制電路并存取多個數(shù)據(jù)字符的第二序列的數(shù)據(jù)字符。第二序列數(shù)據(jù)字符藉由第二序列感測放大器一次存取的一個數(shù)據(jù)字符，該放大器是由第二個數(shù)據(jù)字符開始存取，接著以第四個數(shù)據(jù)字符做第二次存取，之后則是存取對應(yīng)至控制電路的多個數(shù)據(jù)字符的第二序列的數(shù)據(jù)字符。
該地址緩沖器電路是連接并響應(yīng)至控制電路。該地址緩沖電路遞增對應(yīng)至第一數(shù)據(jù)字符與第二數(shù)據(jù)字符的起始地址以產(chǎn)生起始地址的后繼的地址。第一序列感測放大器與第二序列感測放大器是使用后繼地址以存取多個數(shù)據(jù)字符。
該閂鎖電路是連接至控制電路并且藉由控制電路選擇性連接至第一序列感測放大器與第二序列感測放大器。閂鎖電路儲存第一序列的數(shù)據(jù)字符與第二序列的數(shù)據(jù)字符。控制電路將第一序列數(shù)據(jù)字符與第二序列的數(shù)據(jù)字符分別由第一序列感測放大器與第二序列感測放大器引導(dǎo)傳送至閂鎖電路。當(dāng)完成由閂鎖電路起始存取的第一數(shù)據(jù)字符與第二數(shù)據(jù)字符的傳送時，該控制電路則以響應(yīng)方式觸發(fā)第三數(shù)據(jù)字符與第四數(shù)據(jù)字符的第二存取。
于此所使用的術(shù)語閂鎖電路是廣泛地表示一個或一個以上包含一個或一個以上的閂鎖器的電路。舉例而言，在一項較佳實施例中，該閂鎖電路包含圖2內(nèi)存的起始于LATCHLO224與LATCHHO226且結(jié)束于LATCHLM228與LATCHHM230的序列閂鎖器。
于此所使用的術(shù)語閂鎖器是表示暫時數(shù)據(jù)儲存組件。例如，暫時儲存組件可以由一對反相器(如此處所描述及說明)，或者由正反器，諸如D型正反器來實現(xiàn)。
最好，叢發(fā)模式裝置還包括有效地址緩沖器。該有效地址緩沖器具有輸入端且連接至地址緩沖器電路。該有效地址緩沖器開始響應(yīng)起始地址的叢發(fā)模式裝置的起始狀態(tài)。
最好，叢發(fā)模式裝置還包括切換電路以選擇來自閂鎖電路的數(shù)據(jù)字符。最好切換電路依據(jù)是否數(shù)據(jù)字符為第一序列其中之一的數(shù)據(jù)字符或是第二序列其中之一的數(shù)據(jù)字符來做數(shù)據(jù)字符的選擇。最好，切換電路是依據(jù)控制信號的轉(zhuǎn)移來選擇數(shù)據(jù)字符。最好，控制信號是起始地址的最低有效位。
于此所使用的術(shù)語轉(zhuǎn)換電路廣泛地意指任何切換機(jī)制的變化，該轉(zhuǎn)換機(jī)制是用來將輸出C的數(shù)值切換于輸入A與輸入B的數(shù)值之間。數(shù)據(jù)多任務(wù)器可視為2對1的切換電路。例如，在一項較佳實施例中，該切換電路包含圖2內(nèi)存的起始于MO232且結(jié)束于MM234的序列數(shù)據(jù)多任務(wù)器。
最好，叢發(fā)模式裝置還包括數(shù)據(jù)緩沖器、時鐘緩沖器與時鐘計數(shù)器電路。該數(shù)據(jù)緩沖器具有輸出端且連接至切換電路。該時鐘緩沖器產(chǎn)生具有多個脈沖的時序信號，而連接至?xí)r鐘緩沖器的該時鐘計數(shù)器電路則藉由計數(shù)時序信號的起始脈沖數(shù)目來量測時間的起始周期。數(shù)據(jù)緩沖器最好以時序信號的每個連續(xù)脈沖跟隨初始時間周期在輸出端來產(chǎn)生第二數(shù)據(jù)字符、第三數(shù)據(jù)字符、第四數(shù)據(jù)字符與后繼數(shù)據(jù)字符。后繼數(shù)據(jù)字符是對應(yīng)至多個數(shù)據(jù)字符的第一序列數(shù)據(jù)字符與第二序列數(shù)據(jù)字符。
本較佳實施例更提供一種方法，該方法提供叢發(fā)模式存取于內(nèi)存中的多個數(shù)據(jù)字符。利用計數(shù)時序信號的起始脈沖的數(shù)目來量測起始的時間周期以響應(yīng)初始地址。在起始時間周期內(nèi)，第一數(shù)據(jù)字符與第二數(shù)據(jù)字符是藉由起始地址做存取，接著產(chǎn)生第二信號，起始地址遞增以產(chǎn)生第二地址，而第三數(shù)據(jù)字符與第四數(shù)據(jù)字符則藉由第二地址來做存取以響應(yīng)第二信號。最好，第一數(shù)據(jù)字符與第二數(shù)據(jù)字符是以響應(yīng)第二信號來儲存。隨著起始時間周期，第一數(shù)據(jù)字符產(chǎn)生于內(nèi)存的輸出端以響應(yīng)時序信號的第一脈沖，而第二數(shù)據(jù)字則產(chǎn)生于內(nèi)存的輸出端以響應(yīng)時序信號的第二脈沖。
此外，本發(fā)明的較佳實施例提供一種方法，該方法提供叢發(fā)模式存取內(nèi)存中的多個數(shù)據(jù)字符。最好，該多個數(shù)據(jù)字符是儲存于內(nèi)存的多個核心存儲單元中。起始時間周期是藉由計數(shù)時序信號的起始脈沖數(shù)來量測以響應(yīng)起始地址。在起始時間周期內(nèi)，第一數(shù)據(jù)字符與第二數(shù)據(jù)字符是以起始地址來存取，之后則產(chǎn)生第二信號，起始地址遞增以產(chǎn)生第二地址，第一數(shù)據(jù)字符與第二數(shù)據(jù)字符將進(jìn)行諸存以響應(yīng)第二信號，而第三數(shù)據(jù)字符與第四數(shù)據(jù)字符是以第二地址來做存取以響應(yīng)第二信號。隨起始時間周期，第一數(shù)據(jù)字符產(chǎn)生于內(nèi)存的輸出端以響應(yīng)針對時序信號的第一脈沖，第二數(shù)據(jù)字符產(chǎn)生于內(nèi)存的輸出端以響應(yīng)針對時序信號的第二脈沖，而第三與第四數(shù)據(jù)字符則將進(jìn)行儲存以響應(yīng)時序信號的第二脈沖。以時序信號的連續(xù)脈沖而言，后繼地址是以每兩個時序信號的脈沖來產(chǎn)生，兩個數(shù)據(jù)字符是因應(yīng)每個后繼地址以每兩個脈沖的時序信號來做存取，兩個數(shù)據(jù)字符是以每兩個時序信號的脈沖來儲存，而一個數(shù)據(jù)字符在內(nèi)存的輸出端是以每一個時序信號的脈沖來產(chǎn)生。
應(yīng)該要了解的是于此所列舉的方法的步驟能以任何符合所列舉方式的順序來執(zhí)行。
前文的詳細(xì)說明只描述本發(fā)明可以采用的很多形式的一部分。因此上述的詳細(xì)說明可視為列舉而非在于限定，并且需了解的是應(yīng)該由本發(fā)明的權(quán)利要求，包含所有的等同，來界定本發(fā)明的精神及范圍。因此權(quán)利要求范圍含括所有的變換與修正，該變換及修正皆落在本發(fā)明的精神及范圍內(nèi)。
權(quán)利要求
1.一種用以提供叢發(fā)模式存取在內(nèi)存中的多個數(shù)據(jù)字符的叢發(fā)模式裝置，該裝置包括用以存取多個數(shù)據(jù)字符的第一電路，該電路開始于第一數(shù)據(jù)字符與第二數(shù)據(jù)字符的起始存?。贿B接至該第一電路并產(chǎn)生具有多個脈沖的時序信號的控制電路，并且當(dāng)該第一數(shù)據(jù)字符與該第二數(shù)據(jù)字符的起始存取完成時產(chǎn)生第二信號，其中該第一電路以該多個數(shù)據(jù)字符的后繼存取跟隨著該起始存取以響應(yīng)第二信號與時序信號；以及具有輸出端且藉由該控制電路選擇性連接至該第一電路的數(shù)據(jù)緩沖器，該數(shù)據(jù)緩沖器于輸出端產(chǎn)生該第一數(shù)據(jù)字符并且以每一個跟隨時間起始周期的時序信號的連續(xù)脈沖于輸出端來連續(xù)產(chǎn)生該第二數(shù)據(jù)字符及后繼的數(shù)據(jù)字符，該后繼的數(shù)據(jù)字符對應(yīng)于多個數(shù)據(jù)字符的后繼存取。
2.如權(quán)利要求1所述的叢發(fā)模式裝置，進(jìn)一步包括連接至該控制電路的時鐘計數(shù)器電路，以藉由計數(shù)該時序信號的起始脈沖數(shù)來量測時間的起始周期。
3.如權(quán)利要求1所述的叢發(fā)模式裝置，進(jìn)一步包括連接并響應(yīng)用以遞增對應(yīng)至該第一數(shù)據(jù)字符與該第二數(shù)據(jù)字符的起始地址的控制電路的地址緩沖電路，以產(chǎn)生接續(xù)該起始地址的后繼地址，跟隨著該起始地址，該第一電路使用該后繼地址以存取該多個數(shù)據(jù)字符。
4.如權(quán)利要求1所述的叢發(fā)模式裝置，其中多個數(shù)據(jù)字均儲存于內(nèi)存的多個核心存儲單元中。
5.一種用以提供叢發(fā)模式存取在內(nèi)存中的多個數(shù)據(jù)字符的叢發(fā)模式裝置，該裝置包括控制電路；用以存取多個數(shù)據(jù)字符的第一序列數(shù)據(jù)字符的第一序列感測放大器，該第一序列感測放大器連接至控制電路，其中利用第一序列感測放大器該第一序列數(shù)據(jù)字符每次存取一個數(shù)據(jù)字符，該存取開始于第一數(shù)據(jù)字符的起始存取，接著第三數(shù)據(jù)字符的第二存取，然后為該多個數(shù)據(jù)字符的該第一序列數(shù)據(jù)字符的后繼存取，以響應(yīng)該控制電路；用以存取多個數(shù)據(jù)字符的第二序列數(shù)據(jù)字符的第二序列感測放大器，該第二序列感測放大器連接至控制電路，其中利用第二序列感測放大器該第二序列數(shù)據(jù)字符每次存取一個數(shù)據(jù)字符，該存取開始于第二數(shù)據(jù)字符的起始存取，接著第四個數(shù)據(jù)字符的第二存取，然后為該多個數(shù)據(jù)字符的該第一序列數(shù)據(jù)字符的后繼存取，以響應(yīng)該控制電路；連接并響應(yīng)用以遞增對應(yīng)至該第一數(shù)據(jù)位與該第二數(shù)據(jù)字符的起始地址的控制電路的地址緩沖電路，以產(chǎn)生接續(xù)該起始地址的后繼地址，該第一序列感測放大器及該第二序列感測放大器使用該后繼地址以存取該多個數(shù)據(jù)字符；以及連接至控制電路及藉由該控制電路選擇性連接至該第一序列感測放大器與該第二序列感測放大器的閂鎖電路，以儲存該第一序列數(shù)據(jù)字符及該第二序列數(shù)據(jù)字符，該控制電路分別從該第一序列感測放大器及該第二序列感測放大器引導(dǎo)該第一序列數(shù)據(jù)字符及第二序列數(shù)據(jù)字符的轉(zhuǎn)移至該閂鎖電路；其中當(dāng)分別完成該第一數(shù)據(jù)字符及該第二數(shù)據(jù)字符從該起始存取轉(zhuǎn)移至該閂鎖電路時，該控制電路將觸發(fā)該第三數(shù)據(jù)字符及第四數(shù)據(jù)字符的第二存取。
6.如權(quán)利要求5所述的叢發(fā)模式裝置，進(jìn)一步包括具有輸入端并連接至該地址緩沖電路的有效地址緩沖器以開始該叢發(fā)模式裝置的起始狀態(tài)而響應(yīng)于該起始地址。
7.如權(quán)利要求5所述的叢發(fā)模式裝置，進(jìn)一步包括依據(jù)是否該數(shù)據(jù)字符為第一序列數(shù)據(jù)字符或第二序列數(shù)據(jù)字符的其中之一來選擇來自閂鎖電路的數(shù)據(jù)字符的切換電路。
8.如權(quán)利要求5所述的叢發(fā)模式裝置，進(jìn)一步包括依據(jù)控制信號的轉(zhuǎn)移從該閂鎖電路來選擇數(shù)據(jù)字符的切換電路，其中該控制信號為該起始地址的最低有效位。
9.如權(quán)利要求5所述的叢發(fā)模式裝置，進(jìn)一步包括從該閂鎖電路選擇數(shù)據(jù)字符的切換電路；以及具有輸出端且連接至該切換電路的數(shù)據(jù)緩沖器，該數(shù)據(jù)緩沖器連續(xù)產(chǎn)生第一數(shù)據(jù)字符、第二數(shù)據(jù)字符、第三數(shù)據(jù)字符、第四數(shù)據(jù)字符與位在輸出端的后繼數(shù)據(jù)字符，該后繼數(shù)據(jù)字符均對應(yīng)至該多個數(shù)據(jù)字符的第一序列數(shù)據(jù)字符與第二序列數(shù)據(jù)字符。
10.如權(quán)利要求9所述的叢發(fā)模式裝置，進(jìn)一步包括用以產(chǎn)生具有多個脈沖的時序信號的時鐘緩沖器；以及連接至?xí)r鐘緩沖器的時鐘計數(shù)器電路，藉由計數(shù)該時序信號的起始脈沖數(shù)來量測起始時間周期；該數(shù)據(jù)緩沖器以每一個跟隨起始時間周期的該時序信號的連續(xù)詠沖來連續(xù)產(chǎn)生該第二數(shù)據(jù)字符、該第三數(shù)據(jù)字符、該第四數(shù)據(jù)字符與在輸出端的后繼字符。
11.如權(quán)利要求5所述的叢發(fā)模式裝置，其中該多個數(shù)據(jù)字符均儲存于該內(nèi)存的多個核心存儲單元中。
12.一種于內(nèi)存中用以提供叢發(fā)模式存取多個數(shù)據(jù)字符的方法，該方法包括藉由計數(shù)時序信號的起始脈沖數(shù)來測量起始時間周期以響應(yīng)起始地址，并且在該起始時間周期內(nèi)以該初始地址存取第一數(shù)據(jù)字符及第二數(shù)據(jù)字符；之后產(chǎn)生第二信號；遞增該起始地址以產(chǎn)生第二地址；以該第二地址存取第三數(shù)據(jù)字符與第四數(shù)據(jù)字符以響應(yīng)該第二信號；以及跟隨該起始時間周期在該內(nèi)存的輸出端產(chǎn)生該第一數(shù)據(jù)字符以響應(yīng)該時序信號的第一脈沖；以及在該內(nèi)存的輸出端產(chǎn)生該第二數(shù)據(jù)字符以響應(yīng)該時序信號的第二脈沖。
13.如權(quán)利要求12所述的方法，進(jìn)一步包括于該起始時間周期內(nèi)，儲存該第一數(shù)據(jù)字符與該第二數(shù)據(jù)字符以響應(yīng)該第二信號。
14.如權(quán)利要求12所述的方法，其中該多個數(shù)據(jù)字符均儲存于內(nèi)存的多個核心存儲單元中。
15.一種于內(nèi)存中用以提供叢發(fā)模式存取多個數(shù)據(jù)字符的方法，該方法包括藉由計數(shù)時序信號的起始脈沖數(shù)來量測起始時間周期以響應(yīng)起始地址，并且在該起始時間周期內(nèi)以該起始地址存取第一數(shù)據(jù)字符與第二數(shù)據(jù)字符；之后產(chǎn)生第二信號；遞增該起始地址以產(chǎn)生第二地址；儲存該第一數(shù)據(jù)字符及該第二數(shù)據(jù)字符以響應(yīng)該第二信號；以該第二地址存取第三數(shù)據(jù)字符與第四數(shù)據(jù)字符以響應(yīng)該第二信號；以及，跟隨該起始時間周期在該內(nèi)存的輸出端產(chǎn)生該第一數(shù)據(jù)字符以響應(yīng)該時序信號的第一脈沖；在該內(nèi)存的輸出端產(chǎn)生該第二數(shù)據(jù)字符該時序信號的第二脈沖；儲存該第三數(shù)據(jù)字符與第四數(shù)據(jù)字符以響應(yīng)該時序信號的第二脈沖；以及對于時序信號的連續(xù)脈沖以該時序信號的每兩個脈沖產(chǎn)生后繼地址；對于每一個后繼地址以每兩個該時序信號的脈沖存取兩個數(shù)據(jù)字符；以該時序信號的每兩個脈沖儲存兩個數(shù)據(jù)字符；以及以該時序信號的每一個脈沖于內(nèi)存的輸出端產(chǎn)生一個數(shù)據(jù)字符。
16.如權(quán)利要求15所述的方法，其中該多個數(shù)據(jù)字符均儲存于該內(nèi)存的多個核心存儲單元中。
全文摘要
本發(fā)明說明一種叢發(fā)模式裝置用以提供叢發(fā)模式存取在閃存中的多個數(shù)據(jù)字符。該叢發(fā)模式裝置包含第一電路(216，220)、連接至該第一電路(216，220)的控制電路(210)與藉由控制電路(210)而選擇性連接至該第一電路(216，220)的數(shù)據(jù)緩沖器(236，238)。該第一電路(216，220)存取多個數(shù)據(jù)字符，而開始于第一數(shù)據(jù)字符與第二數(shù)據(jù)字符的起始存取。該控制電路(210)產(chǎn)生含有脈沖及第二信號的時序信號。當(dāng)完成該第一數(shù)據(jù)字符與該第二數(shù)據(jù)字符的起始存取時，則產(chǎn)生第二信號。該第一電路(216，220)隨著該初始存取而進(jìn)行該多個數(shù)據(jù)字符的后繼存取以響應(yīng)該第二信號與該時序信號。數(shù)據(jù)緩沖器具有輸出端并于輸出端產(chǎn)生該第一數(shù)據(jù)字符且于輸出端以每一個依隨起始時間周期的時序信號的連續(xù)脈沖來連續(xù)產(chǎn)生該第二數(shù)據(jù)字符與后繼的數(shù)據(jù)字符。該后繼數(shù)據(jù)字符對應(yīng)至該多個數(shù)據(jù)字符的后繼存取。
文檔編號G11C7/10GK1447972SQ01810500
公開日2003年10月8日 申請日期2001年5月21日 優(yōu)先權(quán)日2000年5月31日
發(fā)明者赤荻隆男, 李·克萊凡地, 凱德拉·紐元 申請人:先進(jìn)微裝置公司, 富士通株式會社