專利名稱：鐵電內(nèi)存中增加讀取信號(hào)的制作方法
發(fā)明范圍本發(fā)明關(guān)于一鐵電內(nèi)存集成電路(ICs)。特別關(guān)于在鐵電內(nèi)存ICs中增加讀取信號(hào)。
背景技術(shù)：
鐵電金屬氧化物陶瓷材料如鉛氧化鋯鈦酸鹽(PZT)曾被調(diào)查以用于鐵電半導(dǎo)體內(nèi)存裝置。其它鐵電材料如鍶鉍鉭(SBT)亦可使用。

圖1顯示傳統(tǒng)鐵電內(nèi)存胞元105，其具有晶體管130及鐵電電容器140。該電容器包含鐵電金屬陶瓷層夾在第一及第二電極141及142之間。該電極系典型貴重金屬構(gòu)成，如鉑。電極142耦合至一板裝線170，電極141耦合至晶體管，其自位線160選擇性耦合或去耦合，視耦合至晶體管閘極之字符線150之狀態(tài)(主動(dòng)或非主動(dòng))而定。復(fù)數(shù)個(gè)胞元由PLs，BLs及WLs互聯(lián)以構(gòu)成一數(shù)組。
鐵電內(nèi)存儲(chǔ)存信息于電容器中作為剩余極化。儲(chǔ)存于內(nèi)存胞元之邏輯值與鐵電電容器之極性有關(guān)。如欲改變電容器之極性，必須跨其電極加一大于切換電壓之電壓(矯頑電壓)。鐵電電容器之一優(yōu)點(diǎn)為其可在電場(chǎng)消除后仍保留其極性狀態(tài)，結(jié)果導(dǎo)致一永久性內(nèi)存胞元。
在預(yù)備狀態(tài)時(shí)，電容器之二電極保持相同電位。為實(shí)施讀取，內(nèi)存胞元之位線預(yù)充電至0V。字符線被激活，將電容器耦合至位線。一脈波提供至位線，導(dǎo)致位線上一讀取信號(hào)。如此脈波改變電容器之極性，一相當(dāng)大電荷流至位線，引起一電壓VHI。另一方面，相當(dāng)小之電荷流至位線以產(chǎn)生VLO，如極性未變。讀取信號(hào)之強(qiáng)度與胞元電容器電容與位線電容之比值有關(guān)。典型上，VLO為0.6V，VHI約為1.2V。導(dǎo)致二位準(zhǔn)間之小電位差。因?yàn)橐桓袦y(cè)放大器需要在二信號(hào)位準(zhǔn)間微分，最理想是在二位準(zhǔn)間之差越大越好以增加感測(cè)窗。增加感測(cè)窗可降低缺點(diǎn)以增加輸出。
傳統(tǒng)上，增加讀取信號(hào)VLO與VHI間之差系經(jīng)增加板線上脈波信號(hào)之強(qiáng)度而達(dá)成。但增加脈波信號(hào)可反面的影響集成電路之可靠性及性能。例如大脈波信號(hào)可降低閘氧化物可靠性，增加功率消耗及降低脈波信號(hào)速度。
自以上討論，理想是增加鐵電內(nèi)存ICs中之感測(cè)窗而不降低可靠性或性能。
發(fā)明概述本發(fā)明關(guān)于以增加鐵電內(nèi)存胞元之?dāng)?shù)組之ICs中高/低讀取信號(hào)之微分以改進(jìn)感測(cè)窗。在一實(shí)施例中，鐵電內(nèi)存胞元安排成折疊之位線結(jié)構(gòu)?；蛘撸搩?nèi)存胞元安排成鏈接結(jié)構(gòu)。一感測(cè)電路耦合至內(nèi)存數(shù)組之位線。一供應(yīng)負(fù)電壓之電壓源耦合至該感測(cè)電路。當(dāng)開始一內(nèi)存存取時(shí)，感測(cè)放大器預(yù)充電位線至負(fù)電壓。以預(yù)充電位線至一負(fù)電壓，有效板線脈波(VPLH)增加至約VPLH+VBLN。此舉導(dǎo)致VHI與VLO間之差，因此，增加感測(cè)窗。
圖式簡(jiǎn)單說明圖1顯示一傳統(tǒng)鐵電內(nèi)存胞元。
圖2-3顯示本發(fā)明不同實(shí)施例之一鐵電內(nèi)存胞元之行。
圖4-5顯示本發(fā)明一實(shí)施例之讀取及寫入存取之時(shí)序圖。
本發(fā)明之詳細(xì)說明本發(fā)明一般關(guān)于增加鐵電內(nèi)存ICs中之讀取信號(hào)。增加讀取信號(hào)可產(chǎn)生邏輯1與邏輯0信號(hào)位準(zhǔn)間之較大差異，該差異可有益的增加感測(cè)窗。
圖2顯示本發(fā)明一實(shí)施例之鐵電內(nèi)存集成電路之一部分200。如圖所示，該部分包括一數(shù)組之位線對(duì)260，其構(gòu)型為折疊位線結(jié)構(gòu)。其它型式位線結(jié)構(gòu)如開路亦可使用。一位線對(duì)包括第一及第二位線260a-b。一數(shù)組包含復(fù)數(shù)個(gè)位線對(duì)，由復(fù)數(shù)個(gè)字符線250交叉。一位線典型稱為位線真。另一稱為位線補(bǔ)充。在一實(shí)施例中，位線被分為第一(左)及第二(右)部分(或段)203及204。內(nèi)存胞元105位于字符線與位線間之交替交叉處。在一位線對(duì)之中，一字符線選擇一記憶胞元。
字符線驅(qū)動(dòng)電路280耦合至字符線，及感測(cè)電路285耦合至該字符線之一端、在一實(shí)施例中，備有第一及第二感測(cè)電路285a-b供數(shù)組之各第一及第二位線部分之用。根據(jù)本發(fā)明一實(shí)施例，一負(fù)電壓源295(VBLN)耦合至感測(cè)電路。該感測(cè)電路包括感測(cè)放大器及預(yù)充電電路。該字符線驅(qū)動(dòng)電路由列譯碼器控制，及感測(cè)電路由行譯碼器控制。一板線驅(qū)動(dòng)電路耦合至各板線。一板線譯碼器可用來控制該板線驅(qū)動(dòng)電路。或者，視該板線之安排方向而定，該列或行譯碼器可用來控制板線驅(qū)動(dòng)電路。
圖3顯示本發(fā)明另一實(shí)施例之一內(nèi)存集成電路之一部分。如圖所示，該部分包括一對(duì)位線(位線BL及位線補(bǔ)充/BL)。每一位線包括第一及第二內(nèi)存胞元組310a-b或310c-d安排成串聯(lián)結(jié)構(gòu)。該內(nèi)存結(jié)構(gòu)曾揭示于”具有7ns之胞元板線驅(qū)動(dòng)之子一40ns鏈接FRAM結(jié)構(gòu)”，刊載于IEEE固態(tài)電路月刊，卷34，11號(hào)，該文以參考方式并入此間。該一組內(nèi)存胞元，每一具有晶體管342并聯(lián)耦合至一電容器，系串聯(lián)耦合。胞元晶體管之閘極耦合至字符線(WL)。一選擇晶體管330用以撰擇性耦合內(nèi)存組之一端至一位線，而另一端則共同耦合至位線及板線(PL或/PL)之另一內(nèi)存組。相同位線之內(nèi)存組之選擇晶體管根據(jù)選擇之字符線由段選擇信號(hào)(BS)控制。PL耦合至BL之內(nèi)存組，而/PL耦合至/BL之內(nèi)存組。
數(shù)個(gè)位線對(duì)經(jīng)字符線交叉以構(gòu)成一內(nèi)存段。該內(nèi)存段被分為第一(左)及第二(右)部分302及303，每一部分包含一位線之鏈接。在內(nèi)存存取期間，僅一部分被存取(左或右)。視何一位線而定，選擇胞元之內(nèi)存鏈接被找到，BS0或BS1被激活。
一字符線驅(qū)動(dòng)電路耦合至字符線，一感測(cè)電路耦合至位線之一端。一感測(cè)電路耦合至位線之一端。感測(cè)電路385包括感測(cè)放大器及預(yù)充電電路。根據(jù)本發(fā)明之一實(shí)施例一負(fù)電壓源395(VBLN)耦合至感測(cè)電路。該字符線驅(qū)動(dòng)電路由列譯碼器控制，該感測(cè)電路由行譯碼器控制。
根據(jù)本發(fā)明，讀取信號(hào)經(jīng)預(yù)充電位線至一負(fù)電壓VBLN而增加。在一實(shí)施例中，VBLN約等于0.5V至-1.0V。較佳者為，VBLN使VLO約等于0V或稍大于0V。由提供一負(fù)電壓VBLN，PL上之脈波有效強(qiáng)度自VPLH增加至VPLH+VBLN而不增加VPLH。此舉導(dǎo)致VHI與VLO間之差之增加，而不反面影響集成電路之可靠性及性能。位線利用位線預(yù)充電電路予以預(yù)充電，例如，該預(yù)充電電路為感測(cè)放大器之一部分并耦合至位線。
圖4顯示本發(fā)明之內(nèi)存集成電路在讀取存取期間之時(shí)序圖。在預(yù)備期間，位線預(yù)充電至0V。當(dāng)內(nèi)存讀取存取在t1開始時(shí)，位線被預(yù)充電至VBLN。在t2時(shí)對(duì)應(yīng)該地址之字符線被激活。一脈波VPLH在t3時(shí)提供至板線上。此脈波跨選擇之內(nèi)存胞元之電容器上建立一電場(chǎng)。視電場(chǎng)是否切換電容器之極性，VHI或VLO在位線上。在t4時(shí)，感測(cè)放大器被激活，如VHI在位線上，因而驅(qū)動(dòng)位線至VBIH，如VLO在位線上則驅(qū)動(dòng)位線至0V。資料在t5時(shí)，自感測(cè)放大器讀取。在寫入資料時(shí)，板線在t6時(shí)被拉至0V。該位線在t7時(shí)被預(yù)充電至0V，及字符線在t8時(shí)被停止激活，完成讀取存取。
圖5顯示本發(fā)明一實(shí)施例之寫入存取時(shí)序圖。寫入存取與讀取存取相同，除在t5時(shí)不讀取資料，感測(cè)放大器鎖存器根據(jù)寫入內(nèi)存胞元之資料被翻轉(zhuǎn)。
本發(fā)明已以各實(shí)施例特別顯示及說明，精于此技藝人士可了解本發(fā)明可作修改及變化而不悖離本發(fā)明之精神與范疇。本發(fā)明之范疇非由以上之說明決定，而由所附權(quán)利要求及其等值之范圍決定。
組件符號(hào)說明1，0 邏輯105 內(nèi)存胞元130，330，342 晶體管 140 電容器141 第一電極142 第二電極150，250 字符線 160 位線170 板裝線 200 內(nèi)存集成電路203，204，260，260a-b位線280 字符線驅(qū)動(dòng)電路 285，285a-b，385 感測(cè)電路295，395 負(fù)電壓源302，303 內(nèi)存310a-d內(nèi)存胞元組
權(quán)利要求
1.一種集成電路(IC)，包含一鐵電內(nèi)存胞元數(shù)組，由位線及字符線互聯(lián)一感測(cè)電路耦合至位線；及一電壓源耦合至感測(cè)電路，該電壓源提供一負(fù)電壓，該感測(cè)電路在準(zhǔn)備內(nèi)存存取時(shí)，預(yù)充電該位線至等于負(fù)電壓之預(yù)充電電壓位準(zhǔn)。
2.如權(quán)利要求第1項(xiàng)之集成電路，其中該鐵電內(nèi)存胞元數(shù)組構(gòu)形為一折疊位線結(jié)構(gòu)。
3.如權(quán)利要求第1項(xiàng)之集成電路，其中該鐵電內(nèi)存胞元數(shù)組構(gòu)形為一串聯(lián)結(jié)構(gòu)。
4.如權(quán)利要求第1項(xiàng)之集成電路，其中一選擇之內(nèi)存胞元使一讀取電壓等于位線上之VLO或VHI，選擇之內(nèi)存胞元耦合至何者，視選擇之內(nèi)存胞元之電容器之極性而定。
5.如權(quán)利要求第4項(xiàng)之集成電路，其中該負(fù)電壓使VLO約等于0V。
6.如權(quán)利要求第4項(xiàng)之集成電路，其中該負(fù)電壓為約等于-0.5V至-1.0V。
7.如權(quán)利要求第6項(xiàng)之集成電路，其中該負(fù)電壓使VLO約等于0V。
8.如權(quán)利要求第4項(xiàng)之集成電路，其中該負(fù)電壓使VLO約等于0V。
9.如權(quán)利要求第2項(xiàng)之集成電路，其中一選擇之內(nèi)存胞元使一讀取電壓等于位線上之VLO或VHI，選擇之內(nèi)存胞元耦合至何者，視選擇之內(nèi)存胞元之電容器極性而定。
10.如權(quán)利要求第9項(xiàng)之集成電路，其中該負(fù)電壓使VLO約等于0V。
11.如權(quán)利要求第9項(xiàng)之集成電路，其中該負(fù)電壓等于-0.5V至-1.0V。
12.如權(quán)利要求第11項(xiàng)之集成電路，其中該負(fù)電壓使VLO約等于0V。
13.如權(quán)利要求第9項(xiàng)之集成電路，其中該負(fù)電壓使VLO約等于0V。
14.如權(quán)利要求第3項(xiàng)之集成電路，其中一選擇之內(nèi)存胞元使一讀取電壓等于位線上之VLO或VHI，選擇之內(nèi)存胞元耦合至何者，視選擇之內(nèi)存胞元之電容器極性而定。
15.如權(quán)利要求第14項(xiàng)之集成電路，其中該負(fù)電壓使VLO約等于0V。
16.如權(quán)利要求第14項(xiàng)之集成電路，其中該負(fù)電壓約等于-0.5V至-1.0V。
17.如權(quán)利要求第16項(xiàng)之集成電路，其中該負(fù)電壓使VLO約等于0V。
18.如權(quán)利要求第14項(xiàng)之集成電路，其中該負(fù)電壓使VLO約等于0V。
19.一種集成電路(IC)，包含一由位線及字符線互聯(lián)之內(nèi)存胞元數(shù)組；一感測(cè)電路耦合至位線；及一電壓源耦合至感測(cè)電路，該電源提供一負(fù)電壓，該感測(cè)電路在內(nèi)存存取準(zhǔn)備中，預(yù)充電位線至等于負(fù)電壓之預(yù)充電電壓位準(zhǔn)。
20.如權(quán)利要求第19項(xiàng)之集成電路，其中一選擇之內(nèi)存胞元使讀取電壓等于位線上之VLO或VHI，選擇之內(nèi)存胞元耦合至何者，視選擇內(nèi)存胞元之電容器中儲(chǔ)存之信息而定。
21.如權(quán)利要求第20項(xiàng)之集成電路，其中該負(fù)電壓等于-0.5V至-1.0V。
22.如權(quán)利要求第20項(xiàng)之集成電路，其中該負(fù)電壓使VLO等于0V。
23.如權(quán)利要求第22項(xiàng)之集成電路，其中該負(fù)電壓約-0.5V至-1.0V。
24.一種集成電路(IC)，包含一由位線及字符線互聯(lián)之鐵電內(nèi)存胞元數(shù)組；一感測(cè)電路耦合至位線；及一電壓源耦合至該感測(cè)電路，該電壓源提供一負(fù)電壓，感測(cè)電路在準(zhǔn)備內(nèi)存存取時(shí)，預(yù)充電位線至等于負(fù)電壓之預(yù)充電電壓位準(zhǔn)。其中一選擇之內(nèi)存胞元使一讀取電壓等于位線上之VLO或VHI，選擇之內(nèi)存胞元耦合至何者，視選擇之內(nèi)存胞元之電容器中儲(chǔ)存之信息而定。
25.如權(quán)利要求第24項(xiàng)之集成電路，其中該負(fù)電壓約等于-0.5V至-1.0V。
26.如權(quán)利要求第24項(xiàng)之集成電路，其中該負(fù)電壓使VLO約等于0V。
27.如權(quán)利要求第24項(xiàng)之集成電路，其中該負(fù)電壓約等于-0.5V至-1.0V。
28.一種操作集成電路(IC)之方法，包含提供一由位線及字符線互聯(lián)之內(nèi)存胞元數(shù)組，其中位線被群組成位線對(duì)，每對(duì)耦合至一感測(cè)放大器電路；一感測(cè)電路耦合至位線；及在準(zhǔn)備一內(nèi)存存取時(shí)，預(yù)充電位線至預(yù)充電電壓位準(zhǔn)，該預(yù)充電電壓位準(zhǔn)等于負(fù)電壓；自一位線對(duì)存取選擇之內(nèi)存胞元，選擇之內(nèi)存胞元使讀取電壓等于位線上之VLO或VHI，選擇之內(nèi)存胞元耦合至何者，視選擇之內(nèi)存胞元儲(chǔ)存之信息而定。
29.如權(quán)利要求第28項(xiàng)之方法，其中之負(fù)電壓約等于-0.5V至-1.0V。
30.如權(quán)利要求第28項(xiàng)之方法，其中該負(fù)電壓使VL0約等于0V。
31.如權(quán)利要求第30項(xiàng)之方法，其中該負(fù)電壓約等于-0.5V至-1.0V。
32.如權(quán)利要求第28項(xiàng)之方法，其中該內(nèi)存包含鐵電內(nèi)存胞元。
33.如權(quán)利要求第32項(xiàng)之方法，其中該負(fù)電壓約等于-0.5V至-1.0V。
34.如權(quán)利要求第32項(xiàng)之方法，其中該負(fù)電壓使VL0約等于0V。
35.如權(quán)利要求第34項(xiàng)之方法，其中該負(fù)電壓約等于-0.5V至-1.0V。
全文摘要
本發(fā)明揭示一種改進(jìn)之鐵電內(nèi)存胞元之感測(cè)。當(dāng)一內(nèi)存胞元之存取激活后，位線被預(yù)充電至一負(fù)電壓，如－0.5至－1.0V。此舉可增加有效板線脈波(V
文檔編號(hào)G11C7/12GK1643611SQ03806556
公開日2005年7月20日 申請(qǐng)日期2003年3月20日 優(yōu)先權(quán)日2002年3月21日
發(fā)明者H·－O·喬基姆, T·羅伊赫 申請(qǐng)人:因芬尼昂技術(shù)股份公司