專利名稱：閃速存儲(chǔ)器流水線突發(fā)讀取操作電路、方法和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及閃速(flash)存儲(chǔ)裝置、用于它們的操作方法、和包括這樣的裝置的系統(tǒng)，更具體地，涉及對于這樣的裝置、方法和系統(tǒng)的流水線突發(fā)(burst)讀取功能。
背景技術(shù)：
閃速存儲(chǔ)器是一種非易失類型的可重寫存儲(chǔ)器，其廣泛應(yīng)用于需要數(shù)據(jù)的非經(jīng)常的寫和/重寫、非易失性存儲(chǔ)、以及相對高速讀取能力的數(shù)字?jǐn)?shù)據(jù)應(yīng)用中。為增加讀取速度能力，一些閃速存儲(chǔ)裝置包括“突發(fā)讀取”或“頁讀取”操作。具有這種能力的閃速存儲(chǔ)裝置通過將存儲(chǔ)器中的“頁”讀入在片(on-chip)緩沖器中來響應(yīng)讀取請求，并且響應(yīng)于一組順序讀取脈沖而從該緩沖器中輸出連續(xù)的數(shù)據(jù)元素。
可以參考圖1和2更好的理解突發(fā)讀取操作。圖1圖示了基本閃速存儲(chǔ)器系統(tǒng)20，其包括存儲(chǔ)控制器100和NAND閃速存儲(chǔ)裝置200。存儲(chǔ)控制器100為存儲(chǔ)裝置200提供控制信號CE#、RE#、WE#、CLE和ALE。存儲(chǔ)控制器100和存儲(chǔ)裝置200還共享如圖1所示的八條信號線I/O0-I/O7一組的雙向輸入/輸出(I/O)總線。存儲(chǔ)裝置200也將R/B#信號驅(qū)動(dòng)至存儲(chǔ)控制器100中。當(dāng)然，雖然其它實(shí)現(xiàn)可以有不同的信號線、總線寬度和/或并入多個(gè)閃速存儲(chǔ)裝置，但是圖1圖解了在閃速存儲(chǔ)系統(tǒng)中所建立的基本概念。存儲(chǔ)控制器100可以是一個(gè)專用電路或被集成到帶有附加功能的較大的電路中，如數(shù)字處理器。
在圖1中示出的控制信號如下進(jìn)行工作，這里的“#”表示所斷言(assert)的信號處于邏輯低。芯片使能信號CE#提供選擇控制其它信號可以被路由至多個(gè)存儲(chǔ)裝置，且將會(huì)響應(yīng)的唯一裝置是存儲(chǔ)控制器100向其斷言CE#的一個(gè)裝置。當(dāng)被斷言時(shí)，讀取使能信號RE#實(shí)際上使得存儲(chǔ)裝置200將讀取數(shù)據(jù)驅(qū)動(dòng)至I/O總線上。寫使能信號WE#使得存儲(chǔ)裝置200鎖存地址、命令，或?qū)懻蜣D(zhuǎn)變的I/O總線的數(shù)據(jù)。命令鎖存使能信號CLE，當(dāng)斷言時(shí)，使得被鎖存在存儲(chǔ)設(shè)備的I/O端口上的數(shù)據(jù)被解釋為一個(gè)命令。同樣的，地址鎖存使能信號ALE在被斷言時(shí)，使得被鎖存在存儲(chǔ)裝置的I/O端口上的數(shù)據(jù)被解釋為地址數(shù)據(jù)。
輸入/輸出信號I/O0-I/O7由存儲(chǔ)控制器100進(jìn)行驅(qū)動(dòng)以將命令、地址，和寫數(shù)據(jù)傳送到存儲(chǔ)裝置200。在讀取操作中，I/O0-I/O7由存儲(chǔ)裝置200驅(qū)動(dòng)，以將讀取數(shù)據(jù)傳送到存儲(chǔ)控制器100。當(dāng)存儲(chǔ)控制器100和閃速存儲(chǔ)裝置200不驅(qū)動(dòng)I/O總線時(shí)，它們中的每個(gè)將它們各自的驅(qū)動(dòng)器置于高阻抗(high-z)狀態(tài)。
最后，閃速存儲(chǔ)裝置200具有將就緒/忙信號R/B#驅(qū)動(dòng)到存儲(chǔ)控制器100的能力。存儲(chǔ)裝置200在進(jìn)行編程、擦除或從存儲(chǔ)器陣列中讀取時(shí)將該信號下拉至低電平。
圖2包括一個(gè)系統(tǒng)20的數(shù)據(jù)讀取操作的數(shù)據(jù)傳輸部分的時(shí)序圖。剛好在圖2描繪的時(shí)間段之前，存儲(chǔ)控制器100命令存儲(chǔ)裝置200為它的存儲(chǔ)器的一個(gè)特定頁面讀取數(shù)據(jù)。當(dāng)從存儲(chǔ)器陣列中訪問該特定頁面時(shí)，閃速存儲(chǔ)裝置200將R/B#下拉至低電平以表示其處于忙碌狀態(tài)。當(dāng)R/B#返回高電平狀態(tài)時(shí)，存儲(chǔ)控制器100被準(zhǔn)許將RE#置于低電平(當(dāng)CE#處于低電平時(shí))，以使得存儲(chǔ)裝置200將第一數(shù)據(jù)元素Dout N驅(qū)動(dòng)到I/O總線上。然后，存儲(chǔ)控制器100在將Dout N鎖存離開I/O總線時(shí)將RE#置于高電平。存儲(chǔ)裝置200繼而將I/O總線恢復(fù)高阻抗?fàn)顟B(tài)，且等待一個(gè)新的讀取周期。
若干個(gè)時(shí)間參數(shù)指示可以發(fā)生多快的突發(fā)的連續(xù)讀取。時(shí)間參數(shù)tREA表示最差情況的讀取使能到存取(read-enable-to-access)的時(shí)間，也就是，在當(dāng)存儲(chǔ)控制器100將RE#置于低電平和當(dāng)存儲(chǔ)裝置200開始將Dout N驅(qū)動(dòng)到I/O總線上之間的延遲。時(shí)間參數(shù)tRC表示最短讀取周期的時(shí)間，也就是突發(fā)的連續(xù)讀取之間的時(shí)間，其可以由設(shè)備來支持。參數(shù)tRC通常具有兩個(gè)如圖所示的子參數(shù)tRP和tREH。時(shí)間參數(shù)tRP表示最小讀取脈沖寬度，也就是在RE#斷言和數(shù)據(jù)鎖存之間的時(shí)間。最后，時(shí)間參數(shù)tREH表示RE#的高電平保持時(shí)間，也就是連續(xù)讀取脈沖之間存儲(chǔ)控制器100必須將RE#保持在高電平的最短時(shí)間。
通常，與由NAND閃速存儲(chǔ)器支持的總線操作速率相比，存儲(chǔ)控制器可以支持一個(gè)更高的總線操作速率，對于低電壓閃速存儲(chǔ)器而言尤其如此。一個(gè)具有減少的讀取周期時(shí)間的NAND閃速存儲(chǔ)器將因而在加速整個(gè)系統(tǒng)性能方面處于優(yōu)勢。在傳統(tǒng)的方法中，脈沖寬度tRP不可以被降低到低于存取時(shí)間tREA，否則存儲(chǔ)控制器將在存儲(chǔ)裝置將所請求的數(shù)據(jù)驅(qū)動(dòng)到存儲(chǔ)控制器之前鎖存錯(cuò)誤的數(shù)據(jù)。


圖1圖示了在現(xiàn)有技術(shù)的系統(tǒng)中和在本發(fā)明的一些實(shí)施例中使用的、包括存儲(chǔ)控制器和NAND閃速存儲(chǔ)器的閃速存儲(chǔ)系統(tǒng)的結(jié)構(gòu)；圖2圖示了現(xiàn)有技術(shù)的閃速存儲(chǔ)器的非流水線突發(fā)讀取操作；圖3圖解了根據(jù)本發(fā)明的一些實(shí)施例的閃速存儲(chǔ)器的流水線突發(fā)讀取操作；圖4包括根據(jù)本發(fā)明的一些實(shí)施例的閃速存儲(chǔ)器的方框圖；圖5包括根據(jù)本發(fā)明的一些實(shí)施例的一個(gè)完整流水線突發(fā)讀取操作的時(shí)序圖；圖6圖示了圖4的控制電路的一個(gè)實(shí)施例的細(xì)節(jié)；圖7示出了圖6的nRE緩沖器的一個(gè)實(shí)施例；圖8示出了圖6的判斷電路的一個(gè)實(shí)施例；圖9包括圖6的多路復(fù)用器的一個(gè)實(shí)施例的電路圖；圖10以方框圖的形式示出了根據(jù)本發(fā)明的一些實(shí)施例的、用于設(shè)定突發(fā)讀取操作模式的電路圖；圖11表示圖6的Dout控制電路的一個(gè)實(shí)施例；圖12包括圖4的輸出驅(qū)動(dòng)器的一比特路線的示例性電路圖；圖13包括圖6的Dout控制電路的一個(gè)可選實(shí)施例的電路圖。
具體實(shí)施例方式
本發(fā)明包括實(shí)現(xiàn)被稱為流水線突發(fā)讀取的閃速存儲(chǔ)裝置、方法和系統(tǒng)的實(shí)施例。在流水線突發(fā)讀取中，存儲(chǔ)控制器需要兩個(gè)讀取使能斷言來讀取存儲(chǔ)單元。第一斷言使得閃速存儲(chǔ)器將請求的數(shù)據(jù)字(這里根據(jù)總線寬度來定義一個(gè)字)驅(qū)動(dòng)到數(shù)據(jù)總線上。然而，該存儲(chǔ)控制器不鎖存請求的數(shù)據(jù)字直到它又一次斷言讀取使能。當(dāng)閃速存儲(chǔ)器接收到第二讀取使能時(shí)，準(zhǔn)許開始將下一個(gè)請求的數(shù)據(jù)字驅(qū)動(dòng)到數(shù)據(jù)總線上。因此，與在圖2中要求的半個(gè)讀取周期(tRP)相反，在請求數(shù)據(jù)字和預(yù)期數(shù)據(jù)字有效的時(shí)間之間允許一個(gè)完整的讀取周期。這樣對于同樣的總線驅(qū)動(dòng)器特征，在流水線突發(fā)讀取中對于讀取使能到存取時(shí)間(tREA)的要求不及在非流水線突發(fā)讀取中苛刻，允許存儲(chǔ)裝置支持?jǐn)?shù)倍于非流水線突發(fā)讀取速率的突發(fā)速率。作為另一個(gè)優(yōu)點(diǎn)，如存儲(chǔ)控制器所指示的，使用同樣的信號線，一些實(shí)施例可以同時(shí)支持非流水線和流水線讀取操作。
圖3圖示了如在本發(fā)明的一些實(shí)施例中實(shí)現(xiàn)的基本流水線突發(fā)讀取。與圖2中相同，在完成從存儲(chǔ)器陣列的頁讀取時(shí)，該存儲(chǔ)裝置允許R/W#恢復(fù)到高態(tài)。該存儲(chǔ)控制器繼而被允許將RE#驅(qū)動(dòng)至低電平，使得存儲(chǔ)裝置在tREA存取時(shí)間之后將Dout N驅(qū)動(dòng)到I/O總線上。然而，與圖2中不同，存儲(chǔ)控制器在讀取脈沖tRP時(shí)間之后(當(dāng)RE#被送至高電平)不期望Dout N有效。取而代之的是，當(dāng)又一次斷言RE#時(shí)，也即是在RE#的第一斷言之后的tRC，存儲(chǔ)控制器將Dout N鎖存。
當(dāng)閃速存儲(chǔ)裝置接收RE#的第二斷言時(shí)，它開始第二存取周期，這次是對于Dout N+1。在期望的流水線操作模式中，存儲(chǔ)裝置輸出驅(qū)動(dòng)器在突發(fā)操作中從不進(jìn)入高阻抗?fàn)顟B(tài)，而是基于連續(xù)的RE#斷言，直接從一個(gè)數(shù)據(jù)字轉(zhuǎn)變到另一個(gè)數(shù)據(jù)字。這樣，Dout N+1不被鎖存到存儲(chǔ)控制器上，直到RE#的第三斷言。該模式持續(xù)每一個(gè)連續(xù)的數(shù)據(jù)字讀取。
當(dāng)存儲(chǔ)裝置驅(qū)動(dòng)每個(gè)數(shù)據(jù)字直到接收到一個(gè)隨后的RE#脈沖時(shí)，通常需要一些準(zhǔn)備來結(jié)束突發(fā)操作。在一些實(shí)施例中，如果超過特定的最大RE#高電平保持時(shí)間tREHS，則通過將存儲(chǔ)裝置輸出驅(qū)動(dòng)器恢復(fù)到高阻抗?fàn)顟B(tài)來處理該情況。換句話說，在圖3中，如果RE#已經(jīng)恢復(fù)至高電平超過tREHS秒，則Dout M不保證是有效的。存儲(chǔ)控制器可以通過以下任何一種方式處理這種情況a)在從最后的RE#斷言開始tRC秒后，但在最后的RE#去斷言(deassertion)之后tREHS之前，保證它鎖存Dout M，且不發(fā)送附加的RE#脈沖；或者b)發(fā)出一個(gè)附加的RE#脈沖以鎖存Dout M，且繼而忽略由于附加的RE#脈沖而將被置于數(shù)據(jù)總線上的Dout M+1。
完成了對流水線突發(fā)讀取操作的前面的介紹之后，現(xiàn)在可以對用于流水線突發(fā)讀取的特定電路實(shí)施例進(jìn)行描述。圖4示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的閃速存儲(chǔ)裝置200-1。閃速存儲(chǔ)裝置200-1包括閃速存儲(chǔ)器陣列210、地址緩沖器和鎖存器220、列解碼器230、行解碼器240、數(shù)據(jù)寄存器和讀出放大器250、I/O緩沖器和鎖存器260、全局緩沖器280、控制電路300以及輸出驅(qū)動(dòng)器400。
閃速存儲(chǔ)裝置200-1的許多塊以和它們在現(xiàn)有技術(shù)的裝置中相似的工作方式進(jìn)行工作。然而，控制電路300和輸出驅(qū)動(dòng)器400的操作被修改為提供一個(gè)流水線突發(fā)讀取操作。在一些實(shí)施例中，其它塊也被修改為提供流水線突發(fā)讀取操作特性。下面將具體說明被本發(fā)明的各個(gè)實(shí)施例影響的特定的塊，同時(shí)說明也對作為完整理解本發(fā)明所必須的不受影響的塊進(jìn)行說明。希望本領(lǐng)域的技術(shù)人員熟悉例如閃速存儲(chǔ)單元、塊、列和行解碼器、讀出放大器等的一般操作，并且對于這些元件的具體操作的理解不是本發(fā)明的關(guān)鍵。
現(xiàn)在將參考圖5的時(shí)序圖來說明對于閃速存儲(chǔ)裝置200-1的流水線突發(fā)讀取操作。
當(dāng)CE#為低電平時(shí)，控制電路300在從低到高的WE#轉(zhuǎn)變上將在I/O端口存在的值鎖存到全局緩沖器280中。這樣，在寫脈沖1的后沿，值00h(這里h表示十六進(jìn)制概念)被鎖存到全局緩沖器280中。而且，因?yàn)楫?dāng)該數(shù)據(jù)被鎖存時(shí)CLE被斷言處于高電平，該數(shù)據(jù)被解釋為命令并從全局緩沖器280被傳送到命令寄存器290中。
在寫脈沖2、3、4、5和6的后沿，CE#處于低電平而ALE處于高電平，這指示在I/O總線上傳送的數(shù)據(jù)是地址數(shù)據(jù)。根據(jù)該示例性裝置的地址慣例，對于寫脈沖2和3分別接收兩個(gè)周期的列地址描述符CA1和CA2，以及對于寫脈沖4、5和6分別接收三個(gè)周期的行地址描述符RA1、RA2和RA3?；诒粩嘌詾楦唠娖降腁LE，這些描述符被恰當(dāng)?shù)亟忉尀榈刂访枋龇⒈粡娜志彌_器280傳送到地址緩沖器和鎖存器220?；贗/O總線寬度、存儲(chǔ)器陣列行、列、和頁面尺寸等，這些地址格式慣例可以隨裝置的不同而互不相同。
一旦地址描述符已經(jīng)被載入到地址緩沖器和鎖存器220中，就可以執(zhí)行數(shù)據(jù)操作。在圖5中，寫使能脈沖7用來和CLE的第二斷言共同將讀取命令30h傳送到命令寄存器290中。響應(yīng)該讀取命令，存儲(chǔ)裝置200-1將R/B#下拉到低電平以表示它是忙碌的，并繼而使用提供的行地址RA和列地址CA啟動(dòng)從閃速存儲(chǔ)器陣列210中的頁讀取。將所請求的頁傳送到I/O緩沖器和鎖存器260，且將I/O緩沖器和鎖存器260中的字指針設(shè)置為指向第一請求地址。此時(shí)，所請求的數(shù)據(jù)被準(zhǔn)備好傳送到存儲(chǔ)控制器中。因而，R/B#被允許恢復(fù)至高值。
在存儲(chǔ)控制器檢測到R/B#處于高電平之后的某一時(shí)間，它用第n個(gè)讀取使能脈沖來脈沖控制(pulse)RE#，而保持CE#低電平?？刂齐娐?00將讀取使能脈沖n的下降沿解釋為將在I/O緩沖器和鎖存器260中的當(dāng)前指示的數(shù)據(jù)字(Dout N，出現(xiàn)在內(nèi)部數(shù)據(jù)輸出總線)驅(qū)動(dòng)到I/O總線上的請求?？刂齐娐吠ㄟ^向輸出驅(qū)動(dòng)器400斷言流水線輸出使能信號POE而進(jìn)行響應(yīng)。輸出驅(qū)動(dòng)器400通過將Dout N值從數(shù)據(jù)輸出總線上驅(qū)動(dòng)到I/O總線上而進(jìn)行響應(yīng)，并且在RE#的斷言n之后tREA秒出現(xiàn)數(shù)據(jù)出現(xiàn)。在該實(shí)例中，tREA被顯示為比tRP大，但是這不是嚴(yán)格必要的，因?yàn)樵赗E#的斷言n之后的至少tRC秒內(nèi)不會(huì)讀取數(shù)據(jù)。然而參數(shù)tREA必須比tRC小以確保合適的操作。
在脈沖控制RE#低電平至少tRP秒，且繼而保持RE#高電平至少tREH秒之后，只要從讀取使能脈沖n的下降沿開始過去了至少tRC秒，存儲(chǔ)控制器可以再次驅(qū)動(dòng)RE#到低電平。存儲(chǔ)控制器初始化讀取使能脈沖n+1，同時(shí)從I/O總線上鎖存數(shù)據(jù)Dout N。
控制電路300檢測讀取使能脈沖n+1的下降沿，并發(fā)送信號通知I/O緩沖器和鎖存器260以將它的內(nèi)部指針增大到Dout N+1和將Dout N+1置于數(shù)據(jù)輸出總線上。內(nèi)部流水線輸出使能信號在該操作期間持續(xù)被斷言，以便于輸出驅(qū)動(dòng)器400在不曾進(jìn)入過高阻抗?fàn)顟B(tài)就轉(zhuǎn)變至驅(qū)動(dòng)Dout N+1。
假定讀取使能脈沖n+1已經(jīng)符合上面對于有效讀取使能脈沖n而描述的條件，存儲(chǔ)控制器可以將新的讀取使能脈沖n+2驅(qū)動(dòng)到存儲(chǔ)設(shè)備上。存儲(chǔ)控制器可以在啟動(dòng)讀取使能脈沖n+2期間從I/O總線上鎖存數(shù)據(jù)Dout N+1。
流水線突發(fā)讀取操作可以以這種方式繼續(xù)直到存儲(chǔ)控制器已經(jīng)接收到它需要的最后的數(shù)據(jù)值(Dout M或Dout M+1中的一個(gè))。后續(xù)的描述圖解說明了用于結(jié)束流水線突發(fā)讀取操作的至少一種方法。
幾乎在與第m+1個(gè)讀取使能脈沖的下降沿的同時(shí)，存儲(chǔ)控制器從I/O總線鎖存Dout M。存儲(chǔ)裝置將第m+1個(gè)讀取使能脈沖解釋為一個(gè)使其將DoutM+1驅(qū)動(dòng)到I/O總線上的請求。這樣，存儲(chǔ)裝置將Dout M+1驅(qū)動(dòng)到I/O總線上并等待即將到來的第m+2個(gè)讀取使能脈沖。
存儲(chǔ)控制器可以選擇忽略Dout M+1，或者如果能夠不開始第m+2個(gè)讀取使能脈沖而在數(shù)據(jù)有效周期期間做到的話，鎖存Dout M+1。同時(shí)，控制電路300已經(jīng)檢測第m+1個(gè)讀取使能脈沖的上升沿，并標(biāo)記時(shí)間的經(jīng)過。一旦時(shí)間周期tREHS過去了而沒有檢測到第m+2個(gè)讀取使能脈沖的下降沿，控制電路300就去斷言POE，這促使輸出驅(qū)動(dòng)器400輸入高阻抗。存儲(chǔ)控制器僅需要將RE#保持高電平tREHS秒以確保存儲(chǔ)裝置已經(jīng)釋放了I/O總線，然后存儲(chǔ)控制器可以開始新的命令。
圖6圖解了控制電路300中的部分電路，其在本發(fā)明的一些實(shí)施例中被用于產(chǎn)生POE輸出使能信號到輸出驅(qū)動(dòng)器400。為此，控制電路300包括nRE緩沖器310，以基于CE#和RE#產(chǎn)生一內(nèi)部讀取使能信號IRE；判斷電路320，其接收IRE作為輸入；2:1多路復(fù)用器330，其基于多路復(fù)用選擇信號EDO_EN選擇IRE和判斷電路320的輸出中的一個(gè)；以及Dout(數(shù)據(jù)輸出)控制電路340，其基于，或者部分基于多路復(fù)用器330的輸出來創(chuàng)建輸出使能信號POE。將依次說明這些方框的每一個(gè)的功能。
圖7示出了nRE緩沖器310的一個(gè)實(shí)施例，包括雙輸入NOR門G1和反相器I1。分別將外部信號CE#和RE#耦合到NOR門G1的雙輸入上。NOR門G1的輸出被提供給反相器I1的輸入，且反相器I1的輸出被提供作為內(nèi)部讀取使能信號IRE。
在操作中，無論何時(shí)CE#和RE#兩者被斷言為低電平，則IRE被斷言為低電平。假定CE#在一段RE#脈沖的持續(xù)期間由存儲(chǔ)控制器保持為低電平，則IRE將反映(mirror)RE#。
圖8示出了判斷電路320的一個(gè)實(shí)施例，包括延遲元件322以及雙輸入NAND門G2。內(nèi)部讀取使能信號IRE被提供作為延遲元件322的一個(gè)輸入以及NAND門G2的一個(gè)輸入。顯示為信號“B”的延遲元件322的輸出被提供作為NAND門G2的第二個(gè)輸入。NAND門G2產(chǎn)生信號DOUT_FLAG。
在操作中，只要IRE和B中的至少一個(gè)處于低電平，DOUT_FLAG保持?jǐn)嘌缘母唠娖健＜僭O(shè)IRE保持高電平時(shí)間已經(jīng)比延遲周期要長，則該電路通過驅(qū)動(dòng)DOUT_FLAG處于高電平而響應(yīng)降低的IRE。假設(shè)元件322的延遲比在IRE上的低電平脈沖要短，則在IRE返回至高電平之前，信號B將降到低電平，這樣保持DOUT_FLAG處于高電平。如果在信號B跟隨IRE到高電平之前IRE重新產(chǎn)生低電平脈沖，則DOUT_FLAG保持高電平。在這些條件下，只要IRE繼續(xù)切換(toggle)，DOUT_FLAG將無限期地處于高電平，且如果信號IRE恢復(fù)高電平并處于高電平的時(shí)間長于元件322的延遲周期，則將僅僅返回到低值。
判斷電路322的其他實(shí)施例是可能的。就功能而言，判斷電路應(yīng)當(dāng)在接收第一讀取使能脈沖時(shí)使能數(shù)據(jù)輸出，并且只要讀取使能信號在周期tREHS內(nèi)繼續(xù)切換至少一次，就繼續(xù)使能數(shù)據(jù)輸出。當(dāng)觀察到一個(gè)完整的周期tREHS而沒有出現(xiàn)新的讀取使能信號時(shí)，判斷電路將其狀態(tài)改變到低電平。周期tREHS的長度是一個(gè)設(shè)定參數(shù)，其可以被設(shè)置為在期望的讀取循環(huán)次數(shù)的范圍內(nèi)提供正確的操作。
圖9圖解說明了多路復(fù)用器330的一個(gè)實(shí)施例，包括反相器I2和I3以及傳輸門TG1和TG2。I2使輸入信號IRE反相，并提供反相的信號至傳輸門TG1的輸入。將輸入信號DOUT_FLAG提供給傳輸門TG2的輸入。傳輸門TG1和TG2的輸出在輸出A處結(jié)合在一起。
I3對控制信號EDO_EN進(jìn)行反向。EDO_EN和反相器I3的輸出被提供給TG1的控制門，以便當(dāng)EDO_EN處于低電平時(shí)，TG1將它的輸入傳送給輸出A。EDO_EN和反相器I3的輸出以互補(bǔ)的方式提供給TG2的控制門，以便當(dāng)EDO_EN處于高電平時(shí)，TG2將它的輸入傳送給輸出A。因而，EDO_EN選擇IRE(反相的)或DOUT_FLAG中任何一個(gè)作為輸出A。
EDO_EN可以被方便地使用以在兩個(gè)突發(fā)讀取操作模式之間切換。當(dāng)EDO_EN處于低電平時(shí)，執(zhí)行類似于現(xiàn)有技術(shù)的突發(fā)讀取操作。當(dāng)EDO_EN處于高電平時(shí)，執(zhí)行流水線突發(fā)讀取操作。
若干方法可以被用于控制EDO_EN。在一種簡單的方式中，專用外部存儲(chǔ)裝置管腳可以被連接到VCC或者VSS上，或者被連接到可切換的輸入上。然而，最好是EDO_EN可以被存儲(chǔ)控制器使用現(xiàn)有的信號線進(jìn)行控制。在一種方式中，如圖10所示，命令寄存器290包含命令解碼器292、EDO_EN模式寄存器294、加電檢測器296。加電檢測器在加電期間產(chǎn)生一個(gè)POR信號。POR信號將EDO_EN模式寄存器294設(shè)置為邏輯低狀態(tài)(或者，如果在特殊應(yīng)用中希望的話，邏輯高狀態(tài))，以便該裝置處于斷言的突發(fā)讀取狀態(tài)。其后，如果命令解碼器292接收指示存儲(chǔ)控制器希望使用第一突發(fā)讀取操作類型的命令信號CMD，則命令解碼器292將EDO_EN模式寄存器294設(shè)置為邏輯低狀態(tài)。而且，如果命令解碼器292接收指示存儲(chǔ)控制器希望使用第二突發(fā)讀取操作類型的命令信號CMD，命令解碼器292將EDO_EN模式寄存器294設(shè)置為邏輯高狀態(tài)。該命令信號CMD可以是專用的模式設(shè)置命令?？蛇x擇地，有兩種不同的讀取命令類型可以使用；當(dāng)存儲(chǔ)控制器發(fā)出第一讀取命令類型時(shí)，EDO_EN模式寄存器被設(shè)置為邏輯低狀態(tài)，且當(dāng)存儲(chǔ)控制器發(fā)出第二讀取命令類型時(shí)，EDO_EN模式寄存器294被設(shè)置為邏輯高狀態(tài)。
圖11圖解說明了圖6所示的Dout控制電路340的一個(gè)實(shí)施例。在該簡單的實(shí)施例中，Dout控制電路340由兩個(gè)串行反相器I4和I5組成，其僅僅緩沖來自多路復(fù)用器330的輸出A，以提供輸出使能信號POE。這樣，當(dāng)多路復(fù)用器330選擇反相的IRE時(shí)，當(dāng)CE#和RE#均處于低電平時(shí)，輸出使能POE處于高電平，否則為低電平。根據(jù)圖2，輸出驅(qū)動(dòng)器被控制為當(dāng)RE#處于低電平(且選擇該芯片)時(shí)，具有DATA狀態(tài)，否則具有高阻抗?fàn)顟B(tài)。在多路復(fù)用器330選擇DOUT_FLAG時(shí)，當(dāng)CE#和RE#兩者均處于高電平，輸出使能POE轉(zhuǎn)變到高電平，并將輸出驅(qū)動(dòng)器置于DATA狀態(tài)。只要RE#在時(shí)間tREHS中切換，POE就保持高電平狀態(tài)。POE在RE#的最后的正轉(zhuǎn)變之后，繼續(xù)保持高電平狀態(tài)tREHS秒，并繼而恢復(fù)到低電平狀態(tài)(將輸出驅(qū)動(dòng)器置于高阻抗?fàn)顟B(tài))。
圖12圖示了輸出驅(qū)動(dòng)器400的一個(gè)比特路線i的一種可能的實(shí)現(xiàn)，其它比特的路線以相似的方式實(shí)現(xiàn)。比特路線i輸出驅(qū)動(dòng)器包括雙輸入NAND門G3、反相器I6、雙輸入NOR門G4、p溝道驅(qū)動(dòng)晶體管M2以及n溝道驅(qū)動(dòng)晶體管M3。來自I/O緩沖器和鎖存器260的數(shù)據(jù)輸出比特路線值Douti被提供給門G3和G4的一個(gè)輸入。來自控制電路300的輸出使能POE被提供給NAND門G3的另一輸入，且被提供給反相器I6的輸入。反相器I6的輸出被提供作為NOR門G4的第二輸入。
NAND門G3的輸出驅(qū)動(dòng)p溝道驅(qū)動(dòng)晶體管M2的柵極，且NOR門G4的輸出驅(qū)動(dòng)n溝道驅(qū)動(dòng)晶體管M3的柵極。p溝道驅(qū)動(dòng)晶體管M2使得它的源極連接到VCC，且它的漏極連接到輸入/輸出總線I/Oi上。n溝道驅(qū)動(dòng)晶體管M3使得它的源極連接到VSS，且它的漏極連接到輸入/輸出總線I/Oi上。從而，當(dāng)M2導(dǎo)通時(shí)，I/Oi被拉至高電平，當(dāng)M3導(dǎo)通時(shí)，I/O被拉至低電平，且當(dāng)M2和M3均截止時(shí)輸出驅(qū)動(dòng)器處于高阻抗?fàn)顟B(tài)。
輸出驅(qū)動(dòng)器電路如下操作。當(dāng)POE處于低電平時(shí)，無論Douti的狀態(tài)如何，NAND門G3均有一個(gè)高電平的輸出，這樣p溝道驅(qū)動(dòng)晶體管M2截止。同樣，當(dāng)POE處于低電平時(shí)，無論Douti的狀態(tài)如何，NOR門G4均有一個(gè)低電平的輸出，且這樣n溝道驅(qū)動(dòng)晶體管M3同樣截止，并且輸出驅(qū)動(dòng)器處于高阻抗?fàn)顟B(tài)。
當(dāng)POE處于高電平時(shí)，驅(qū)動(dòng)器輸出由Douti確定。這樣當(dāng)Douti也處于高電平時(shí)，NAND門G3產(chǎn)生一個(gè)低電平輸出，使得驅(qū)動(dòng)晶體管M2將I/Oi拉至高電平。當(dāng)Douti處于低電平時(shí)，NOR門G4產(chǎn)生一個(gè)高電平輸出，使得驅(qū)動(dòng)晶體管M3將I/Oi拉至低電平。如同POE可以根據(jù)流水線或非流水線突發(fā)模式中的任何一個(gè)而被控制，輸出驅(qū)動(dòng)器400也可以支持兩種模式。
許多上述的功能塊可以結(jié)合其它功能。例如，除了多路復(fù)用器330的輸出A，圖6中所示的Dout控制340可以使用其它的狀態(tài)信息來控制POE。圖13圖解了這樣的一個(gè)實(shí)施例，其包括三輸入OR門G5、三輸入NOR門G6、兩個(gè)雙輸入NAND門G7和G8、以及兩個(gè)反相器I7和I8。
在圖13中，POE被禁止直到輸出數(shù)據(jù)就緒。在一個(gè)從閃速存儲(chǔ)器陣列210的普通讀取中，讀取控制電路450通過斷言信號SENSE_END來指示數(shù)據(jù)是可用的。而且，存儲(chǔ)控制器可以發(fā)出70h命令以請求狀態(tài)信息，例如使得最新的程序或擦除功能正常完成。由于并非必須從存儲(chǔ)器陣列中讀取這一數(shù)據(jù)，命令寄存器290可以斷言一70h標(biāo)志以指示已經(jīng)準(zhǔn)備好將狀態(tài)信息驅(qū)動(dòng)至I/O總線。存儲(chǔ)控制器也可以發(fā)出90h命以請求諸如制造商代碼、裝置代碼、芯片編號、單元類型、頁面大小和備件大小以及數(shù)據(jù)組成等裝置ID信息。由于該數(shù)據(jù)并不一定要從存儲(chǔ)器陣列中讀取，命令寄存器290可以斷言一90h標(biāo)志以指示已經(jīng)準(zhǔn)備好將狀態(tài)信息驅(qū)動(dòng)至I/O總線。
OR門G5對70h標(biāo)志、90h標(biāo)志，及SENSE_END信號進(jìn)行或運(yùn)算。具有串聯(lián)的反相器I8的NAND門G8對OR門G5的輸出和有可能是POE信號的信號進(jìn)行與運(yùn)算，以產(chǎn)生除非70h標(biāo)志、90h標(biāo)志及SENSE_END信號之一被斷言否則不能被斷言的POE信號。因而，如果存儲(chǔ)控制器在數(shù)據(jù)沒有準(zhǔn)備好被傳輸?shù)臅r(shí)候請求讀取操作，那么輸出驅(qū)動(dòng)器就保持在高阻抗?fàn)顟B(tài)上。
圖13的Dout控制340也包括當(dāng)存儲(chǔ)控制器嘗試將數(shù)據(jù)驅(qū)動(dòng)至I/O總線上時(shí)禁止POE的電路。NOR門G6對內(nèi)部地址鎖存使能信號IALE、內(nèi)部命令鎖存使能信號ICLE、以及內(nèi)部寫使能信號IWE進(jìn)行或運(yùn)算，并將其輸出提供給具有串聯(lián)的反相器I7的NAND門G7的一個(gè)輸入。多路復(fù)用器330輸出信號A被提供給NAND門G7的另一個(gè)輸入。因而，當(dāng)存儲(chǔ)控制器嘗試將數(shù)據(jù)驅(qū)動(dòng)至I/O總線時(shí)POE是禁止的。
上面的實(shí)施例僅僅是范例性的。這里沒有描述的其它閃速存儲(chǔ)器的特征也可以被結(jié)合到上述實(shí)施例中。不是所有的上面示出的特征都需要存在于每個(gè)實(shí)施例中。例如，當(dāng)閃速存儲(chǔ)裝置不需要支持非流水線突發(fā)讀取操作時(shí)，多路復(fù)用器330和與之相關(guān)的電路在是不需要的。所示電路功能的特定劃分也是一種方法的示意，而其它結(jié)構(gòu)安排也是可能的。
對于這里所描述的范例組件存在許多可選的實(shí)現(xiàn)。這樣的局部調(diào)整和實(shí)現(xiàn)細(xì)節(jié)是包含在本發(fā)明的實(shí)施例中，并且通常落在權(quán)利要求的范圍內(nèi)。
前述的實(shí)施例是示例性的。雖然說明書可能在一些地方提及“一”、“一個(gè)”、“另一個(gè)”或者“一些”實(shí)施例，但這不一定意味著每個(gè)這樣的引用是對于同樣的實(shí)施例，或者特征僅應(yīng)用到單個(gè)實(shí)施例中。
權(quán)利要求
1.一種閃速存儲(chǔ)裝置，包括輸出緩沖器，響應(yīng)讀取使能信號的斷言而提供數(shù)據(jù)輸出信號；判斷電路，響應(yīng)讀取使能信號的斷言而斷言輸出標(biāo)志信號，該判斷電路在讀取使能信號保持去斷言至少一段保持時(shí)間時(shí)，去斷言輸出標(biāo)志信號；以及耦合到數(shù)據(jù)輸出信號和輸出使能信號的三態(tài)輸出驅(qū)動(dòng)器，當(dāng)斷言輸出使能信號時(shí)，該驅(qū)動(dòng)器將數(shù)據(jù)輸出信號驅(qū)動(dòng)到輸出節(jié)點(diǎn)上，否則該驅(qū)動(dòng)器在輸出節(jié)點(diǎn)上呈現(xiàn)高阻抗，其中所述輸出使能信號以至少一種讀取模式響應(yīng)輸出標(biāo)志信號。
2.如權(quán)利要求1所述的閃速存儲(chǔ)裝置，進(jìn)一步包括多路復(fù)用器，具有可基于讀取模式輸入信號從第一和第二信號輸入進(jìn)行選擇的多路復(fù)用器輸出，該第一信號輸入耦合到輸出標(biāo)志信號，該第二輸入耦合到讀取使能信號，其中輸出使能信號響應(yīng)多路復(fù)用器的輸出。
3.如權(quán)利要求2所述的閃速存儲(chǔ)裝置，進(jìn)一步包括第一傳輸門，具有連接到第一信號輸入的輸入、連接到多路復(fù)用器輸出的輸出、以及當(dāng)讀取模式輸入信號在第一邏輯狀態(tài)時(shí)進(jìn)行連接以便接通第一傳輸門的控制門；以及第二傳輸門，具有連接到第二信號輸入的輸入、連接到多路復(fù)用器輸出的輸出、以及當(dāng)讀取模式輸入信號在第二邏輯狀態(tài)時(shí)進(jìn)行連接以便接通第二傳輸門的控制門。
4.如權(quán)利要求2所述的閃速存儲(chǔ)裝置，進(jìn)一步包括一可編程模式寄存器以產(chǎn)生讀取模式輸入信號。
5.如權(quán)利要求4所述的閃速存儲(chǔ)裝置，其中所述可編程模式寄存器可以響應(yīng)在操作期間由該裝置接收的模式寄存器命令來編程，該可編程模式寄存器具有復(fù)位邏輯，以便當(dāng)裝置被加電時(shí)設(shè)置該寄存器的狀態(tài)。
6.如權(quán)利要求2所述的閃速存儲(chǔ)裝置，進(jìn)一步包括一數(shù)據(jù)輸出控制電路，以接收多路復(fù)用器的輸出并產(chǎn)生輸出使能信號。
7.如權(quán)利要求6所述的閃速存儲(chǔ)裝置，具有執(zhí)行寄存器讀取操作和數(shù)據(jù)陣列讀取操作的能力，其中當(dāng)請求寄存器讀取時(shí)和當(dāng)請求陣列讀取并且陣列數(shù)據(jù)已經(jīng)準(zhǔn)備好作為數(shù)據(jù)輸出信號被輸出時(shí)，數(shù)據(jù)輸出控制電路均允許該輸出使能信號響應(yīng)多路復(fù)用器的輸出。
8.如權(quán)利要求1所述的閃速存儲(chǔ)裝置，進(jìn)一步包括讀取使能緩沖器，以便當(dāng)外部芯片使能信號和外部讀取使能信號均被斷言時(shí)，斷言讀取使能信號。
9.一種閃速存儲(chǔ)裝置，包括輸出緩沖器，響應(yīng)讀取使能信號的斷言而提供數(shù)據(jù)輸出信號；可編程模式電路，產(chǎn)生能夠指示至少兩種讀取模式的讀取模式輸入信號，所述兩種讀取模式包括流水線讀取模式和非流水線讀取模式；控制電路，基于讀取模式輸入信號和讀取使能信號產(chǎn)生輸出使能信號，其中在非流水線讀取模式中，響應(yīng)讀取使能信號的去斷言而觸發(fā)輸出使能信號的去斷言，且其中在流水線讀取模式中，通過輸出使能信號保持?jǐn)嘌砸欢伪３謺r(shí)間而觸發(fā)輸出使能信號的去斷言；以及耦合到數(shù)據(jù)輸出信號和輸出使能信號的三態(tài)輸出驅(qū)動(dòng)器，當(dāng)輸出使能信號被斷言時(shí)，該驅(qū)動(dòng)器將數(shù)據(jù)輸出信號驅(qū)動(dòng)至輸出節(jié)點(diǎn)，否則該驅(qū)動(dòng)器在輸出節(jié)點(diǎn)上呈現(xiàn)高阻抗。
10.如權(quán)利要求9所述的閃速存儲(chǔ)裝置，其中可編程模式電路可通過在操作期間由閃速存儲(chǔ)裝置接收的模式寄存器設(shè)置命令而進(jìn)行編程。
11.如權(quán)利要求9所述的閃速存儲(chǔ)裝置，其中可編程模式電路在閃速存儲(chǔ)裝置被加電時(shí)默認(rèn)產(chǎn)生指示非流水線讀取模式的讀取模式輸入信號。
12.如權(quán)利要求9所述的閃速存儲(chǔ)裝置，其中可編程模式電路在閃速存儲(chǔ)裝置被加電時(shí)默認(rèn)產(chǎn)生指示流水線讀取模式的讀取模式輸入信號。
13.一種存儲(chǔ)系統(tǒng)，包括存儲(chǔ)控制器，具有向裝置斷言以使得該裝置將讀取數(shù)據(jù)傳輸給存儲(chǔ)控制器的讀取使能輸出；多路復(fù)用的存儲(chǔ)器總線，用于傳輸?shù)刂贰⒚?，并從存?chǔ)控制器中讀取數(shù)據(jù)以及將讀取數(shù)據(jù)傳輸給存儲(chǔ)控制器；以及閃速存儲(chǔ)裝置，其連接到多路復(fù)用的存儲(chǔ)器總線和讀取使能輸出信號，該閃速存儲(chǔ)裝置具有流水線突發(fā)讀取模式，其中閃速存儲(chǔ)裝置將讀取數(shù)據(jù)n傳輸?shù)酱鎯?chǔ)控制器，直到接收第n+1個(gè)讀取使能輸出斷言之后的設(shè)定時(shí)間為止，在該時(shí)間閃速存儲(chǔ)器開始將讀取數(shù)據(jù)n+1傳輸?shù)酱鎯?chǔ)控制器，并且當(dāng)在第n個(gè)讀取使能輸出的去斷言之后的保持時(shí)間內(nèi)沒有接收到讀取使能信號的第n+1個(gè)斷言時(shí)，閃速存儲(chǔ)裝置停止將讀取數(shù)據(jù)n傳輸?shù)酱鎯?chǔ)控制器，并且釋放多路復(fù)用的存儲(chǔ)器總線。
14.如權(quán)利要求13所述的存儲(chǔ)系統(tǒng)，其中所述閃速存儲(chǔ)裝置包含具有NAND存儲(chǔ)節(jié)點(diǎn)陣列結(jié)構(gòu)的存儲(chǔ)器陣列。
15.如權(quán)利要求13所述的存儲(chǔ)系統(tǒng)，其中所述閃速存儲(chǔ)裝置還有非流水線突發(fā)讀取模式，其中閃速存儲(chǔ)裝置有能力在流水線或者非流水線突發(fā)讀取模式中的任何一個(gè)模式中操作。
16.如權(quán)利要求15所述的存儲(chǔ)系統(tǒng)，其中存儲(chǔ)控制器有能力傳輸命令到閃速存儲(chǔ)裝置中以選擇流水線或者非流水線突發(fā)讀取模式中的任何一個(gè)。
17.如權(quán)利要求15所述的存儲(chǔ)系統(tǒng)，其中閃速存儲(chǔ)裝置在被加電時(shí)默認(rèn)到非流水線突發(fā)讀取模式。
18.如權(quán)利要求15所述的存儲(chǔ)系統(tǒng)，其中閃速存儲(chǔ)裝置在被加電時(shí)默認(rèn)到流水線突發(fā)讀取模式。
19.一種閃速存儲(chǔ)裝置操作方法，包括響應(yīng)第一讀取使能斷言，在閃速存儲(chǔ)裝置的輸出處驅(qū)動(dòng)請求的數(shù)據(jù)字直到第二讀取使能斷言使得該裝置將下一個(gè)請求的數(shù)據(jù)字驅(qū)動(dòng)到閃速存儲(chǔ)裝置的輸出，或者直到在第一讀取使能斷言的去斷言之后的一段保持時(shí)間，在這一時(shí)間閃速存儲(chǔ)裝置輸出被置于高阻抗?fàn)顟B(tài)。
20.如權(quán)利要求19所述的方法，其中在第一讀取模式中存在所要求的對于第一讀取使能斷言的響應(yīng)，該裝置具有第二讀取模式，包括響應(yīng)第一讀取使能斷言，在閃速存儲(chǔ)裝置的輸出驅(qū)動(dòng)請求的數(shù)據(jù)字，直到第一讀取使能被去斷言。
21.如權(quán)利要求20所述的方法，進(jìn)一步包括響應(yīng)模式寄存器設(shè)置命令而選擇第一或第二讀取模式。
22.如權(quán)利要求20所述的方法，進(jìn)一步包括當(dāng)加電時(shí)選擇第二讀取模式作為默認(rèn)模式。
23.一種用于操作存儲(chǔ)系統(tǒng)的方法，該系統(tǒng)包括閃速存儲(chǔ)裝置、存儲(chǔ)控制器，以及連接閃速存儲(chǔ)裝置和存儲(chǔ)控制器的總線，所述方法包括存儲(chǔ)控制器向閃速存儲(chǔ)裝置第n次斷言讀取使能信號；存儲(chǔ)控制器第n次去斷言該讀取使能信號；存儲(chǔ)裝置響應(yīng)讀取使能信號斷言n，將讀取數(shù)據(jù)n置于總線上；存儲(chǔ)控制器向閃速存儲(chǔ)裝置第n+1次斷言讀取使能信號，且將讀取數(shù)據(jù)n從總線上讀出；存儲(chǔ)控制器第n+1次去斷言讀取使能信號；存儲(chǔ)裝置響應(yīng)讀取使能信號斷言n+1，在總線上放置讀取數(shù)據(jù)n+1取代讀取數(shù)據(jù)n；存儲(chǔ)控制器將讀取數(shù)據(jù)n+1從總線上讀出；且存儲(chǔ)裝置從總線上移除讀取數(shù)據(jù)n+1，并在接收到讀取使能信號去斷言n+1之后的一段保持時(shí)間將裝置的總線連接置于高阻抗?fàn)顟B(tài)。
24.如權(quán)利要求23所述的方法，進(jìn)一步包括在普通突發(fā)讀取操作中對于第n個(gè)和第n+1個(gè)斷言和去斷言安排的附加讀取使能信號斷言和去斷言。
25.如權(quán)利要求23所述的方法，進(jìn)一步包括在先于第n個(gè)讀取使能信號斷言的某個(gè)時(shí)間，在存儲(chǔ)控制器上啟動(dòng)命令以請求流水線讀取操作模式；且響應(yīng)該命令，配置存儲(chǔ)裝置根據(jù)權(quán)利要求20進(jìn)行操作。
26.一種非易失性存儲(chǔ)裝置，包括三態(tài)輸出驅(qū)動(dòng)器；用于選擇流水線和非流水線突發(fā)讀取操作模式中的一種的裝置；以及控制裝置，用于響應(yīng)所選定的突發(fā)讀取操作模式控制三態(tài)輸出驅(qū)動(dòng)器的操作。
27.如權(quán)利要求26所述的非易失性存儲(chǔ)裝置，其中選擇裝置包括可通過從外部設(shè)備發(fā)出的命令進(jìn)行設(shè)置的寄存器。
全文摘要
本發(fā)明實(shí)施例包括用于閃速存儲(chǔ)裝置和系統(tǒng)的方法和設(shè)備。在范例系統(tǒng)中，流水線突發(fā)讀取操作允許該裝置支持比現(xiàn)有技術(shù)的突發(fā)讀取閃速存儲(chǔ)裝置中可能的傳輸速率更高的數(shù)據(jù)傳輸速率。優(yōu)選地是，閃速存儲(chǔ)裝置支持非流水線和流水線讀取操作兩者，帶有可從存儲(chǔ)控制器設(shè)置的讀取模式。同時(shí)描述和聲明了其他實(shí)施例。
文檔編號G11C16/06GK1617261SQ200410092109
公開日2005年5月18日 申請日期2004年7月22日 優(yōu)先權(quán)日2003年7月22日
發(fā)明者崔壽煥, 樸晸壎 申請人:三星電子株式會(huì)社