專利名稱：半導體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及適用于通過對存儲單元施加高電壓而可改寫數(shù)據(jù)的EEPROM或快速存儲器(flash memory)等非易失性存儲器裝置的半導體裝置。
背景技術(shù)：
近年來，EEPROM或快速存儲器在民用設(shè)備或工業(yè)設(shè)備等之中被廣泛用于存儲各種程序或存儲各種數(shù)據(jù)。構(gòu)成EEPROM或快速存儲器的存儲單元，利用由高電壓(例如15V)產(chǎn)生的隧道電流或熱電子，向浮置柵極注入電子或釋放浮置柵極的電子。其結(jié)果，通過存儲單元的閾值變化，從而可進行數(shù)據(jù)的改寫。
還有，一般而言，在半導體工廠制造的半導體裝置，會進行將存在帶著缺陷出廠之后成為不合格品的可能性的產(chǎn)品除去的試驗，即所謂的篩選(screening)試驗。該篩選試驗在例如為保證范圍外的高溫或高電壓的比通常使用的條件更苛刻的條件下進行。對EEPROM或快速存儲器等非易失性存儲器裝置也進行這種篩選試驗，例如，如專利文獻1或2所記載，提出了各種技術(shù)方案。另外，專利文獻1的技術(shù)用于獲得在篩選試驗中的高電壓，專利文獻2的技術(shù)用于篩選試驗的簡單化。
圖6中表示以往的非易失性存儲器裝置101的框圖。該非易失性存儲器裝置101，其結(jié)構(gòu)包括設(shè)置了多個存儲單元的存儲單元部2；X解碼器5，輸入低位地址線的地址信號并選擇存儲單元部2的1條字線(或控制線)(圖中未表示)；Y解碼器6，輸入高位地址線的地址信號，并在與1條字線(或控制線)連接的存儲單元內(nèi)選擇進行讀出或改寫的固定的存儲單元；Y門3，輸入Y解碼器6的輸出信號，并進行上述的被選擇的存儲單元與后述的數(shù)據(jù)輸入輸出電路4的連接；數(shù)據(jù)輸入輸出電路4，讀出存儲單元的數(shù)據(jù)并輸出到數(shù)據(jù)線或根據(jù)數(shù)據(jù)線的數(shù)據(jù)信號改寫存儲單元的數(shù)據(jù)；和高電壓產(chǎn)生電路7，產(chǎn)生用于數(shù)據(jù)改寫的高電壓并將其輸出到圖6中的節(jié)點A。在改寫存儲單元的數(shù)據(jù)時，從高電壓產(chǎn)生電路7輸出的高電壓，從節(jié)點A經(jīng)由X解碼器5或數(shù)據(jù)輸入輸出電路4而施加到存儲單元部2的各存儲單元。
但是，如圖7的波形a所示，從高電壓產(chǎn)生電路7輸出的高電壓，在數(shù)據(jù)改寫開始的時刻t0急劇地上升。該陡峭的上升沿會給存儲單元帶來多余的應(yīng)力，其結(jié)果導致存儲單元的壽命縮短。
還有，高電壓產(chǎn)生電路7等存儲單元部的外圍電路使用的高電壓用的元件(具體而言，為N型或P型MOS晶體管等)，由于是在其耐壓的限度附近動作，因此在篩選試驗中，產(chǎn)生或從外部輸入更高的高電壓，從而進行試驗在實用上比較困難。所以，在實際中，具有多個存儲單元的存儲單元部的試驗，是不提高施加的高電壓而將高電壓以外的電源電壓或溫度等作為苛刻的條件的試驗，因此篩選試驗的精度并不夠。
專利文獻1特開2000-182373號公報專利文獻2特開2001-250396號公報發(fā)明內(nèi)容本發(fā)明是鑒于上述情況而做出的發(fā)明，其目的在于提供一種可使施加于存儲單元的應(yīng)力緩和的非易失性存儲器裝置，另外一個目的在于提供一種在篩選試驗中可求得其精度的提高的非易失性存儲器裝置。
為了解決上述的課題，本發(fā)明的優(yōu)選的實施方式涉及的半導體裝置，包括產(chǎn)生高電壓的高電壓產(chǎn)生電路，該半導體裝置還包括高電壓波形變換電路，其設(shè)置于高電壓產(chǎn)生電路的后段，對高電壓產(chǎn)生電路的高電壓的波形進行變換而緩慢地輸出高電壓。
該半導體裝置，優(yōu)選為還包括利用高電壓進行數(shù)據(jù)改寫的存儲單元；所述高電壓波形變換電路，對存儲單元緩慢地施加高電壓。
該半導體裝置的所述高電壓波形變換電路，優(yōu)選還包括使所述高電壓產(chǎn)生電路的高電壓延遲的延遲電路；和使延遲后的高電壓僅下降規(guī)定值的電壓變換用開關(guān)元件。
該半導體裝置的所述電壓變換用開關(guān)元件，優(yōu)選是將由所述延遲電路延遲后的高電壓輸入到柵極，并將僅下降規(guī)定值而進行了變換的高電壓從源極輸出的N型MOS晶體管。
進而，本發(fā)明的更為優(yōu)選的實施方式涉及的半導體裝置，所述高電壓波形變換電路，具有測試信號輸入部，在向測試信號輸入部輸入了測試信號時，不進行所述高電壓產(chǎn)生電路的高電壓的波形的變換就輸出。
該半導體裝置的所述高電壓波形變換電路，優(yōu)選包括使所述高電壓產(chǎn)生電路的高電壓延遲的延遲電路；使延遲后的高電壓僅下降規(guī)定值的電壓變換用開關(guān)元件；和短路用開關(guān)元件，其與電壓變換用開關(guān)元件并聯(lián)設(shè)置，在向所述測試信號輸入部輸入了測試信號時，對電壓變換用開關(guān)元件進行短路。
優(yōu)選該半導體裝置的所述電壓變換用開關(guān)元件是將由所述延遲電路延遲后的高電壓輸入到柵極，并將僅下降規(guī)定值而進行了變換的高電壓從源極輸出的N型MOS晶體管；所述短路用開關(guān)元件，是在向所述測試信號輸入部輸入了測試信號時導通，從而將所述高電壓產(chǎn)生電路的高電壓直接輸出的P型MOS晶體管。
本發(fā)明的優(yōu)選的實施方式涉及的半導體裝置，可使施加于通過具有高電壓波形變換電路而施加高電壓的后續(xù)的電路，具體而言，可使施加于非易失性存儲器裝置時的存儲單元的應(yīng)力緩和。還有，本發(fā)明的更為優(yōu)選的實施方式涉及的半導體裝置，由于在向高電壓波形變換電路輸入了測試信號時，將高電壓產(chǎn)生電路的高電壓直接施加到存儲單元等電路，因此可謀求篩選試驗的精度的提高。


圖1是本發(fā)明的實施方式涉及的非易失性存儲器裝置的框圖；圖2是圖1的高電壓波形變換電路的電路圖；圖3是圖1的高電壓波形變換電路的動作波形圖；圖4是本發(fā)明的其它實施方式涉及的非易失性存儲器裝置的框圖；圖5是圖4的高電壓波形變換電路的電路圖；圖6是背景技術(shù)的非易失性存儲器裝置的框圖；
圖7是圖6的高電壓產(chǎn)生電路輸出的電壓的波形圖。
圖中1、51-非易失性存儲器裝置，2-設(shè)置了多個存儲單元的存儲單元部，7-高電壓產(chǎn)生電路，8、58-高電壓波形變換電路，11-N型MOS晶體管(電壓變換用開關(guān)元件)，12-構(gòu)成延遲電路的電阻，13-構(gòu)成延遲電路的電容器，14-P型MOS晶體管(短路用開關(guān)元件)，TEST-高電壓波形變換電路的測試信號輸入部。
具體實施例方式
以下，參照附圖對本發(fā)明的最佳實施方式進行說明。圖1是將本發(fā)明的半導體裝置適用于非易失性存儲器裝置的情況下的實施方式的框圖。該非易失性存儲器裝置1，其與以往的非易失性存儲器裝置同樣具有設(shè)置了多個存儲單元的存儲單元部2；X解碼器5，輸入低位地址線的地址信號并選擇存儲單元部2的1條字線(或控制線)(圖中未表示)；Y解碼器6，其輸入高位地址線的地址信號，并在與1條字線(或控制線)連接的存儲單元內(nèi)選擇進行讀出或改寫的固定的存儲單元；Y門3，輸入Y解碼器6的輸出信號，并進行上述的被選擇的存儲單元與數(shù)據(jù)輸入輸出電路4的連接；數(shù)據(jù)輸入輸出電路4，讀出存儲單元的數(shù)據(jù)并輸出到數(shù)據(jù)線或根據(jù)數(shù)據(jù)線的數(shù)據(jù)信號改寫存儲單元的數(shù)據(jù)；和高電壓產(chǎn)生電路7，其產(chǎn)生用于數(shù)據(jù)改寫的高電壓，并輸出到圖1中的節(jié)點A。
并且，該非易失性存儲器裝置1，還包括設(shè)置于高電壓產(chǎn)生電路7的后段(即節(jié)點A的后段)的高電壓波形變換電路8。高電壓波形變換電路8，對經(jīng)由節(jié)點A輸入的高電壓產(chǎn)生電路的高電壓的波形進行變換并輸出到節(jié)點B。在改寫存儲單元的數(shù)據(jù)時，高電壓從節(jié)點B經(jīng)由X解碼器5或數(shù)據(jù)輸入輸出電路4而緩慢地施加到存儲單元。
圖2是該高電壓波形變換電路8的電路圖。在高電壓波形變換電路8中，電阻12的一端與N型MOS晶體管11的漏極連接到與圖1的節(jié)點A對應(yīng)的輸入端子A。電阻12的另外一端與另一端接地的電容器13連接，并且與N型MOS晶體管11的柵極連接。N型MOS晶體管11的源極，與圖1的節(jié)點B所對應(yīng)的輸出端子B連接。在此，電阻12與電容器13，構(gòu)成使由高電壓產(chǎn)生電路7輸入的高電壓延遲的延遲電路。還有，N型MOS晶體管11為源跟隨器(source follower)結(jié)構(gòu)，成為使延遲后的高電壓僅下降規(guī)定值的電壓變換用開關(guān)元件。
圖3中表示高電壓波形變換電路8中的輸入端子A與輸出端子B的電壓波形。若輸入到輸入端子A的高電壓(波形a)上升(時刻t0)，則N型MOS晶體管11的柵極電壓通過電阻12與電容器13而延遲，例如在500μS后(時刻t1)上升。還有，作為源跟隨器結(jié)構(gòu)的N型MOS晶體管11的源極電壓，維持于從柵極電壓僅下降了N型MOS晶體管11的閾值電壓后的電壓。因此，輸出端子B的電壓(波形b)，跟隨N型MOS晶體管11的柵極電壓而上升(即，例如在500μS后(時刻t1)上升)，上升后，成為比輸入端子A的電壓僅低了N型MOS晶體管11的閾值電壓的電壓。然后，若輸入端子A的電壓下降(時刻t2)，則輸出端子B的電壓，由于N型MOS晶體管11導通，因此跟隨該漏極電壓(即，輸入端子A的電壓)而下降。
這樣，在非易失性存儲器裝置1中，按照通過高電壓波形變換電路8而使高電壓產(chǎn)生電路7的高電壓的上升沿變緩的方式進行變換，從而高電壓被緩慢地施加到存儲單元部2的各存儲單元中。由此，被施加于存儲單元的應(yīng)力變得緩和。
下面，對本發(fā)明的又一優(yōu)選的非易失性存儲器裝置的實施方式進行說明。在圖4中表示該非易失性存儲器裝置51的框圖。非易失性存儲器裝置51的結(jié)構(gòu)是，替換圖1的非易失性存儲器裝置1的高電壓波形變換電路8而包括具有測試信號輸入部TEST的高電壓波形變換電路58。電壓波形變換電路58，在測試信號輸入到測試信號輸入部TEST時(進行篩選試驗時)，不進行高電壓產(chǎn)生電路7的高電壓的波形的變換便施加到存儲單元部2的存儲單元。換而言之，從節(jié)點B經(jīng)由X解碼器5或數(shù)據(jù)輸入輸出電路4而施加到存儲單元部2的各存儲單元的高電壓是在未輸入測試信號的正常使用時改寫存儲單元的數(shù)據(jù)的情況下，由高電壓波形變換電路58變換了波形后的高電壓；在篩選試驗時改寫存儲單元的數(shù)據(jù)的情況下，波形未變換的高電壓。
圖5是高電壓波形變換電路58的電路圖。高電壓波形變換電路58與圖2的高電壓波形變換電路8的不同之處在于具有測試信號輸入部TEST；與N型MOS晶體管11并聯(lián)地設(shè)置有P型MOS晶體管14，該P型MOS晶體管14的柵極連接到使測試信號輸入部TEST的電平翻轉(zhuǎn)的反相器15的輸出端。即，在高電壓波形變換電路58中，對圖2的構(gòu)成添加有以下的構(gòu)成。P型MOS晶體管14的源極與反相器15的電源連接到輸入端子A。P型MOS晶體管14的柵極如上所述，連接到反相器15的輸出端，反相器15的輸入端連接到測試信號輸入部TEST。P型MOS晶體管14的漏極連接到N型MOS晶體管11的源極。在此，在測試信號輸入到測試信號輸入部TEST時，P型MOS晶體管14成為對作為電壓變換用開關(guān)元件的N型MOS晶體管11進行短路的短路用開關(guān)元件。
在正常使用時，測試信號輸入部TEST為低電平，P型MOS晶體管14為截止。該情況下的輸出端子B的電壓成為如圖3的波形b所示的波形。另一方面，在篩選試驗時，測試信號輸入部TEST被輸入測試信號而成為高電平，P型MOS晶體管14導通，從而直接輸出高電壓產(chǎn)生電路7的高電壓。換而言之，由于N型MOS晶體管11短路，因此實際上輸出端子B的電壓與輸入端子A的電壓相等。即，在篩選試驗時，輸出端子B的電壓成為如圖3的波形a所示的波形。
這樣，在正常使用時，高電壓波形變換電路58，以使高電壓產(chǎn)生電路7的高電壓其上升沿變緩慢的方式進行變換，并通過將該變換后的高電壓施加到存儲單元部2的各存儲單元，從而可使施加于存儲單元的應(yīng)力緩和。另一方面，在篩選試驗時，通過將高電壓產(chǎn)生電路7的高電壓，即上升沿陡峭且電壓值比正常使用時更高的高電壓，直接施加到存儲單元2的各存儲單元中，從而可提高施加于存儲單元的應(yīng)力。在此，在篩選試驗時，高電壓產(chǎn)生電路7或高電壓波形變換電路58等存儲單元部2的外圍電路中使用的高電壓用的元件動作的電壓，實際上與正常使用時相同。因此，不能對這些高電壓用的元件施加超過其耐壓限度的電壓。這樣，在篩選試驗中，施加高電壓用的元件的耐壓限度以下的電壓，并且盡可能提高由施加到存儲單元部2的高電壓引起的應(yīng)力，從而可謀求篩選試驗的精度的提高。
另外，本發(fā)明并非限定于上述的實施方式，還可在技術(shù)方案所記載的項目的范圍內(nèi)進行各種設(shè)計變更。例如，可用恒流源代替電阻12來構(gòu)成高電壓波形變換電路8、58的延遲電路。還有，在實施方式中對非易失性存儲器裝置進行了說明，但本發(fā)明并非限定于非易失性存儲器裝置，也可適用于包括產(chǎn)生高電壓的高電壓產(chǎn)生電路的其它半導體裝置中。
權(quán)利要求
1.一種半導體裝置，包括產(chǎn)生高電壓的高電壓產(chǎn)生電路，該半導體裝置還包括高電壓波形變換電路，其設(shè)置于高電壓產(chǎn)生電路的后段，對高電壓產(chǎn)生電路的高電壓的波形進行變換而緩慢地輸出高電壓。
2.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于，還包括利用高電壓進行數(shù)據(jù)改寫的存儲單元；所述高電壓波形變換電路，對存儲單元緩慢地施加高電壓。
3.根據(jù)權(quán)利要求1或2所述的半導體裝置，其特征在于，所述高電壓波形變換電路還包括使所述高電壓產(chǎn)生電路的高電壓延遲的延遲電路；和使延遲后的高電壓僅下降規(guī)定值的電壓變換用開關(guān)元件。
4.根據(jù)權(quán)利要求3所述的半導體裝置，其特征在于，所述電壓變換用開關(guān)元件，是將由所述延遲電路延遲后的高電壓輸入到柵極，并將僅下降規(guī)定值而進行了變換的高電壓從源極輸出的N型MOS晶體管。
5.根據(jù)權(quán)利要求1或2所述的半導體裝置，其特征在于，所述高電壓波形變換電路，具有測試信號輸入部，在向測試信號輸入部輸入了測試信號時，不進行所述高電壓產(chǎn)生電路的高電壓的波形的變換就輸出。
6.根據(jù)權(quán)利要求5所述的半導體裝置，其特征在于，所述高電壓波形變換電路，其包括使所述高電壓產(chǎn)生電路的高電壓延遲的延遲電路；使延遲后的高電壓僅下降規(guī)定值的電壓變換用開關(guān)元件；和短路用開關(guān)元件，其與電壓變換用開關(guān)元件并聯(lián)設(shè)置，在向所述測試信號輸入部輸入了測試信號時，對電壓變換用開關(guān)元件進行短路。
7.根據(jù)權(quán)利要求6所述的半導體裝置，其特征在于，所述電壓變換用開關(guān)元件，是將由所述延遲電路延遲后的高電壓輸入到柵極，并將僅下降規(guī)定值而進行了變換的高電壓從源極輸出的N型MOS晶體管；所述短路用開關(guān)元件，是在向所述測試信號輸入部輸入了測試信號時導通，從而將所述高電壓產(chǎn)生電路的高電壓直接輸出的P型MOS晶體管。
全文摘要
本發(fā)明提供一種非易失性存儲器裝置，該裝置在篩選試驗中，施加高電壓用的元件的耐壓限度以下的電壓，并且可謀求篩選試驗的精度的提高。該非易失性存儲器裝置(51)，其具有產(chǎn)生高電壓的高電壓產(chǎn)生電路(7)、輸入該高電壓并對電壓波形進行變換的高電壓波形變換電路(58)、和設(shè)置了通過施加該變換后的高電壓而進行數(shù)據(jù)改寫的存儲單元的存儲單元部(2)，高電壓波形變換電路(58)具有測試信號輸入部(TEST)，在向該測試信號輸入部輸入了測試信號時，將從高電壓產(chǎn)生電路(7)輸入的高電壓以不變換電壓波形的方式施加到存儲單元部(2)。
文檔編號G11C16/06GK1894752SQ200480037578
公開日2007年1月10日 申請日期2004年12月14日 優(yōu)先權(quán)日2003年12月18日
發(fā)明者真砂紀之, 多田佳廣 申請人:羅姆股份有限公司