專利名稱：具有并行測試的存儲器模塊的制作方法
技術領域：
本發(fā)明通常涉及存儲器模塊，更特別地，涉及存儲器模塊中用來提高效率的并行測試。
背景技術：
圖1顯示了一種用于半導體存儲器設備10的傳統(tǒng)的并行測試裝置100。參考圖1，傳統(tǒng)的并行測試裝置100包括放大單元20、通用輸入/輸出線(GIO)、比較單元30、以及輸出緩沖單元40。放大單元20對從存儲體10的存儲單元接收的數(shù)據(jù)進行放大。
經放大的數(shù)據(jù)通過通用輸入/輸出線耦合到比較單元30。比較單元30將這樣放大后的數(shù)據(jù)經異或門(exclusive OR gate)(未示出)進行比較并輸出比較的結果。每個異或門接收由列線CD0到CD3之一選擇的放大數(shù)據(jù)的4個比特，并比較接收到的4比特的放大數(shù)據(jù)。如果送到異或門的4比特數(shù)據(jù)相同，那么異或門輸出的數(shù)據(jù)值為“0”。否則，異或門輸出的數(shù)據(jù)值為“1”。
從異或門輸出的數(shù)據(jù)值被存儲在輸出緩沖單元30中。根據(jù)存儲在輸出緩沖單元30中的這樣的數(shù)據(jù)值，外部測試裝置然后確定存儲器設備10是否有缺陷。
傳統(tǒng)的并行測試裝置100用來并行測試一個存儲器設備(即存儲器芯片)的一個存儲體10。當存儲器的存儲容量增加時，存儲體的數(shù)量和輸出緩沖單元40的數(shù)量也因此會增加。另外，隨著存儲器的存儲容量的增加，由每個輸出緩沖單元40存儲和輸出的數(shù)據(jù)值的數(shù)量也會增加。因此，由輸出緩沖單元40存儲并輸出到測試系統(tǒng)的數(shù)據(jù)值的總數(shù)會不利地增加，就導致測試系統(tǒng)內的引腳的數(shù)量增多以及數(shù)據(jù)分析的復雜性增加。
另外，測試系統(tǒng)可以分析來自存儲器設備的數(shù)據(jù)位。然而，傳統(tǒng)的并行測試裝置100沒有從存儲器設備10中輸出任何數(shù)據(jù)位。此外，存儲器模塊是由多個存儲器設備(即多個存儲器芯片)組成的。因此，希望有一種對存儲器模塊的多個存儲器芯片進行高效率測試的有效機制。

發(fā)明內容
根據(jù)本發(fā)明，為了高效率的測試，存儲器模塊的每一存儲器芯片都并行測試來自多個存儲區(qū)的數(shù)據(jù)位，并從存儲區(qū)之一中輸出測試數(shù)據(jù)位。
根據(jù)本發(fā)明的一個方面，存儲器模塊包括多個存儲器芯片和多個比較單元。每個比較單元被配置在各自的存儲器芯片中，用來測試來自多個存儲區(qū)的多個測試數(shù)據(jù)位。另外，每個比較單元從各自的存儲器芯片中的存儲區(qū)之一中輸出測試數(shù)據(jù)位。
在本發(fā)明的另一實施例中，存儲器模塊還包括第一模塊未連接(NC)引腳，用來接收耦合到每個存儲器芯片的測試模式信號。該測試模式信號使能每個比較單元中的測試數(shù)據(jù)位的測試。存儲器模塊還包括第二模塊未連接(NC)引腳，用來接收來自每個存儲器芯片的各自的測試結果信號。該各自測試結果信號指示出每一存儲器芯片是否有缺陷。
在本發(fā)明的進一步的實施例中，當各自的測試結果信號指示出各自的存儲器芯片有缺陷時，各自的存儲器芯片則停止工作。
在本發(fā)明的另一實施例中，每個比較單元包括輸出部分，用于僅僅如果各自的存儲器芯片沒有缺陷時輸出測試數(shù)據(jù)位，而當各自的存儲器芯片有缺陷時輸出失敗信號來代替測試數(shù)據(jù)位。
在本發(fā)明的進一步的實施例中，每個比較單元比較來自X個存儲區(qū)的總共N個測試數(shù)據(jù)位，并輸出N/X個測試數(shù)據(jù)位。
在本發(fā)明的另一實施例中，每個比較單元包括多個異或門，用來比較來自存儲區(qū)的測試數(shù)據(jù)位的模式。
在本發(fā)明的另一方面中，存儲器芯片包括多個存儲區(qū)和一個比較單元，該比較單元用來測試來自存儲區(qū)的多個測試數(shù)據(jù)位并從存儲區(qū)之一中輸出測試數(shù)據(jù)位。在本發(fā)明的進一步的實施例中，存儲器芯片包括用來放大測試數(shù)據(jù)位的感測放大器。
以此方式，存儲器模塊同時測試來自X個存儲區(qū)的總共N個測試數(shù)據(jù)位，但是輸出N/X個測試數(shù)據(jù)位。因此，即使存儲器模塊為了更高效的測試而同時測試總共N個測試數(shù)據(jù)位，測試系統(tǒng)也可以處理較少的數(shù)據(jù)位(N/X個測試數(shù)據(jù)位)。


通過示范性實施例的詳細描述并結合附圖，本發(fā)明的上述及其它特點和優(yōu)點將變得更加明顯，其中圖1顯示了一種用于半導體存儲器設備的傳統(tǒng)的并行測試裝置；圖2顯示了根據(jù)本發(fā)明一個實施例的用于并行測試的存儲器模塊的方框圖；圖3A顯示了根據(jù)本發(fā)明一個實施例的圖2所示的存儲器模塊中的存儲器芯片之一的針式引腳(pin)結構；圖3B顯示了根據(jù)本發(fā)明一個實施例的圖2所示的存儲器模塊中的存儲器芯片之一的球狀引腳(ball)結構；圖4顯示了根據(jù)本發(fā)明一個實施例的圖2所示的存儲器模塊中的存儲器芯片之一的電路圖；圖5顯示了根據(jù)本發(fā)明另一個實施例的圖2所示的存儲器模塊中的存儲器芯片之一的電路圖；圖6和圖8顯示了根據(jù)本發(fā)明一個實施例的當有缺陷時停止工作的存儲器芯片的方框圖；圖7是說明根據(jù)本發(fā)明一個實施例的包含有多個圖6所示的存儲器芯片的存儲器模塊的圖；圖9顯示了根據(jù)本發(fā)明一個實施例的圖4所示的存儲器芯片的操作期間的各個步驟的流程圖；圖10顯示了根據(jù)本發(fā)明一個實施例的圖5所示的存儲器芯片的操作期間的各個步驟的流程圖；以及圖11顯示了根據(jù)本發(fā)明一個實施例的圖6和8所示的存儲器芯片的操作期間的各個步驟的流程圖。
這里引用的附圖是為了說明的清楚，并不需要按比例畫出。圖1、2、3、4、5、6、7、8、9、10和11中具有相同參考標號的元件是指具有相似結構和/或功能的元件。
具體實施例方式
參考圖2，存儲器模塊200包括多個存儲器芯片CP1、CP2、...、和CPn、第一模塊未連接(NC)引腳M_NC1和第二模塊NC引腳M_NC2。圖3A顯示了具有針式引腳(pin)結構的圖2中的存儲器芯片之一，以及圖3B顯示了具有球狀引腳(ball)結構的圖2中的存儲器芯片之一。
參考圖2、3A和3B，第一模塊NC引腳M_NC1接收測試模式信號TMODE，并將測試模式信號TMODE連接到每一存儲器芯片CP1到CPn中的各個的第一NC引腳P_NC1上。第二模塊NC引腳M_NC2接收來自每一存儲器芯片CP1到CPn的第二NC引腳P_NC2的各自的測試結果信號TRST。該各自的TRST信號指示存儲器芯片CP1到CPn中的某一個是否有缺陷。
當TMODE信號被激活時(到邏輯高電平狀態(tài)“1”)，存儲器模塊200執(zhí)行這里將要描述的并行測試。當TMODE信號被去激活時(到邏輯低電平狀態(tài)“0”)，存儲器模塊200執(zhí)行通常的存儲器測試(即每次測試一個存儲器單元)(圖9、10和11中的步驟S444)。
在本發(fā)明的一個實施例中，使用模式寄存器組(MRSmode register set)命令來生成TMODE信號。在那種情況下，如果發(fā)出了MRS命令，則存儲器模塊200執(zhí)行并行測試?？蛇x地，TMODE信號也可以被設置為直流(DC)電壓。例如，當TMODE信號被設置為5V的高電壓時，每個存儲器芯片CP1到CPn執(zhí)行并行測試。另一方面，當TMODE信號被設置為0V的低電壓時，每個存儲器芯片CP1到CPn執(zhí)行通常的測試操作。
圖4顯示了作為圖2所示的存儲器芯片CP1到CPn之一的示例性存儲器芯片400的電路圖。圖2中的每個存儲器芯片CP1到CPn的實現(xiàn)都與圖4中的示例性存儲器芯片400相類似。參考圖4，存儲器芯片400包括含有第一和第二存儲器模塊410和420的多個存儲區(qū)、感測放大單元430和比較單元440。
存儲器芯片440被分成多個存儲體(未示出)，且每個存儲體包括多個存儲區(qū)。存儲器芯片通常包括大量的存儲體和存儲區(qū)，但是為了簡單和清楚起見，在這里只圖示并描述了在一個存儲體中的兩個存儲區(qū)410和420。
存儲區(qū)410和420可以是×4的存儲區(qū)，其每次輸出4比特；可以是×8的存儲區(qū)，其每次輸出8比特；或者是×16的存儲區(qū)，其每次輸出16比特。存儲器芯片400可以包括×4、×8和×16的存儲區(qū)。為了解釋的方便，圖4所示的第一和第二存儲器模塊為×8存儲區(qū)。
感測放大單元430放大寫在第一存儲器模塊410上的測試數(shù)據(jù)位TD11到TD18和寫在第二存儲器模塊420上的測試數(shù)據(jù)位TD21到TD28。比較單元440比較第一存儲器模塊410的測試數(shù)據(jù)位TD11到TD18的第一位模式和第二存儲器模塊420的測試數(shù)據(jù)位TD21到TD28的第二位模式，從而生成測試結果信號TRST。另外，比較單元440輸出第一存儲器模塊410的測試數(shù)據(jù)位TD11到TD18。
圖9顯示了圖4所示的存儲器芯片400的操作期間的各個步驟的流程圖。參考圖4和9，當施加在存儲器芯片400的第一NC引腳P_NC1上的TMODE信號被激活時(圖9中步驟S442)，激活了相當于通常測試操作2倍多的字線。因此，各自的8個測試數(shù)據(jù)位(即總共16個測試數(shù)據(jù)位)被同時寫入到第一和第二存儲器模塊410和420中的每一個上。
此后，第一和第二存儲器模塊410和420分別生成測試數(shù)據(jù)位TD11到TD18和測試數(shù)據(jù)位TD21到TD28，并送至感測放大單元430。感測放大單元430將測試數(shù)據(jù)位TD11到TD18和測試數(shù)據(jù)位TD21到TD28放大到互補金屬氧化物半導體(CMOS)的電平，并將放大后的測試數(shù)據(jù)位TD11到TD18和測試數(shù)據(jù)位TD21到TD28輸出到比較單元440。
存儲器芯片400同時測試來自兩個存儲區(qū)410和420中的總共N個存儲單元的總共N個測試數(shù)據(jù)位。然而，存儲器芯片400從存儲區(qū)410和420之一中輸出N/2個測試數(shù)據(jù)位。一般來說，存儲器芯片400同時測試來自X個存儲區(qū)中累積的總共N個存儲單元的總共N個測試數(shù)據(jù)位。在那種情況下，存儲器芯片400從X個存儲區(qū)之一中輸出N/X個測試數(shù)據(jù)位。
在本發(fā)明的一個實施例中，比較單元440包括多個異或門，用來比較第一存儲器模塊410的測試數(shù)據(jù)位TD11到TD18的第一位模式和第二存儲器模塊420的測試數(shù)據(jù)位TD21到TD28的第二位模式，從而生成測試結果信號TRST(圖9中步驟S446)。
第一級異或門XOR11、XOR12、XOR13、XOR14、XOR15、XOR16、XOR17和XOR18中的每一個都比較各自的第一存儲器模塊410的測試數(shù)據(jù)位TD11到TD18中的一位和各自的第二存儲器模塊420的測試數(shù)據(jù)位TD21到TD28中的一位。第二級異或門XOR21和XOR22中的每一個都輸入各自的第一級中的異或門XOR11、XOR12、XOR13、XOR14、XOR15、XOR16、XOR17和XOR18中的4個異或門組的輸出。
因此，異或門XOR21輸入4個異或門XOR11、XOR12、XOR13和XOR14的輸出，以及異或門XOR21輸入4個異或門XOR15、XOR16、XOR17和XOR18的輸出。第三級的異或門XOR23輸入第二級的異或門XOR21和XOR22的輸出，以便生成測試結果信號TRST。
通常，如果到異或門的所有輸入都是相同的邏輯狀態(tài)，則異或門輸出一具有邏輯低電平狀態(tài)“0”的位，而如果到異或門的所有輸入不是全部相同的邏輯狀態(tài)，則異或門輸出一具有邏輯高電平狀態(tài)“1”的位。因此，如果第一存儲器模塊410的測試數(shù)據(jù)位TD11到TD18的第一位模式與第二存儲器模塊420的測試數(shù)據(jù)位TD21到TD28的第二位模式相同，則每個異或門XOR11、XOR12、XOR13、XOR14、XOR15、XOR16、XOR17、XOR18、XOR21、XOR22和XOR23的輸出以及測試結果信號TRST全部為邏輯低電平狀態(tài)“0”(圖9中步驟S448和S450)。
另一方面，如果第一存儲器模塊410的測試數(shù)據(jù)位TD11到TD18的第一位模式與第二存儲器模塊420的測試數(shù)據(jù)位TD21到TD28的第二位模式不同，則異或門XOR11、XOR12、XOR13、XOR14、XOR15、XOR16、XOR17和XOR18中的至少一個異或門的輸出以及最終的測試結果信號TRST為邏輯高電平狀態(tài)“1”(圖9中的步驟S448和S452)。如果測試結果信號TRST具有邏輯高電平狀態(tài)“1”，則認為存儲器芯片400是有缺陷的。
在任何情況下，測試結果信號TRST都會通過第二NC引腳P_NC2輸出到存儲器模塊200的第二模塊NC引腳M_NC2上(圖9中步驟S454)。另外，比較單元440輸出第一存儲器模塊410的測試數(shù)據(jù)位TD11到TD18(圖9中的步驟S454)。
本發(fā)明一個實施例的存儲器模塊200還會進一步地在外部分析從存儲器芯片400輸出這樣的測試數(shù)據(jù)位，而傳統(tǒng)的并行測試裝置100僅僅確定每一個存儲器芯片是否有缺陷。在本發(fā)明的一個實施例中，這樣的測試數(shù)據(jù)位TD11到TD18在被施加異或門XOR11到XOR18之前就從比較單元被輸出。
以此方式，存儲器芯片400同時測試來自X個存儲區(qū)中的總共N個存儲單元的總共N個測試數(shù)據(jù)位，并同時輸出N/X個測試數(shù)據(jù)位。因此，使用一個能夠同時測試N/X個存儲單元的測試裝置(未示出)，就可以測試總共N個存儲單元。在圖5所示中，N為16個測試數(shù)據(jù)位，而X為2。例如，根據(jù)本發(fā)明，使用256MB的測試裝置就可能同時測試512MB的存儲器芯片，從而與現(xiàn)有技術相比，顯著地減少了測試512MB存儲器芯片所需的時間。
圖5顯示了作為圖2所示的存儲器芯片CP1到CPn之一的另一個示例性存儲器芯片500的電路圖。在這種情況下，圖2中的每個存儲器芯片CP1到CPn的實現(xiàn)都與圖5中的示例性存儲器芯片500相類似。參考圖5，存儲器芯片500包括含有第一和第二存儲器模塊510和520的多個存儲區(qū)、感測放大單元530和比較單元540。類似于圖4中的存儲器芯片400，圖5中的存儲器芯片500包括第一模塊NC引腳，用來在第一模塊NC引腳M_NC1處接收TMODE信號。
圖10顯示了圖5所示的存儲器芯片500的操作期間的各個步驟的流程圖。圖5中的感測放大器530和異或門XOR11、XOR12、XOR13、XOR14、XOR15、XOR16、XOR17和XOR18工作方式與圖4中所描述的相類似，同樣地執(zhí)行圖9和10中的步驟S422、S444、S446和S448。
然而，在圖5中，比較單元540包括輸出部分OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7和OUT8，而不包括第二和第三級的異或門XOR21、XOR22和XOR23。每個輸出部分OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7和OUT8的實現(xiàn)都與圖示的第一輸出部分OUT1相類似。
每個輸出部分OUT1包括一個PMOSFET(P溝道金屬氧化物半導體場效應晶體管)PTR和一個NMOSFET(N溝道金屬氧化物半導體場效應晶體管)NTR，它們的柵極一起連接到各自的異或門XOR11的輸出上。PMOSFET PTR的漏極連接到第一存儲器模塊510的測試數(shù)據(jù)位TD11，而NMOSFET NTR的漏極連接到失敗信號FS。
如果各自的異或門XOR11的輸出為邏輯低電平狀態(tài)“0”，那么PMOSFETPTR導通，使得輸出部分OUT1輸出第一存儲器模塊510的測試數(shù)據(jù)位TD11。如果各自的異或門XOR11的輸出為邏輯高電平狀態(tài)“1”，那么NMOSFET NTR導通，使得輸出部分OUT1輸出失敗信號FS。失敗信號被設置為用來指示存儲器芯片500有缺陷的一個預定電壓電平。
每一個其它輸出部分OUT2、OUT3、OUT4、OUT5、OUT6、OUT7和OUT8的工作方式類似于第一輸出部分OUT1。因此，如果來自各自的異或門XOR11、XOR12、XOR13、XOR14、XOR15、XOR16、XOR17和XOR18的輸出為邏輯低電平狀態(tài)“0”，那么輸出部分OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7和OUT8中的每一個都輸出來自第一存儲器模塊510的各自的測試數(shù)據(jù)位TD11、TD12、TD13、TD14、TD15、TD16、TD17和TD18?；蛘撸绻麃碜愿髯缘漠惢蜷TXOR11、XOR12、XOR13、XOR14、XOR15、XOR16、XOR17和XOR18的輸出為邏輯高電平狀態(tài)“1”，那么輸出部分OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7和OUT8中的每一個都輸出失敗信號FS。
以此方式，參考圖5和10，如果第一存儲器模塊410的測試數(shù)據(jù)位TD11到TD18的第一位模式與第二存儲器模塊420的測試數(shù)據(jù)位TD21到TD28的第二位模式相同，則輸出部分OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7和OUT8輸出來自第一存儲器模塊510的各自的測試數(shù)據(jù)位TD11、TD12、TD13、TD14、TD15、TD16、TD17和TD18(圖10中步驟S542)。如果第一存儲器模塊410的測試數(shù)據(jù)位TD11到TD18的第一位模式與第二存儲器模塊420的測試數(shù)據(jù)位TD21到TD28的第二位模式不同，則輸出部分OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7和OUT8中的至少一個會輸出失敗信號FS(圖10中的步驟S544)。
類似于圖4所示的存儲器芯片400，圖5所示的存儲器芯片500同時測試來自X個存儲區(qū)中的總共N個存儲單元的總共N個測試數(shù)據(jù)位，并同時輸出N/X個測試數(shù)據(jù)位。因此，使用一個能夠同時測試N/X個存儲單元的測試裝置(未示出)，就可以測試總共N個存儲單元。
圖6顯示了根據(jù)本發(fā)明另一實施例的半導體存儲器芯片600的方框圖。參考圖6，半導體存儲器芯片600包括多個存儲體BANK1到BANK8。每個存儲體BANK1到BANK8包括列解碼器(CD)、列熔斷器(CF)、行解碼器(RD)和RAS(row access strobe行存取選通脈沖)控制器(RC)。
如本領域普通技術人員都知道的，每個存儲體BANK1到BANK8利用列解碼器、列熔斷器、行解碼器和RAS控制器存儲或輸出數(shù)據(jù)位。為了說明的簡單和清楚，圖6中只顯示了8個存儲體，BANK1到BANK8。然而，半導體存儲器芯片600通常包括更多的存儲體。
圖11顯示了圖6所示的存儲器芯片600的操作期間的各個步驟的流程圖。半導體存儲器芯片600包括一個實現(xiàn)為類似于圖4的比較單元440或圖5的比較單元540的比較單元630。因此，在圖9、10和11中類似地執(zhí)行步驟S442、S444、S446和S448，如果比較單元630類似于圖4的比較單元440，則通過比較單元630比較來自第一存儲器模塊610的測試數(shù)據(jù)位TD11到TD18和來自第二存儲器模塊620的測試數(shù)據(jù)位TD21到TD28以便生成測試結果信號TRST。
如果第一存儲器模塊610的測試數(shù)據(jù)位TD11到TD18的第一位模式與第二存儲器模塊620的測試數(shù)據(jù)位TD21到TD28的第二位模式相同，則比較單元630通過單一的輸出衰減器(pad)DQP輸出第一存儲器模塊610的測試數(shù)據(jù)位(圖11中步驟S642)。如果第一存儲器模塊610的測試數(shù)據(jù)位TD11到TD18的第一位模式與第二存儲器模塊620的測試數(shù)據(jù)位TD21到TD28的第二位模式不同，則確定存儲器芯片600是有缺陷的，存儲器芯片600停止工作(圖11中步驟S644)。
圖8進一步顯示了圖6所示的半導體存儲器芯片600的方框圖，它包括比較單元630、輸入驅動器652、輸入控制器654、輸出驅動器656和輸出控制器658。用于半導體存儲器芯片的單獨的輸入驅動器、輸入控制器、輸出驅動器和輸出控制器都是本領域普通技術人員所熟知的。
在圖6和8的存儲器芯片中，當TRST信號具有用于顯示存儲器芯片400有缺陷的邏輯高電平狀態(tài)“1”時，來自比較單元630的TRST信號不被輸出，而是被用來使輸入驅動器652、輸入控制器654、輸出驅動器656和輸出控制器658中的至少一個停止工作。在這種情況下，存儲器芯片600不再輸出任何數(shù)據(jù)或者不再接收任何輸入的數(shù)據(jù)或命令，使得半導體存儲器芯片600的用戶能夠意識到存儲器芯片600是有缺陷的。
或者，TRST信號也可以用來停止存儲器芯片600的其它元件的工作，使得用戶可以在指示存儲器芯片600有缺陷時中斷存儲器芯片600的異常操作。另一方面，如果TRST信號具有邏輯低電平狀態(tài)“0”，則第一存儲器模塊610的測試數(shù)據(jù)位TD11到TD18被送到移位寄存器660，該移位寄存器660存儲并通過數(shù)據(jù)引腳DPQ順序輸出這樣的測試數(shù)據(jù)位TD11到TD18。
本發(fā)明在第一和第二存儲器模塊610和620位于同一個存儲體或者不同的存儲體的情況下都可以實現(xiàn)。在圖6所示的實例中，第一和第二存儲器模塊610和620位于不同的存儲體中。另外，本發(fā)明也可以在比較單元630類似于圖5所示的比較單元530的情況下實現(xiàn)。在那種情況下，失敗信號(FS)取代測試結果信號TRST使輸入驅動器652、輸入控制器654、輸出驅動器656和輸出控制器658中的至少一個停止工作。
圖7是說明具有多個半導體存儲器芯片的存儲器模塊700的圖，每個半導體存儲器芯片的實現(xiàn)與圖6所示的600相類似。參考圖7，存儲器模塊700類似于圖2所示的存儲器模塊200。然而，由于不再輸出測試結果信號TRST，所以圖7所示的存儲器模塊700不包括第二模塊NC引腳M_NC2。存儲器模塊700的半導體存儲器芯片CP1到CPn響應于類似于圖2中的存儲器模塊200的TMODE信號的TMODE信號，來進入測試模式。
雖然本發(fā)明已經通過示范性實施例給出了特別地說明和描述，但本領域普通技術人員可以理解，在不脫離如所附權利要求所確定的本發(fā)明的精神和范圍的情況下，可以在形式和細節(jié)上做出各種改變。
因此，以上所述只是作為實例，而并非是要限制。例如，這里圖示并描述的任何元件的數(shù)目只是作為例子。本發(fā)明只通過所附的權利要求及其等價物所作的定義來限定。
本申請要求在韓國知識產權局中的申請日為2004年03月23日的韓國專利申請第10-2004-0019628號以及申請日為2004年09月02日的韓國專利申請第10-2004-0070025號的優(yōu)先權，這里引用其整個公開內容作為參考。
權利要求
1.一種存儲器模塊，包括多個存儲器芯片；以及多個比較單元，每個比較單元被配置在各自的存儲器芯片中，用來測試來自多個存儲區(qū)的多個測試數(shù)據(jù)位，并用來從各自的存儲器芯片中的存儲區(qū)之一中輸出測試數(shù)據(jù)位。
2.根據(jù)權利要求1所述的存儲器模塊，還包括第一模塊未連接(NC)引腳，用來接收連接到每個存儲器芯片的測試模式信號，其中，該測試模式信號使能每個比較單元中的測試數(shù)據(jù)位的測試。
3.根據(jù)權利要求1所述的存儲器模塊，還包括第二模塊未連接(NC)引腳，用來接收來自每個存儲器芯片的各自的測試結果信號，其中該各自的測試結果信號指示每個存儲器芯片是否是有缺陷的。
4.根據(jù)權利要求3所述的存儲器模塊，其中，當該各自的測試結果信號指示各自的存儲器芯片是有缺陷的時，該各自的存儲器芯片停止工作。
5.根據(jù)權利要求1所述的存儲器模塊，其中，每個比較部分都包括輸出部分，用于僅僅如果各自的存儲器芯片沒有缺陷則輸出測試數(shù)據(jù)位，和用于當各自的存儲器芯片有缺陷時則輸出失敗信號來代替測試數(shù)據(jù)位。
6.根據(jù)權利要求1所述的存儲器模塊，其中，每個比較單元比較來自X個存儲區(qū)的N個測試數(shù)據(jù)位并輸出N/X個測試數(shù)據(jù)位。
7.根據(jù)權利要求1所述的存儲器模塊，其中，每個比較單元包括多個用來比較來自存儲區(qū)的測試數(shù)據(jù)位的模式的異或門。
8.一種用于測試存儲器模塊中的多個存儲器芯片的方法，包括測試來自每個存儲器芯片中的多個存儲區(qū)的多個測試數(shù)據(jù)位；以及從每個存儲器芯片中的存儲區(qū)之一中輸出測試數(shù)據(jù)位。
9.根據(jù)權利要求8所述的方法，還包括將在存儲器模塊的第一模塊未連接(NC)引腳處接收到的測試模式信號耦合到每個存儲器芯片上；以及將來自每個存儲器芯片的各自的測試結果信號耦合到存儲器模塊的第二模塊未連接(NC)引腳上。
10.根據(jù)權利要求8所述的方法，還包括停止在任何有缺陷的存儲器芯片中的操作。
11.根據(jù)權利要求8所述的方法，還包括僅僅如果存儲器芯片沒有缺陷則輸出測試數(shù)據(jù)位；以及當存儲器芯片有缺陷時輸出失敗信號來代替測試數(shù)據(jù)位。
12.根據(jù)權利要求8所述的方法，還包括比較來自每個存儲器芯片中的X個存儲區(qū)的總共N個測試數(shù)據(jù)位；以及從每個存儲器芯片中輸出N/X個測試數(shù)據(jù)位。
13.根據(jù)權利要求8所述的方法，還包括比較來自每個存儲器芯片中的存儲區(qū)的測試數(shù)據(jù)位的模式。
14.一種存儲器芯片，包括多個存儲區(qū)；以及比較單元，用來測試來自存儲區(qū)的多個測試數(shù)據(jù)位和用來從存儲區(qū)之一中輸出測試數(shù)據(jù)位。
15.根據(jù)權利要求14所述的存儲器芯片，還包括感測放大器，用來放大測試數(shù)據(jù)位。
16.根據(jù)權利要求14所述的存儲器芯片，還包括第一未連接(NC)引腳，用來接收使能測試數(shù)據(jù)位的測試的測試模式信號；以及第二未連接(NC)引腳，用來輸出用于指示存儲器芯片是否有缺陷的各自的測試結果信號。
17.根據(jù)權利要求14所述的存儲器芯片，其中，當存儲器芯片有缺陷時該存儲器芯片停止工作。
18.根據(jù)權利要求14所述的存儲器芯片，其中，所述比較單元包括輸出部分，用于僅僅如果存儲器芯片沒有缺陷則輸出測試數(shù)據(jù)位，和用于當存儲器芯片有缺陷時則輸出失敗信號來代替測試數(shù)據(jù)位。
19.根據(jù)權利要求14所述的存儲器芯片，其中，所述比較單元比較來自X個存儲區(qū)的N個測試數(shù)據(jù)位并輸出N/X個測試數(shù)據(jù)位。
20.根據(jù)權利要求14所述的存儲器芯片，其中，每個比較單元包括多個用來比較來自存儲區(qū)的測試數(shù)據(jù)位的模式的異或門。
全文摘要
為了高效測試，存儲器模塊的每個存儲器芯片測試來自X個存儲區(qū)的總共N個數(shù)據(jù)位，并從存儲區(qū)之一輸出N/X個測試數(shù)據(jù)位。存儲器模塊包括多個存儲器芯片和多個比較單元。每個比較單元被配置在各自的存儲器芯片中，用來測試來自多個存儲區(qū)的多個測試數(shù)據(jù)位。另外，每個比較單元從各自的存儲器芯片中的存儲區(qū)之一中輸出測試數(shù)據(jù)位。
文檔編號G11C29/00GK1758382SQ20051007165
公開日2006年4月12日 申請日期2005年3月23日 優(yōu)先權日2004年3月23日
發(fā)明者金潤哲, 李俊熙, 崔熙柱, 河桂元 申請人:三星電子株式會社