專(zhuān)利名稱(chēng)：具有選擇性保持的存儲(chǔ)控制的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有用于存儲(chǔ)數(shù)據(jù)的多個(gè)存儲(chǔ)單元的存儲(chǔ)電路，并且涉及一種控制此種存儲(chǔ)電路中的數(shù)據(jù)保持的方法。
背景技術(shù)：
隨機(jī)存取存儲(chǔ)器通常包括公知為存儲(chǔ)單元的數(shù)據(jù)存儲(chǔ)位置的陣列，在存儲(chǔ)單元處可以保持公知為比特的單獨(dú)數(shù)據(jù)元素。可以對(duì)每一個(gè)存儲(chǔ)單元進(jìn)行尋址，使得可以將來(lái)自外部環(huán)境的數(shù)據(jù)寫(xiě)入存儲(chǔ)單元中，或者可以從存儲(chǔ)單元中讀取數(shù)據(jù)并提供給外部環(huán)境。存取任何特定存儲(chǔ)單元中的數(shù)據(jù)所花費(fèi)的時(shí)間基本上與位置無(wú)關(guān)，因此命名為隨機(jī)存取存儲(chǔ)器。在靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)中的詞語(yǔ)“靜態(tài)”指的是存儲(chǔ)器能夠保持?jǐn)?shù)據(jù)而不必經(jīng)常地刷新或重寫(xiě)存儲(chǔ)單元的能力。相對(duì)的是“動(dòng)態(tài)”隨機(jī)存取存儲(chǔ)器(DRAM)，要求持續(xù)的刷新存儲(chǔ)單元以維持在其中包含的數(shù)據(jù)。
SRAM是易失性存儲(chǔ)器件，并且因此如果斷開(kāi)對(duì)器件的供電，則將丟失全部其存儲(chǔ)的數(shù)據(jù)。
SRAM單元可以用較快但是具有較高泄漏電流的低閾值晶體管或具有較低泄漏電流但是較慢的高閾值晶體管來(lái)實(shí)現(xiàn)。當(dāng)諸如MOS(金屬氧化物半導(dǎo)體)晶體管之類(lèi)的晶體管的閾值電流降低時(shí)，泄漏電流增加。在存儲(chǔ)電路的操作或非操作期間，泄漏電流繼續(xù)流動(dòng)。在待機(jī)狀態(tài)中，SRAM不執(zhí)行寫(xiě)或讀操作，但是繼續(xù)保持?jǐn)?shù)據(jù)。待機(jī)狀態(tài)中的能耗與電路中的晶體管的泄漏電流相對(duì)應(yīng)。當(dāng)晶體管的閾值電壓降低時(shí)，待機(jī)狀態(tài)中的能耗增加。
因此，SRAM單元的問(wèn)題在于可以獲得較低的泄漏或較快的操作速度，而不是同時(shí)獲得這兩者。對(duì)于組合電路，可以通過(guò)使用所謂的腳踏開(kāi)關(guān)的虛地來(lái)實(shí)現(xiàn)從該難題中的解脫。基于低閾值電路，這提供了在接通高閾值腳踏開(kāi)關(guān)晶體管的活動(dòng)模式時(shí)的較快且較高的泄漏操作，并提供了在斷開(kāi)高閾值腳踏開(kāi)關(guān)晶體管的非活動(dòng)或待機(jī)狀態(tài)時(shí)的較低泄漏。然而，對(duì)于SRAM，該方法通常表現(xiàn)欠佳，因?yàn)閿嚅_(kāi)的虛地導(dǎo)致存儲(chǔ)內(nèi)容的丟失。
針對(duì)大部分?jǐn)?shù)據(jù)，該存儲(chǔ)器丟失未必是個(gè)問(wèn)題，但是通常必須保持部分?jǐn)?shù)據(jù)。例如，SRAM可能包含各種數(shù)據(jù)通信緩沖器、中間數(shù)據(jù)、配置、濾波器常數(shù)、暫時(shí)存儲(chǔ)器(srcatch pad)、緩存的數(shù)據(jù)(cashed data)、FFT(快速傅立葉變換)旋轉(zhuǎn)因子等。必須保持哪些SRAM數(shù)據(jù)的問(wèn)題取決于即將到來(lái)的系統(tǒng)的模式或狀態(tài)。
文獻(xiàn)US 2004/0071032 A1公開(kāi)了一種半導(dǎo)體存儲(chǔ)設(shè)備，其中，邏輯電路配置有功率開(kāi)關(guān)，以便在待機(jī)時(shí)斷開(kāi)電源，減小泄漏的電流。同時(shí)，SRAM電路控制襯底偏置以減小泄漏的電流。第一SRAM配置有腳踏開(kāi)關(guān)，可以在沒(méi)有數(shù)據(jù)保留的情況下斷開(kāi)腳踏開(kāi)關(guān)。此外，第二SRAM配置有數(shù)據(jù)保持功能，其中，控制晶體管的基底電壓以便減小泄漏的電流。因此，對(duì)整個(gè)存儲(chǔ)電路進(jìn)行劃分，使得在待機(jī)時(shí)，一些SRAM保持?jǐn)?shù)據(jù)，而不保持?jǐn)?shù)據(jù)的另一些SRAM與電源斷開(kāi)，以減小它們的泄漏電流。因此，必須取決于對(duì)保持?jǐn)?shù)據(jù)的需要，在先將數(shù)據(jù)分配給各個(gè)SRAM。如果數(shù)據(jù)的狀態(tài)發(fā)生變化，這可能需要在進(jìn)入到待機(jī)模式之前，將數(shù)據(jù)從數(shù)據(jù)保持SRAM復(fù)制到數(shù)據(jù)非保持SRAM。而且，保持SRAM部分和非保持SRAM部分之間的大小關(guān)系在操作期間是固定的，并且可能不能夠使之適應(yīng)。

發(fā)明內(nèi)容
因此，本發(fā)明的一個(gè)目的在于提供一種控制存儲(chǔ)電路中的數(shù)據(jù)保持的存儲(chǔ)電路和方法，利用該電路和方法，可以給選定組的SRAM單元提供靈活的數(shù)據(jù)保持性。
該目的通過(guò)如權(quán)利要求1所述的存儲(chǔ)電路和如權(quán)利要求11所述的方法來(lái)實(shí)現(xiàn)。
因此，可以在運(yùn)行期間通過(guò)局部數(shù)據(jù)保持信息來(lái)執(zhí)行保持和非保持模式之間的細(xì)粒度選擇(fine grained selection)。一方面，例如，這允許針對(duì)應(yīng)用及其狀態(tài)來(lái)適應(yīng)必須保持?jǐn)?shù)據(jù)的SRAM部分的大小。另一方面，還可以適應(yīng)物理存儲(chǔ)器中的數(shù)據(jù)項(xiàng)目和數(shù)據(jù)結(jié)構(gòu)的位置。此外，可以將數(shù)據(jù)保持信息編程為選定的寫(xiě)訪問(wèn)序列的副產(chǎn)品。因此，對(duì)于無(wú)需數(shù)據(jù)保持的存儲(chǔ)單元，可以根據(jù)連續(xù)可編程的選擇，將活動(dòng)模式中的低閾值性能與待機(jī)模式中的高閾值泄漏結(jié)合在一起。
可以將多組存儲(chǔ)單元配置為單個(gè)集成存儲(chǔ)電路。
此外，每一個(gè)控制電路均可以包括邏輯門(mén)，邏輯門(mén)適合于在將全局活動(dòng)性控制信號(hào)和局部數(shù)據(jù)保持表示信號(hào)均設(shè)定為非活動(dòng)狀態(tài)時(shí)，將所分配的開(kāi)關(guān)裝置設(shè)定為打開(kāi)開(kāi)關(guān)狀態(tài)，來(lái)斷開(kāi)電源信號(hào)。此外，邏輯門(mén)可以適合于在將全局活動(dòng)性控制信號(hào)和局部數(shù)據(jù)保持表示信號(hào)中的至少一個(gè)設(shè)定為活動(dòng)狀態(tài)時(shí)，將所分配的開(kāi)關(guān)裝置設(shè)定為閉合狀態(tài)，來(lái)連接電源信號(hào)。這種實(shí)施方式以較小的電路修改和很少的開(kāi)銷(xiāo)提供了簡(jiǎn)單的解決方案。
局部數(shù)據(jù)保持表示信號(hào)可以從存儲(chǔ)在存儲(chǔ)電路的至少一個(gè)專(zhuān)用存儲(chǔ)單元中的保持信息中得到。這提供了以下優(yōu)點(diǎn)可以將局部保持信息寫(xiě)入專(zhuān)用存儲(chǔ)單元或從專(zhuān)用存儲(chǔ)單元讀取局部保持信息，從而僅需要很少的附加區(qū)域開(kāi)銷(xiāo)，其中專(zhuān)用存儲(chǔ)單元可以是存儲(chǔ)電路的存儲(chǔ)單元中的一部分。然后可以配置寫(xiě)裝置，用于在對(duì)與至少一個(gè)專(zhuān)用存儲(chǔ)單元相關(guān)聯(lián)的一組存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元的寫(xiě)訪問(wèn)期間，將所需保持信息寫(xiě)入所述至少一個(gè)專(zhuān)用存儲(chǔ)單元中。
可以將開(kāi)關(guān)裝置配置用于將虛電源線選擇性地與相應(yīng)地電勢(shì)和相應(yīng)電源電壓中的至少一個(gè)相連。從而，開(kāi)關(guān)裝置與由控制電路控制的腳踏開(kāi)關(guān)或轉(zhuǎn)換開(kāi)關(guān)(head switch)相對(duì)應(yīng)。
此外，可以將至少兩個(gè)附加開(kāi)關(guān)裝置配置用于將第二電源信號(hào)選擇性地切換到所述至少兩個(gè)虛擬電源線中的相應(yīng)一個(gè)，其中，可以基于附加局部或全局控制信號(hào)來(lái)控制至少兩個(gè)附加開(kāi)關(guān)裝置的所分配一個(gè)的開(kāi)關(guān)狀態(tài)。從而，可以引入一組精確的操作模式，例如包括選擇性數(shù)據(jù)保持和快速讀取且高泄漏的活動(dòng)快速操作模式、選擇性數(shù)據(jù)保持和較慢讀取且較少或“中等”泄漏的活動(dòng)慢速操作模式、以及較低泄漏和數(shù)據(jù)丟失的待機(jī)模式。
多個(gè)存儲(chǔ)單元可以通過(guò)低閾值晶體管來(lái)實(shí)現(xiàn)，并且開(kāi)關(guān)裝置可以通過(guò)高閾值晶體管來(lái)實(shí)現(xiàn)。從而，可以使總泄漏電流最小化。


現(xiàn)在將參考附圖，基于優(yōu)選實(shí)施例來(lái)描述本發(fā)明，其中圖1示出了根據(jù)第一優(yōu)選實(shí)施例的存儲(chǔ)電路的示意性方框圖；以及圖2示出了根據(jù)第一優(yōu)選實(shí)施例的一組專(zhuān)用存儲(chǔ)單元的數(shù)據(jù)保持控制的實(shí)現(xiàn)示例的示意性電路圖。
具體實(shí)施例方式
現(xiàn)在將根據(jù)諸如用于功率臨界應(yīng)用的嵌入式SRAM之類(lèi)的SRAM電路來(lái)描述優(yōu)選實(shí)施例。
圖1示出了根據(jù)第一優(yōu)選實(shí)施例的SRAM結(jié)構(gòu)的示意性方框圖，可以將其配置為集成的存儲(chǔ)電路，并且其包括由圖1的右手部分上的虛線框表示的存儲(chǔ)部分，并且分成SRAM單元C0，0至Cy，z的組30-1至30-n。每一個(gè)組由專(zhuān)用控制電路來(lái)控制，所述專(zhuān)用電路包括數(shù)據(jù)保持標(biāo)識(shí)符的輸入端子DR1至DRn、邏輯單元L1至Ln、和門(mén)或開(kāi)關(guān)單元S1至Sn。此外，控制電路還可以接收全局活動(dòng)性控制信號(hào)A，該信號(hào)A配置用于將存儲(chǔ)電路設(shè)置為待機(jī)狀態(tài)或模式或設(shè)置為活動(dòng)狀態(tài)或模式。可以按照需要選擇組30-1至30-n的每一個(gè)中的存儲(chǔ)單元的個(gè)數(shù)，并且所述個(gè)數(shù)確定了保持控制的粒度。各個(gè)存儲(chǔ)單元C0，0至Cy，z與第一電源線(在圖1中未示出)相連，并且與各個(gè)虛電源線24相連，可以將所述虛擬電源線24通過(guò)開(kāi)關(guān)單元S1至Sn選擇性地切換到基準(zhǔn)電勢(shì)V0，基準(zhǔn)電勢(shì)V0可以是例如地電勢(shì)(即，“虛地”)。可選地，第一電源線可以與地電勢(shì)相連，并且所切換的虛電源線可以選擇性地與預(yù)定電源電壓(即，“虛電源”)相連。另外可選地，可以將虛地和虛電源的以上概念結(jié)合在一個(gè)存儲(chǔ)電路中。
具體地，在組30-1至30-n的每一個(gè)中的SRAM單元的個(gè)數(shù)可以是相同的或在組與組之間可以是不同的。SRAM單元的個(gè)數(shù)是數(shù)據(jù)保持控制所需的粒度和由附加的控制電路產(chǎn)生的面積開(kāi)銷(xiāo)之間的折衷。在每組32個(gè)SRAM單元的情況下，集成電路的硅面積開(kāi)銷(xiāo)總計(jì)僅為很小的百分比。因此，可以在實(shí)際應(yīng)用中實(shí)現(xiàn)較少數(shù)目的SRAM字的組大小。
由圖1的左邊部分中的虛線框表示的控制電路配置用于當(dāng)全局活動(dòng)性控制信號(hào)A為高或處于活動(dòng)狀態(tài)，或當(dāng)各個(gè)局部數(shù)據(jù)保持標(biāo)識(shí)符DR1至DRn為高時(shí)，維持SRAM單元的組30-1至組30-n活動(dòng)，即保持?jǐn)?shù)據(jù)。另一方面，控制電路配置用于當(dāng)全局活動(dòng)性控制信號(hào)A為低或處于非活動(dòng)狀態(tài)，以及各個(gè)局部數(shù)據(jù)保持標(biāo)識(shí)符DR1至DRn為低或處于非活動(dòng)狀態(tài)時(shí)，維持DRAM單元的組30-1至組30-n處于待機(jī)模式，即丟失數(shù)據(jù)。
根據(jù)第一優(yōu)選實(shí)施例，控制電路可以在對(duì)與其相關(guān)聯(lián)的特定組的SRAM單元進(jìn)行寫(xiě)訪問(wèn)期間，自動(dòng)地更新各個(gè)數(shù)據(jù)保持標(biāo)識(shí)符DR1至DRn。在每一次寫(xiě)訪問(wèn)期間，將全局?jǐn)?shù)據(jù)保持輸入(未示出)的值復(fù)制到尋址到的數(shù)據(jù)保持標(biāo)識(shí)符中。例如，當(dāng)將常數(shù)從外部閃速存儲(chǔ)器加載到SRAM電路中時(shí)，全局?jǐn)?shù)據(jù)保持信號(hào)為高，以及將全部尋址到的組的數(shù)據(jù)字的局部數(shù)據(jù)保持標(biāo)識(shí)符設(shè)定為活動(dòng)狀態(tài)，以便在待機(jī)模式期間保持已寫(xiě)入的數(shù)據(jù)。當(dāng)隨后將全局?jǐn)?shù)據(jù)保持信號(hào)設(shè)定為低或非活動(dòng)狀態(tài)時(shí)，在待機(jī)模式期間將不保持例如用于中間數(shù)據(jù)或輸入/輸出緩沖器的其他組字。因此，可以在待機(jī)模式期間，為選定組的SRAM單元提供數(shù)據(jù)保持，而對(duì)于所有其他未選擇的SRAM以及諸如列解碼器、行解碼器、地址緩存器等的其它SRAM電路，具有較低泄漏。
如可以從圖1中推斷的，建議的解決方案可以通過(guò)提供開(kāi)關(guān)單元S1至Sn和邏輯單元L1至Ln用于選擇特定組的SRAM單元，來(lái)配置有簡(jiǎn)單的修改。結(jié)果，在待機(jī)模式中，僅在實(shí)際要求數(shù)據(jù)保持的那些SRAM單元中耗散了泄漏功率。
圖1中的邏輯單元L1至Ln可以通過(guò)提供以上邏輯功能的任意邏輯電路來(lái)實(shí)現(xiàn)。開(kāi)關(guān)單元S1至Sn可以通過(guò)可以集成到存儲(chǔ)單元中的任意合適的半導(dǎo)體開(kāi)關(guān)元件來(lái)實(shí)現(xiàn)?？梢酝獠康靥峁?shù)據(jù)保持標(biāo)識(shí)符DR1和DRn，或者可以從在存儲(chǔ)電路處或在存儲(chǔ)電路中產(chǎn)生的信息中得到數(shù)據(jù)保持標(biāo)識(shí)符DR1和DRn。
圖2示出了圖1的電路的控制電路的一個(gè)特定實(shí)現(xiàn)示例，用于控制一組存儲(chǔ)單元，在本示例中，存儲(chǔ)單元包括一對(duì)N個(gè)比特的SRAM字Bi1至BiN和Bi+1，1至Bi+1，N，其中每一個(gè)比特存儲(chǔ)在專(zhuān)用的SRAM單元中。將所述設(shè)置分成存儲(chǔ)部分30和控制部分20。在本示例中，使用由NMOS晶體管Ti實(shí)現(xiàn)的所謂腳踏開(kāi)關(guān)(foot switch)來(lái)選擇性地選通地電勢(shì)Vss，所述NMOS晶體管Ti由邏輯“或”門(mén)22控制，所述邏輯“或”門(mén)22只要其輸入信號(hào)的至少一個(gè)處于活動(dòng)狀態(tài)，就提供活動(dòng)的輸出信號(hào)。NMOS晶體管Ti和“或”門(mén)22連接在SRAM單元的受控組的虛電源線24和與地電勢(shì)相連的電源線之間?！盎颉遍T(mén)22與圖1的邏輯單元L1至Ln之一相對(duì)應(yīng)，而NMOS晶體管Ti與開(kāi)關(guān)單元S1至Sn之一相對(duì)應(yīng)。各個(gè)數(shù)據(jù)保持標(biāo)識(shí)符DRj是從用于存儲(chǔ)數(shù)據(jù)保持比特DRBi的專(zhuān)用存儲(chǔ)單元中得到的，并且被提供給“或”門(mén)22的輸入端子之一。“或”門(mén)22的另一個(gè)輸入端子接收全局活動(dòng)性控制信號(hào)A。受控組的SRAM單元與提供有電壓Vdd的各個(gè)電源線相連。通過(guò)具有較寬(低阻)高閾值因而具有較低泄漏的晶體管來(lái)實(shí)現(xiàn)NMOS晶體管Ti，并且提供所謂的虛地?？蛇x地，可以通過(guò)與電源電壓Vdd相連的寬高閾值PMOS晶體管、或分別通過(guò)NMOS和PMOS晶體管兩者的組合，來(lái)提供虛電源或者虛地和虛電源的組合。
使用低閾值晶體管來(lái)實(shí)現(xiàn)存儲(chǔ)部分30的全部SRAM單元，并且包括單個(gè)字或具有相鄰地址的幾個(gè)字的SRAM單元組共享由共享的腳踏開(kāi)關(guān)晶體管Ti提供的虛地信號(hào)。如已經(jīng)提到的，在圖2的特定示例中，組的大小等于兩個(gè)SRAM字，并且通過(guò)可以設(shè)定為以下兩種狀態(tài)的NMOS腳踏開(kāi)關(guān)晶體管Ti來(lái)施加選通的電源電壓Vss打開(kāi)狀態(tài)，其中這組SRAM單元操作于正常模式下，即較快但是具有較高泄漏；閉合狀態(tài)，其中這組SRAM單元丟失他們的內(nèi)容物，但是具有較低泄漏。
引入附加的數(shù)據(jù)保持比特DRBi以控制每組字的腳踏開(kāi)關(guān)晶體管Ti。相應(yīng)的存儲(chǔ)單元不需要是從外部可讀的?？梢詫?duì)專(zhuān)用或受控組的SRAM字起作用的讀和/或?qū)懙倪^(guò)程中將存儲(chǔ)單元寫(xiě)為待機(jī)狀態(tài)(例如“0”)或活動(dòng)狀態(tài)(例如“1”)。另外，存儲(chǔ)單元可以操作于高閾值電壓下，因?yàn)橥ㄟ^(guò)行解碼器的輸出來(lái)直接驅(qū)動(dòng)它，從而在關(guān)鍵通道上不存在位線或字線。僅當(dāng)SRAM存儲(chǔ)器變?yōu)榇龣C(jī)狀態(tài)(即，使全局活動(dòng)性控制信號(hào)A為低)時(shí)，數(shù)據(jù)保持比特DRBi發(fā)生作用。
如結(jié)合圖1已經(jīng)提到的，當(dāng)全局活動(dòng)性控制信號(hào)A為高時(shí)、或當(dāng)局部數(shù)據(jù)保持比特DRBi為高時(shí)，受控組的SRAM字是活動(dòng)的，因此保持?jǐn)?shù)據(jù)，其中邏輯狀態(tài)“高”與邏輯值“1”或活動(dòng)狀態(tài)相對(duì)應(yīng)。另一方面，當(dāng)全局活動(dòng)性控制信號(hào)A為低時(shí)、或當(dāng)局部數(shù)據(jù)保持比特DRBi為低時(shí)，這組SRAM字處于待機(jī)模式下，因此丟失數(shù)據(jù)，其中邏輯狀態(tài)“低”與邏輯值“0”或非活動(dòng)狀態(tài)相對(duì)應(yīng)。
以上的邏輯功能可以通過(guò)利用高閾值晶體管實(shí)現(xiàn)的簡(jiǎn)單的“或”門(mén)來(lái)實(shí)現(xiàn)。
對(duì)于諸如列解碼器、行解碼器、地址緩存器等之類(lèi)的所有其他SRAM子電路，當(dāng)他們的性能對(duì)于活動(dòng)模式中的讀/寫(xiě)訪問(wèn)不關(guān)鍵時(shí)，使用高閾值晶體管來(lái)實(shí)現(xiàn)，當(dāng)定時(shí)是關(guān)鍵的時(shí)，使用低閾值晶體管來(lái)實(shí)現(xiàn)。在后一種情況下，可以將直接控制下的腳踏開(kāi)關(guān)用于使待機(jī)功率最小化。
可以將整個(gè)存儲(chǔ)電路的各個(gè)數(shù)據(jù)保持比特DRBi的編程組織作為副產(chǎn)品，或在對(duì)由各個(gè)數(shù)據(jù)保持比特DRBi控制的SRAM字的寫(xiě)訪問(wèn)的過(guò)程中進(jìn)行組織。那么在每一次寫(xiě)訪問(wèn)期間，將全局?jǐn)?shù)據(jù)保持輸入信號(hào)的值復(fù)制到數(shù)據(jù)保持比特DRBi的SRAM單元中。
可選地或附加地，可以將數(shù)據(jù)保持比特DRBi的編程鏈接到其控制的SRAM字之一的讀動(dòng)作。
另外，可以通過(guò)多于一個(gè)的全局活動(dòng)性控制信號(hào)Ai來(lái)控制存儲(chǔ)電路，所述全局活動(dòng)性控制信號(hào)Ai可以與多于一個(gè)的DRB比特相結(jié)合。從而，在數(shù)據(jù)保持模式中可以支持具有存儲(chǔ)單元組的不同子集的多重模式。
最后，根據(jù)第二優(yōu)選實(shí)施例，可以引入三種操作模式來(lái)代替上述每組SRAM單元的兩種操作模式，即選擇性的數(shù)據(jù)保持和泄漏的活動(dòng)模式、選擇性的低泄漏和數(shù)據(jù)丟失的待機(jī)模式?？梢詫⑦@三種操作模式細(xì)化為選擇性的數(shù)據(jù)保持、快讀取且高泄漏的活動(dòng)快操作模式；選擇性的數(shù)據(jù)保持、慢讀取和較少或“中等”泄漏的活動(dòng)慢速操作模式。這可以通過(guò)第二腳踏開(kāi)關(guān)來(lái)實(shí)現(xiàn)，例如，第二腳踏開(kāi)關(guān)配置為與上述第一腳踏開(kāi)關(guān)串聯(lián)，并且與允許在電源和虛地之間有足夠的余量以保持?jǐn)?shù)據(jù)的較低或中等閾值電壓相連。然后可以直接地(即較慢地)支持存儲(chǔ)器讀取操作，或者通過(guò)首先將存儲(chǔ)器切換到活動(dòng)快模式，來(lái)支持存儲(chǔ)器讀取操作。該第二腳踏開(kāi)關(guān)可以全局地或由附加的局部DRB比特來(lái)控制。
應(yīng)該注意的是本發(fā)明不局限于以上優(yōu)選實(shí)施例，而可以用在任意易失性存儲(chǔ)電路中以減小待機(jī)模式中的泄漏電流?？梢詫⒈景l(fā)明應(yīng)用于嵌入式存儲(chǔ)電路，一般用于功率關(guān)鍵產(chǎn)品，更具體地用于數(shù)字信號(hào)處理器等的數(shù)據(jù)存儲(chǔ)器、高速緩存器、流緩沖器等。因此優(yōu)選實(shí)施例可以在所附權(quán)利要求的范圍內(nèi)變化。
還應(yīng)該注意到當(dāng)用在包括權(quán)利要求的說(shuō)明書(shū)中時(shí)，術(shù)語(yǔ)“包括”意欲指定聲明的特征、裝置、步驟或部件的存在，但是不排除另外的一個(gè)或更多特征、裝置、步驟、部件或其組合的存在。另外，權(quán)利要求中的元件之前的詞語(yǔ)“一個(gè)”不排除存在多個(gè)此種元件。此外，任意附圖標(biāo)記并不限制權(quán)利要求的范圍。
權(quán)利要求
1.一種具有用于存儲(chǔ)數(shù)據(jù)的多個(gè)存儲(chǔ)單元(C0，0至Cy，z)的存儲(chǔ)電路，所述存儲(chǔ)電路包括a)至少兩條虛電源線(24)，每一個(gè)均由所述存儲(chǔ)單元的各個(gè)組(30-1至30-n)共享；b)至少兩個(gè)開(kāi)關(guān)裝置(S1至Sn)，用于將電源信號(hào)選擇性地切換到所述至少兩條虛電源線中的相應(yīng)一個(gè)；以及c)至少兩個(gè)控制電路(L1至Ln)，用于接收用于將所述存儲(chǔ)電路設(shè)定為待機(jī)或活動(dòng)狀態(tài)的全局活動(dòng)性控制信號(hào)(A)以及局部數(shù)據(jù)保持表示信號(hào)(DR1至DRn)，并且用于基于所述全局活動(dòng)性控制信號(hào)(A)和所述局部數(shù)據(jù)保持表示信號(hào)(DR1至DRn)來(lái)控制所述至少兩個(gè)開(kāi)關(guān)裝置(S1至Sn)的所分配一個(gè)的開(kāi)關(guān)狀態(tài)。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)電路，其中，將所述多個(gè)存儲(chǔ)單元(C0，0至Cy，z)配置為單獨(dú)的集成存儲(chǔ)電路。
3.根據(jù)權(quán)利要求1或2所述的存儲(chǔ)電路，其中，所述控制電路每一個(gè)均包括邏輯門(mén)(22)，邏輯門(mén)適合于當(dāng)所述全局活動(dòng)性控制信號(hào)和所述局部數(shù)據(jù)保持表示信號(hào)均設(shè)定為非活動(dòng)狀態(tài)時(shí)，將所述分配的開(kāi)關(guān)裝置設(shè)定為打開(kāi)開(kāi)關(guān)狀態(tài)，來(lái)斷開(kāi)所述電源信號(hào)。
4.根據(jù)權(quán)利要求3所述的存儲(chǔ)電路，其中，所述邏輯門(mén)(22)適合于當(dāng)所述全局活動(dòng)性控制信號(hào)和所述局部數(shù)據(jù)保持表示信號(hào)中的至少一個(gè)設(shè)定為活動(dòng)狀態(tài)時(shí)，將所述分配的開(kāi)關(guān)裝置設(shè)定為閉合狀態(tài)，來(lái)連接所述電源信號(hào)。
5.根據(jù)任一前述權(quán)利要求所述的存儲(chǔ)電路，其中，所述存儲(chǔ)電路是集成的靜態(tài)隨機(jī)存取存儲(chǔ)器電路。
6.根據(jù)任一前述權(quán)利要求所述的存儲(chǔ)電路，其中，所述局部數(shù)據(jù)保持表示信號(hào)是從存儲(chǔ)在所述存儲(chǔ)電路的至少一個(gè)專(zhuān)用存儲(chǔ)單元(DRBi)中的保持信息中得到的。
7.根據(jù)權(quán)利要求6所述的存儲(chǔ)電路，還包括寫(xiě)入裝置，用于在對(duì)與所述至少一個(gè)專(zhuān)用存儲(chǔ)單元相關(guān)聯(lián)的一組所述存儲(chǔ)單元的至少一個(gè)存儲(chǔ)單元的寫(xiě)訪問(wèn)期間，將需要的保持信息寫(xiě)入到所述至少一個(gè)專(zhuān)用存儲(chǔ)單元(DRBi)中。
8.根據(jù)任一前述權(quán)利要求所述的存儲(chǔ)電路，還包括至少兩個(gè)附加開(kāi)關(guān)裝置，用于將第二電源信號(hào)選擇性地切換到所述至少兩個(gè)虛電源線的所述相應(yīng)一個(gè)，其中，基于附加的局部或全局控制信號(hào)來(lái)控制所述至少兩個(gè)附加開(kāi)關(guān)裝置(S1至Sn)的所分配一個(gè)的開(kāi)關(guān)狀態(tài)。
9.根據(jù)任一前述權(quán)利要求所述的存儲(chǔ)電路，其中，所述開(kāi)關(guān)裝置(S1至Sn)配置用于將所述虛電源線(24)與相應(yīng)地電勢(shì)和相應(yīng)電源電壓中的至少一個(gè)選擇性地相連。
10.根據(jù)任一前述權(quán)利要求所述的存儲(chǔ)電路，其中，所述多個(gè)存儲(chǔ)單元(C0，0至Cy，z)通過(guò)低閾值晶體管來(lái)實(shí)現(xiàn)，并且所述開(kāi)關(guān)裝置(S1至Sn)通過(guò)高閾值晶體管來(lái)實(shí)現(xiàn)。
11.一種用于控制存儲(chǔ)電路中的數(shù)據(jù)保持的方法，所述方法包括步驟a)將電源信號(hào)選擇性地切換到至少兩個(gè)虛電源線的相應(yīng)一個(gè)，每一個(gè)虛電源線均由多組存儲(chǔ)單元(C0，0至Cy，z)的相應(yīng)一組共享；以及b)基于全局活動(dòng)性控制信號(hào)(A)和局部數(shù)據(jù)保持表示信號(hào)(DR1至DRn)來(lái)控制所述開(kāi)關(guān)步驟，所述全局活動(dòng)性控制信號(hào)(A)用于將所述存儲(chǔ)電路設(shè)定為待機(jī)狀態(tài)或活動(dòng)狀態(tài)，以及所述局部數(shù)據(jù)保持表示信號(hào)(DR1至DRn)被分配給專(zhuān)用組的存儲(chǔ)單元。
12.根據(jù)權(quán)利要求11所述的方法，其中，所述多組存儲(chǔ)單元(C0，0至Cy，z)配置為單獨(dú)的集成存儲(chǔ)電路。
全文摘要
本發(fā)明涉及一種存儲(chǔ)電路和用于控制存儲(chǔ)電路中的數(shù)據(jù)保持的方法，其中，將電源信號(hào)選擇性地切換到至少兩個(gè)虛電源線(24)的相應(yīng)一個(gè)，每一個(gè)虛電源線均由多組存儲(chǔ)單元(C
文檔編號(hào)G11C5/14GK101061547SQ200580039840
公開(kāi)日2007年10月24日 申請(qǐng)日期2005年9月19日 優(yōu)先權(quán)日2004年9月22日
發(fā)明者科內(nèi)利斯·H·范貝克萊 申請(qǐng)人:皇家飛利浦電子股份有限公司