專利名稱：輸出具有隨機(jī)計(jì)數(shù)值的計(jì)數(shù)信號(hào)的計(jì)數(shù)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總地涉及一種半導(dǎo)體器件，且更具體地涉及一種計(jì)數(shù)器。

發(fā)明內(nèi)容
一般而言，計(jì)數(shù)器一般用作一種用于測(cè)量半導(dǎo)體存儲(chǔ)器件內(nèi)的特定操作時(shí)間(例如，DRAM的刷新周期)的器件，或者一種用于生成具有從初始值逐漸增加的位值的信號(hào)的器件(例如，半導(dǎo)體存儲(chǔ)器件的地址發(fā)生器)。
在現(xiàn)有技術(shù)計(jì)數(shù)器中，當(dāng)執(zhí)行計(jì)數(shù)操作時(shí)，累積的計(jì)數(shù)值逐漸增加或減少。例如，圖1中示出由4位計(jì)數(shù)器輸出的計(jì)數(shù)信號(hào)COUNT的時(shí)序圖，該計(jì)數(shù)器同時(shí)執(zhí)行計(jì)數(shù)操作。參見(jiàn)圖1，當(dāng)現(xiàn)有技術(shù)計(jì)數(shù)器執(zhí)行計(jì)數(shù)操作時(shí)，計(jì)數(shù)信號(hào)COUNT的位B0到B3的邏輯值改變?nèi)缦卤怼?br> 表1


同時(shí)，隨著半導(dǎo)體器件的制造技術(shù)的發(fā)展，已經(jīng)開(kāi)發(fā)了具有各種操作性能的半導(dǎo)體器件。因此，存在根據(jù)半導(dǎo)體器件的操作性能使計(jì)數(shù)器的計(jì)數(shù)操作多樣化的需求。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)實(shí)施例是其提供一種可通過(guò)輸出具有隨機(jī)計(jì)數(shù)值的計(jì)數(shù)信號(hào)而執(zhí)行半導(dǎo)體器件的各種操作的計(jì)數(shù)器。
根據(jù)本發(fā)明的一方面的計(jì)數(shù)器包括時(shí)鐘發(fā)生器和計(jì)數(shù)電路。時(shí)鐘發(fā)生器基于輸入時(shí)鐘信號(hào)生成具有不同相位的第一和第二時(shí)鐘信號(hào)。響應(yīng)第一和第二時(shí)鐘信號(hào)，計(jì)數(shù)電路執(zhí)行計(jì)數(shù)操作并且輸出具有隨機(jī)計(jì)數(shù)值的計(jì)數(shù)信號(hào)。
根據(jù)本發(fā)明的另一方面的計(jì)數(shù)器包括第一反相器和計(jì)數(shù)電路。第一反相器將輸入信號(hào)取反并且輸出經(jīng)取反的輸入信號(hào)。計(jì)數(shù)電路響應(yīng)輸入信號(hào)和經(jīng)取反的輸入信號(hào)執(zhí)行計(jì)數(shù)操作，并且輸出具有隨機(jī)計(jì)數(shù)值的計(jì)數(shù)信號(hào)。計(jì)數(shù)信號(hào)包括第一和第二位。計(jì)數(shù)電路包括第一觸發(fā)器，其響應(yīng)輸入信號(hào)而接收輸出信號(hào)并且輸出第一位；以及第二觸發(fā)器，其響應(yīng)經(jīng)取反的輸入信號(hào)而接收第一位并且輸出第二位和具有與第二位的邏輯值相對(duì)的邏輯值的輸出信號(hào)。
根據(jù)本發(fā)明再另一方面的計(jì)數(shù)器包括時(shí)鐘發(fā)生器和計(jì)數(shù)電路。時(shí)鐘發(fā)生器基于輸入時(shí)鐘信號(hào)生成具有不同相位的第一和第二時(shí)鐘信號(hào)。響應(yīng)第一和第二時(shí)鐘信號(hào)，計(jì)數(shù)電路執(zhí)行計(jì)數(shù)操作并且輸出具有隨機(jī)計(jì)數(shù)值的計(jì)數(shù)信號(hào)。計(jì)數(shù)信號(hào)包括第一到第四位。計(jì)數(shù)電路包括第一反相器，將第一時(shí)鐘信號(hào)取反并且輸出經(jīng)取反的第一時(shí)鐘信號(hào)；第二反相器，將第二時(shí)鐘信號(hào)取反并且輸出經(jīng)取反的第二時(shí)鐘信號(hào)；第一觸發(fā)器，響應(yīng)第一時(shí)鐘信號(hào)而接收第一輸出信號(hào)并且輸出第一位；第二觸發(fā)器，響應(yīng)經(jīng)取反的第一時(shí)鐘信號(hào)而接收第一位并且輸出第三位和具有與第三位的邏輯值相對(duì)的邏輯值的第一輸出信號(hào)；第三觸發(fā)器，響應(yīng)第二時(shí)鐘信號(hào)而接收第二輸出信號(hào)并且輸出第二位；以及第四觸發(fā)器，響應(yīng)經(jīng)取反的第二時(shí)鐘信號(hào)而接收第二位并且輸出第四位和具有與第四位的邏輯值相對(duì)的邏輯值的第二輸出信號(hào)。


通過(guò)當(dāng)結(jié)合附圖考慮時(shí)參考下面的詳細(xì)說(shuō)明，本發(fā)明的更完整理解及其許多伴隨的優(yōu)點(diǎn)將由于其被更好理解而容易地顯而易見(jiàn)，圖中類似的參考符號(hào)指示相同或類似的部件，其中圖1是時(shí)序圖，圖示了由相關(guān)技術(shù)中的計(jì)數(shù)器生成的計(jì)數(shù)信號(hào)的位；圖2是根據(jù)本發(fā)明的一實(shí)施例的計(jì)數(shù)器的電路圖；圖3是與圖2中所示的時(shí)鐘發(fā)生器的操作相關(guān)的信號(hào)的時(shí)序圖；圖4和5是圖2中所示的觸發(fā)器的詳細(xì)電路圖；圖6是與圖2中所示的計(jì)數(shù)器的操作相關(guān)的信號(hào)的時(shí)序圖；圖7是根據(jù)本發(fā)明的另一實(shí)施例的計(jì)數(shù)器的電路圖；以及圖8是根據(jù)本發(fā)明的再另一實(shí)施例的計(jì)數(shù)器的電路圖。
具體實(shí)施例方式
現(xiàn)在將參照附圖結(jié)合某些示范性實(shí)施例詳細(xì)描述本發(fā)明。
圖2是根據(jù)本發(fā)明的一實(shí)施例的計(jì)數(shù)器的電路圖。
參見(jiàn)圖2，計(jì)數(shù)器100包括時(shí)鐘發(fā)生器110和計(jì)數(shù)電路120。
時(shí)鐘發(fā)生器110基于輸入時(shí)鐘信號(hào)CLK生成具有不同相位的時(shí)鐘信號(hào)CLK1和CLK2。更詳細(xì)地，時(shí)鐘發(fā)生器110包括反相器111和D觸發(fā)器112和113。反相器111將輸入時(shí)鐘信號(hào)CLK取反并且輸出經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB。D觸發(fā)器112通過(guò)時(shí)鐘輸入端子CK接收輸入時(shí)鐘信號(hào)CLK，通過(guò)輸入端子D接收輸出信號(hào)OUT1，并且通過(guò)輸出端子Q輸出時(shí)鐘信號(hào)CLK1。D觸發(fā)器113通過(guò)時(shí)鐘輸入端子CK接收經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB，通過(guò)輸入端子D接收時(shí)鐘信號(hào)CLK1，并且通過(guò)輸出端子Q輸出時(shí)鐘信號(hào)CLK2，以及輸出具有與時(shí)鐘信號(hào)CLK2的邏輯值相對(duì)的邏輯值的輸出信號(hào)OUT1。響應(yīng)清除信號(hào)CLR，D觸發(fā)器113被重置。
計(jì)數(shù)電路120響應(yīng)時(shí)鐘信號(hào)CLK1、CLK2而執(zhí)行計(jì)數(shù)操作并且輸出具有隨機(jī)計(jì)數(shù)值的計(jì)數(shù)信號(hào)CNT。在本實(shí)施例中，將描述其中計(jì)數(shù)信號(hào)CNT是4位(即，計(jì)數(shù)信號(hào)CNT包括位W1到W4)的一實(shí)例。計(jì)數(shù)電路120包括反相器121和122以及觸發(fā)器123到126。反相器121將時(shí)鐘信號(hào)CLK1取反并且輸出經(jīng)取反的時(shí)鐘信號(hào)CLK1B。反相器122將時(shí)鐘信號(hào)CLK2取反并且輸出經(jīng)取反的時(shí)鐘信號(hào)CLK2B。觸發(fā)器123響應(yīng)時(shí)鐘信號(hào)CLK而接收輸出信號(hào)OUT2并且輸出位W1。觸發(fā)器124響應(yīng)經(jīng)取反的時(shí)鐘信號(hào)CLK1B而接收位W1，并且輸出位W3和具有與位W3的邏輯值相對(duì)的邏輯值的輸出信號(hào)OUT2。觸發(fā)器125響應(yīng)時(shí)鐘信號(hào)CLK2而接收輸出信號(hào)OUT3并且輸出位W2。觸發(fā)器126響應(yīng)經(jīng)取反的時(shí)鐘信號(hào)CLK2B而接收位W2，并且輸出位W4和具有與位W4的邏輯值相對(duì)的邏輯值的輸出信號(hào)OUT3。
計(jì)數(shù)器100可以還包括時(shí)鐘恢復(fù)電路130。時(shí)鐘恢復(fù)電路130包括XOR門131到133。響應(yīng)位W1和W3，XOR門131輸出經(jīng)恢復(fù)的時(shí)鐘信號(hào)CLK1′。優(yōu)選地，經(jīng)恢復(fù)的時(shí)鐘信號(hào)CLK1′可以具有與時(shí)鐘信號(hào)CLK1的相位相同的相位。響應(yīng)位W2、W4，XOR門132輸出經(jīng)恢復(fù)的時(shí)鐘信號(hào)CLK2′。優(yōu)選地，經(jīng)恢復(fù)的時(shí)鐘信號(hào)CLK2′可以具有與時(shí)鐘信號(hào)CLK2的相位相同的相位。響應(yīng)經(jīng)恢復(fù)的時(shí)鐘信號(hào)CLK1′、CLK2′，XOR門133輸出經(jīng)恢復(fù)的輸入時(shí)鐘信號(hào)CLK′。
圖3是與圖2中所示的時(shí)鐘發(fā)生器的操作相關(guān)的信號(hào)的時(shí)序圖。
參見(jiàn)圖3，時(shí)鐘信號(hào)CLK1被同步到時(shí)鐘信號(hào)CLK的上升沿，并且時(shí)鐘信號(hào)CLK2被同步到時(shí)鐘信號(hào)CLK的下降沿，因此時(shí)鐘信號(hào)CLK1和時(shí)鐘信號(hào)CLK2的邏輯值被改變。從圖3中可以看到，時(shí)鐘信號(hào)CLK1、CLK2的邏輯值的改變類似′10′→′11′→′01′→′00′。
圖4是圖2中的112所示的觸發(fā)器的詳細(xì)電路圖。圖2中的觸發(fā)器123和125具有與觸發(fā)器112相同的構(gòu)造和操作。因此，下面將觸發(fā)器112作為實(shí)例來(lái)描述以避免重復(fù)。
觸發(fā)器112包括反相器141、142和146，鎖存電路143和145以及開(kāi)關(guān)電路144。反相器141將輸入時(shí)鐘信號(hào)CLK取反，并將經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB輸出到反相器142、鎖存電路143和145以及開(kāi)關(guān)電路144。反相器141可以使用包括PMOS晶體管P1和NMOS晶體管N1的CMOS反相器來(lái)實(shí)施。反相器141的構(gòu)造和操作是本領(lǐng)域普通技術(shù)人員公知的并且因此將不描述。
反相器142響應(yīng)輸入時(shí)鐘信號(hào)CLK和經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB將從觸發(fā)器113接收的輸出信號(hào)OUT1取反，并且輸出經(jīng)取反的輸出信號(hào)OUT1B。優(yōu)選地，當(dāng)時(shí)鐘信號(hào)CLK為邏輯低時(shí)，反相器142將輸出信號(hào)OUT1取反，并且輸出經(jīng)取反的輸出信號(hào)OUT1B。反相器142包括PMOS晶體管P2、P3和NMOS晶體管N2和N3。PMOS晶體管P2具有內(nèi)部電壓VDD輸入到其的源和輸出信號(hào)OUT1輸入到其的柵。響應(yīng)輸出信號(hào)OUT1，PMOS晶體管P2被接通或關(guān)斷。PMOS晶體管P3具有連接到PMOS晶體管P2的漏的源、輸入時(shí)鐘信號(hào)CLK輸入到其的柵以及連接到節(jié)點(diǎn)D1的漏。響應(yīng)時(shí)鐘信號(hào)CLK，PMOS晶體管P3被接通或關(guān)斷。NMOS晶體管N2具有連接到節(jié)點(diǎn)D1的漏和經(jīng)取反的時(shí)鐘信號(hào)CLKB輸入到其的柵。響應(yīng)經(jīng)取反的時(shí)鐘信號(hào)CLKB，NMOS晶體管N2被接通或關(guān)斷。NMOS晶體管N3具有連接到NMOS晶體管N2的源的漏、輸出信號(hào)OUT1輸入到其的柵以及地電壓VSS輸入到其的源。響應(yīng)輸出信號(hào)OUT1，NMOS晶體管N3被接通或關(guān)斷。
響應(yīng)輸入時(shí)鐘信號(hào)CLK和經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB，鎖存電路143鎖存經(jīng)取反的輸出信號(hào)OUT1B并且輸出鎖存信號(hào)LAT1。鎖存電路143包括連接到節(jié)點(diǎn)D1和D2的反相器147和148。更詳細(xì)地，節(jié)點(diǎn)D1連接到反相器147的輸出端子和反相器148的輸入端子，并且節(jié)點(diǎn)D2連接到反相器147的輸入端子和反相器148的輸出端子。反相器147包括PMOS晶體管P4、P5以及NMOS晶體管N4和N5。PMOS晶體管P4和P5以及NMOS晶體管N4和N5與PMOS晶體管P2和P3以及NMOS晶體管N2和N3具有相同的結(jié)構(gòu)和操作，并且因此將不描述。反相器147響應(yīng)輸入時(shí)鐘信號(hào)CLK和經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB而操作。反相器148將經(jīng)取反的輸出信號(hào)OUT1B取反并且將經(jīng)取反的信號(hào)作為鎖存信號(hào)LAT1輸出到節(jié)點(diǎn)D2。
開(kāi)關(guān)電路144連接在鎖存電路143和145之間，并且響應(yīng)輸入時(shí)鐘信號(hào)CLK和經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB而將鎖存信號(hào)LAT1傳遞到鎖存電路145。開(kāi)關(guān)電路144包括PMOS晶體管P7和NMOS晶體管N7。PMOS晶體管P7連接在節(jié)點(diǎn)D2和D3之間，并且響應(yīng)經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB而接通或關(guān)斷。NMOS晶體管N7連接在節(jié)點(diǎn)D2和D3之間，并且響應(yīng)輸入時(shí)鐘信號(hào)CLK而接通或關(guān)斷。優(yōu)選地，當(dāng)輸入時(shí)鐘信號(hào)CLK為邏輯高時(shí)，開(kāi)關(guān)電路144輸出鎖存信號(hào)LAT1到鎖存電路145。
鎖存電路145響應(yīng)輸入時(shí)鐘信號(hào)CLK和經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB而鎖存從開(kāi)關(guān)電路144接收的鎖存信號(hào)LAT1并且輸出鎖存信號(hào)LAT2。鎖存電路145包括連接到節(jié)點(diǎn)D3和D4的反相器149和150。更詳細(xì)地，節(jié)點(diǎn)D3連接到反相器149的輸出端子和反相器150的輸入端子，并且節(jié)點(diǎn)D4連接到反相器149的輸入端子和反相器150的輸出端子。
反相器149包括PMOS晶體管P8和P9以及NMOS晶體管N8和N9。PMOS晶體管P8和P9以及NMOS晶體管N8和N9與PMOS晶體管P2和P3以及NMOS晶體管N2和N3具有相同的構(gòu)造和操作，并且因此將不描述。反相器149響應(yīng)輸入時(shí)鐘信號(hào)CLK和經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB而操作。反相器150將鎖存信號(hào)LAT1取反并且將經(jīng)取反的信號(hào)作為鎖存信號(hào)LAT2輸出到節(jié)點(diǎn)D4。反相器146將鎖存信號(hào)LAT2取反并且將經(jīng)取反的信號(hào)作為時(shí)鐘信號(hào)CLK1輸出。反相器146包括PMOS晶體管P11和NMOS晶體管N11。
圖5是圖2中的113所示的觸發(fā)器的詳細(xì)電路圖。圖2中的觸發(fā)器124和126具有與觸發(fā)器113相同的構(gòu)造和操作。因此，為了簡(jiǎn)化描述，僅將觸發(fā)器113的構(gòu)造和操作作為實(shí)例描述。
觸發(fā)器113包括反相器161、162、163、167和168，鎖存電路164和166，開(kāi)關(guān)電路165和重置電路169。
反相器161將經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB取反，并且將輸入時(shí)鐘信號(hào)CLK分別輸出到反相器163、鎖存電路164和166以及開(kāi)關(guān)電路165。反相器161包括PMOS晶體管P21和NMOS晶體管N21。
反相器162將清除信號(hào)CLR取反并且輸出經(jīng)取反的清除信號(hào)CLRB。反相器162包括PMOS晶體管P22和NMOS晶體管N22。
反相器163響應(yīng)經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB和輸入時(shí)鐘信號(hào)CLK將時(shí)鐘信號(hào)CLK1取反，并且輸出經(jīng)取反的時(shí)鐘信號(hào)CLK1B。反相器163包括PMOS晶體管P23和P24以及NMOS晶體管N23和N24。PMOS晶體管P23和P24以及NMOS晶體管N23和N24具有與PMOS晶體管P2和P3以及NMOS晶體管N2和N3相同的構(gòu)造和操作，并且因此將不描述。
鎖存電路164響應(yīng)輸入時(shí)鐘信號(hào)CLK和經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB鎖存經(jīng)取反的時(shí)鐘信號(hào)CLK1B并且輸出鎖存信號(hào)LAT11。鎖存電路164包括連接到節(jié)點(diǎn)D11和D12的反相器171和172。更詳細(xì)地，節(jié)點(diǎn)D11連接到反相器171的輸出端子和反相器172的輸入端子，并且節(jié)點(diǎn)D12連接到反相器171的輸入端子和反相器172的輸出端子。反相器171包括PMOS晶體管P25和P26以及NMOS晶體管N25和N26。PMOS晶體管P25和P26以及NMOS晶體管N25和N26與PMOS晶體管P2和P3以及NMOS晶體管N2和N3具有相同的構(gòu)造和操作。反相器171響應(yīng)輸入時(shí)鐘信號(hào)CLK和經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB而操作。反相器172將經(jīng)取反的時(shí)鐘信號(hào)CLK1B取反并且將經(jīng)取反的信號(hào)作為鎖存信號(hào)LAT11輸出到節(jié)點(diǎn)D12。
開(kāi)關(guān)電路165連接在鎖存電路164和166之間，并且響應(yīng)輸入時(shí)鐘信號(hào)CLK和經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB而將鎖存信號(hào)LAT11輸出到鎖存電路166的輸入節(jié)點(diǎn)D13。開(kāi)關(guān)電路165包括PMOS晶體管P28和NMOS晶體管N28。PMOS晶體管P28連接在節(jié)點(diǎn)D12和D13之間，并且響應(yīng)輸入時(shí)鐘信號(hào)CLK而接通或關(guān)斷。NMOS晶體管N28連接在節(jié)點(diǎn)D12、D13之間，并且響應(yīng)經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB而接通或關(guān)斷。優(yōu)選地，當(dāng)輸入時(shí)鐘信號(hào)CLK為邏輯低時(shí)，開(kāi)關(guān)電路165輸出鎖存信號(hào)LAT11到輸入節(jié)點(diǎn)D13。
鎖存電路166響應(yīng)輸入時(shí)鐘信號(hào)CLK和經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB鎖存通過(guò)輸入節(jié)點(diǎn)D13從開(kāi)關(guān)電路165接收的鎖存信號(hào)LAT11，并且輸出鎖存信號(hào)LAT12。鎖存電路166包括連接到節(jié)點(diǎn)D13和D14的反相器173和174。更詳細(xì)地，節(jié)點(diǎn)D13連接到反相器173的輸出端子和反相器174的輸入端子，并且節(jié)點(diǎn)D14連接到反相器173的輸入端子和反相器174的輸出端子。反相器173包括PMOS晶體管P29和P30以及NMOS晶體管N29和N30。PMOS晶體管P29和P30以及NMOS晶體管N29和N30與PMOS晶體管P2和P3以及NMOS晶體管N2和N3具有相同的構(gòu)造和操作，并且因此為了簡(jiǎn)化將不描述。反相器173響應(yīng)輸入時(shí)鐘信號(hào)CLK和經(jīng)取反的輸入時(shí)鐘信號(hào)CLKB而操作。反相器174將鎖存信號(hào)LAT11取反并且將經(jīng)取反的信號(hào)作為鎖存信號(hào)LAT12輸出到節(jié)點(diǎn)D14。
反相器167將鎖存信號(hào)LAT12取反并且輸出經(jīng)取反的信號(hào)作為時(shí)鐘信號(hào)CLK2。反相器167包括PMOS晶體管P11和NMOS晶體管N11。
反相器168將通過(guò)節(jié)點(diǎn)D13從開(kāi)關(guān)電路165接收的鎖存信號(hào)LAT11取反，并且輸出經(jīng)取反的信號(hào)作為輸出信號(hào)OUT1。反相器168包括PMOS晶體管P33和NMOS晶體管N33。
響應(yīng)經(jīng)取反的清除信號(hào)CLRB，重置電路169將節(jié)點(diǎn)D13放電到地電壓VSS，從而重置鎖存電路166。重置電路169可以使用NMOS晶體管來(lái)實(shí)施。在此情形中，當(dāng)經(jīng)取反的清除信號(hào)CLRB為邏輯高時(shí)，重置電路169將節(jié)點(diǎn)D13放電到地電壓VSS。
下面將參照?qǐng)D6描述計(jì)數(shù)器100的操作。
如果在設(shè)置期間清除信號(hào)CLR初始地變?yōu)檫壿嫷?，則響應(yīng)清除信號(hào)CLR，時(shí)鐘發(fā)生器110的D觸發(fā)器113和計(jì)數(shù)電路120的觸發(fā)器124和126被重置。結(jié)果，D觸發(fā)器113、124和126分別將輸出信號(hào)OUT1、OUT2和OUT3輸出為邏輯高。之后，如果時(shí)鐘信號(hào)CLK1被切換，則時(shí)鐘發(fā)生器110的D觸發(fā)器112在時(shí)鐘信號(hào)CLK的每個(gè)上升沿切換時(shí)鐘信號(hào)CLK1。另外，D觸發(fā)器113在時(shí)鐘信號(hào)CLK的每個(gè)下降沿分別切換時(shí)鐘信號(hào)CLK2和輸出信號(hào)OUT1。
更詳細(xì)地，在時(shí)鐘信號(hào)CLK的第一上升沿，D觸發(fā)器112接收輸出信號(hào)OUT1并且將時(shí)鐘信號(hào)CLK1輸出為邏輯高。另外，在時(shí)鐘信號(hào)CLK的第一下降沿，D觸發(fā)器113接收時(shí)鐘信號(hào)CLK1并且將時(shí)鐘信號(hào)CLK2輸出為邏輯高并且將輸出信號(hào)OUT1輸出為邏輯低。之后，在時(shí)鐘信號(hào)CLK的第二上升沿，D觸發(fā)器112接收輸出信號(hào)OUT1并且將時(shí)鐘信號(hào)CLK1輸出為邏輯低。另外，在時(shí)鐘信號(hào)CLK的第二下降沿，D觸發(fā)器113接收時(shí)鐘信號(hào)CLK1，并且將時(shí)鐘信號(hào)CLK2輸出為邏輯低并且將輸出信號(hào)OUT1輸出為邏輯高。
之后，每當(dāng)時(shí)鐘信號(hào)CLK1切換時(shí)，D觸發(fā)器112和113就重復(fù)上面提到的操作過(guò)程。結(jié)果，當(dāng)時(shí)鐘信號(hào)CLK切換時(shí)，時(shí)鐘信號(hào)CLK1、CLK2的邏輯值連續(xù)地改變類似′10′→′11′→′01′→′00′→′10′…。
計(jì)數(shù)電路120的反相器121和122分別將時(shí)鐘信號(hào)CLK1和CLK2取反，并且分別輸出經(jīng)取反的時(shí)鐘信號(hào)CLK1B和CLK2B。計(jì)數(shù)電路120的D觸發(fā)器123到126以與D觸發(fā)器112和113相似的方式操作。D觸發(fā)器123在時(shí)鐘信號(hào)CLK1的每個(gè)上升(riding)沿切換計(jì)數(shù)信號(hào)CNT的位W1，并且D觸發(fā)器124在經(jīng)取反的時(shí)鐘信號(hào)CLK1B的每個(gè)上升沿切換計(jì)數(shù)信號(hào)CNT的位W2。
另外，D觸發(fā)器125在時(shí)鐘信號(hào)CLK2的每個(gè)上升(riding)沿切換計(jì)數(shù)信號(hào)CNT的位W3，并且D觸發(fā)器126在經(jīng)取反的時(shí)鐘信號(hào)CLK2B的每個(gè)上升(riding)沿切換計(jì)數(shù)信號(hào)CNT的位W4。因此，計(jì)數(shù)信號(hào)CNT的位W1到W4的邏輯值和計(jì)數(shù)值被隨機(jī)地改變，如下表中所示。
表2

同時(shí)，輸入到計(jì)數(shù)器100的輸入時(shí)鐘信號(hào)CLK可以由時(shí)鐘恢復(fù)電路130所恢復(fù)。響應(yīng)位W1和W3，時(shí)鐘恢復(fù)電路130的XOR門131輸出經(jīng)恢復(fù)的時(shí)鐘信號(hào)CLK1′。響應(yīng)位W2和W4，時(shí)鐘恢復(fù)電路130的XOR門132輸出經(jīng)恢復(fù)的時(shí)鐘信號(hào)CLK2′。響應(yīng)經(jīng)恢復(fù)的時(shí)鐘信號(hào)CLK1′和CLK2′，時(shí)鐘恢復(fù)電路130的XOR門133輸出經(jīng)恢復(fù)的輸入時(shí)鐘信號(hào)CLK′。輸入時(shí)鐘信號(hào)CLK與時(shí)鐘信號(hào)CLK1和CLK2之間的關(guān)系可以以下面的邏輯運(yùn)算等式來(lái)表達(dá)。
等式1CLK＝CLK1 XOR CLK2，CLK1＝CLK XOR CLK2，CLK2＝CLK XOR CLK1另外，輸入時(shí)鐘信號(hào)CLK與位W1到W4之間的關(guān)系可以以下面的邏輯運(yùn)算等式來(lái)表達(dá)。
等式2CLK＝W1 XOR W2 XOR W3 XOR W4，W1＝CLK XOR W2 XOR W3 XOR W4，W2＝CLK XOR W1 XOR W3 XOR W4，W3＝CLK XOR W1 XOR W2 XOR W4，W4＝CLK XOR W1 XOR W2 XOR W3圖7是根據(jù)本發(fā)明的另一實(shí)施例的計(jì)數(shù)器的電路圖。
參見(jiàn)圖7，計(jì)數(shù)器200包括時(shí)鐘發(fā)生器210、計(jì)數(shù)電路220和時(shí)鐘恢復(fù)電路230。
時(shí)鐘發(fā)生器210基于輸入時(shí)鐘信號(hào)CLK輸出時(shí)鐘信號(hào)CLK1和CLK2。時(shí)鐘發(fā)生器210包括反相器211和D觸發(fā)器212和213。反相器211以及D觸發(fā)器212和213具有與反相器111以及D觸發(fā)器112和113相同的構(gòu)造和操作，并且將不描述。
響應(yīng)時(shí)鐘信號(hào)CLK1和CLK2，計(jì)數(shù)電路220執(zhí)行計(jì)數(shù)操作并且輸出具有隨機(jī)計(jì)數(shù)值的計(jì)數(shù)信號(hào)CNT。在本實(shí)施例中，將其中計(jì)數(shù)信號(hào)CNT是8位(即計(jì)數(shù)信號(hào)CNT包括位W11到W18)的實(shí)例作為實(shí)例來(lái)描述。計(jì)數(shù)電路220包括計(jì)數(shù)單元240和250。
響應(yīng)從時(shí)鐘發(fā)生器210接收的時(shí)鐘信號(hào)CLK1和CLK2，計(jì)數(shù)單元240執(zhí)行計(jì)數(shù)操作并且輸出內(nèi)部信號(hào)C1到C4。計(jì)數(shù)單元240包括反相器241_和242以及D觸發(fā)器243到246。反相器241_和242以及D觸發(fā)器243到246具有與反相器121_和122以及D觸發(fā)器123到126相同的構(gòu)造和操作，并且將不描述。
計(jì)數(shù)單元250包括輸出單元260_和270。響應(yīng)內(nèi)部信號(hào)C1_和C3，輸出單元260輸出位W11、W13、W15和W17。輸出單元260包括反相器261_和262以及D觸發(fā)器263到266。反相器261_和262分別將內(nèi)部信號(hào)C1_和C3取反，并且分別輸出經(jīng)取反的內(nèi)部信號(hào)C1B_和C3B。響應(yīng)內(nèi)部信號(hào)C1，D觸發(fā)器263輸出位W11。在內(nèi)部信號(hào)C1的每個(gè)上升(riding)沿，D觸發(fā)器263切換位W11。響應(yīng)經(jīng)取反的內(nèi)部信號(hào)C1B，D觸發(fā)器264輸出位W13。在經(jīng)取反的內(nèi)部信號(hào)C1B的每個(gè)上升(riding)沿，D觸發(fā)器264切換位W13。響應(yīng)內(nèi)部信號(hào)C3，D觸發(fā)器265輸出位W15。在內(nèi)部信號(hào)C3的每個(gè)上升(riding)沿，D觸發(fā)器265切換位W15。響應(yīng)經(jīng)取反的內(nèi)部信號(hào)C3B，D觸發(fā)器266輸出位W17。在經(jīng)取反的內(nèi)部信號(hào)C3B的每個(gè)上升(riding)沿，D觸發(fā)器266切換位W17。D觸發(fā)器263到266具有與D觸發(fā)器123到126相同的構(gòu)造和操作，并且因此將不描述。
響應(yīng)內(nèi)部信號(hào)C2_和C4，輸出單元270輸出位W12、W14、W16和W18。輸出單元270包括反相器271_和272以及D觸發(fā)器273到276。反相器271_和272分別將內(nèi)部信號(hào)C2_和C4取反，并且分別輸出經(jīng)取反的內(nèi)部信號(hào)C2B_和C4B。響應(yīng)內(nèi)部信號(hào)C2，D觸發(fā)器273輸出位W12。在內(nèi)部信號(hào)C2的每個(gè)上升沿，D觸發(fā)器273切換位W12。響應(yīng)經(jīng)取反的內(nèi)部信號(hào)C2B，D觸發(fā)器274輸出位W14。在經(jīng)取反的內(nèi)部信號(hào)C2B的每個(gè)上升(riding)沿，D觸發(fā)器274切換位W14。響應(yīng)內(nèi)部信號(hào)C4，D觸發(fā)器275輸出位W16。在內(nèi)部信號(hào)C4的每個(gè)上升(riding)沿，D觸發(fā)器275切換位W16。響應(yīng)經(jīng)取反的內(nèi)部信號(hào)C4B，D觸發(fā)器276輸出位W18。在經(jīng)取反的內(nèi)部信號(hào)C4B的每個(gè)上升(riding)沿，D觸發(fā)器276切換位W18。D觸發(fā)器273到276具有與D觸發(fā)器123到126相同的構(gòu)造和操作，并且因此將不描述。
因此，計(jì)數(shù)信號(hào)CNT的位W11到W18的邏輯值和計(jì)數(shù)值如下表中所示地隨機(jī)改變。
表3

在表3中，“A”表示當(dāng)位W18是最低有效位時(shí)的計(jì)數(shù)值，且“B”表示當(dāng)位W1是最低有效位時(shí)的計(jì)數(shù)值。
同時(shí)，計(jì)數(shù)器200還可以包括時(shí)鐘恢復(fù)電路230。時(shí)鐘恢復(fù)電路230包括恢復(fù)電路280、290?；謴?fù)電路280包括XOR門281到284。響應(yīng)位W11、W13，XOR門281輸出經(jīng)恢復(fù)的內(nèi)部信號(hào)C1′。響應(yīng)位W15、W17，XOR門282輸出經(jīng)恢復(fù)的內(nèi)部信號(hào)C3′。響應(yīng)位W12、W14，XOR門283輸出經(jīng)恢復(fù)的內(nèi)部信號(hào)C2′。響應(yīng)位W16_和W18，XOR門284輸出經(jīng)恢復(fù)的內(nèi)部信號(hào)C4′。優(yōu)選地，經(jīng)恢復(fù)的內(nèi)部信號(hào)C1′到C4′具有與內(nèi)部信號(hào)C1到C4相同的相位。
恢復(fù)電路290包括XOR門291到293。響應(yīng)經(jīng)恢復(fù)的內(nèi)部信號(hào)C1′、C3′，XOR門291輸出經(jīng)恢復(fù)的時(shí)鐘信號(hào)CLK1′。響應(yīng)經(jīng)恢復(fù)的內(nèi)部信號(hào)C2′、C4′，XOR門292輸出經(jīng)恢復(fù)的時(shí)鐘信號(hào)CLK2′。響應(yīng)經(jīng)恢復(fù)的時(shí)鐘信號(hào)CLK1′、CLK2′，XOR門293輸出經(jīng)恢復(fù)的輸入時(shí)鐘信號(hào)CLK′。
圖8是根據(jù)本發(fā)明的再另一實(shí)施例的計(jì)數(shù)器的電路圖。圖8中示出一計(jì)數(shù)器，其輸出2位(即位W21、W22)計(jì)數(shù)信號(hào)CNT。
參見(jiàn)圖8，計(jì)數(shù)器300包括反相器310和計(jì)數(shù)電路320。反相器310將輸入信號(hào)IN取反并且輸出經(jīng)取反的輸入信號(hào)INB。計(jì)數(shù)電路320響應(yīng)輸入信號(hào)IN和經(jīng)取反的輸入信號(hào)INB而執(zhí)行計(jì)數(shù)操作并且輸出具有隨機(jī)計(jì)數(shù)值的計(jì)數(shù)信號(hào)CNT。計(jì)數(shù)信號(hào)CNT的位W21_和W22的時(shí)序圖類似于圖3中所示的時(shí)鐘信號(hào)CLK1_和CLK2的時(shí)序圖，并且輸入信號(hào)IN的時(shí)序圖類似于圖3中所示的輸入時(shí)鐘信號(hào)CLK的時(shí)序圖。計(jì)數(shù)電路320包括D觸發(fā)器321_和322。D觸發(fā)器321_和322具有與D觸發(fā)器112_和113相同的構(gòu)造和操作，并且因此將不描述。
在上面提到的實(shí)施例中，已經(jīng)描述了輸出2位、8位和16位計(jì)數(shù)信號(hào)CNT的計(jì)數(shù)器300、100和200。但是通過(guò)改變計(jì)數(shù)器的結(jié)構(gòu)可以以各種方式改變計(jì)數(shù)信號(hào)CNT的位的數(shù)目。優(yōu)選地，由計(jì)數(shù)器300產(chǎn)生的除計(jì)數(shù)信號(hào)CNT之外的計(jì)數(shù)信號(hào)CNT的位值可以設(shè)置為2N(N是大于1的自然數(shù))。例如，在將生成32位計(jì)數(shù)信號(hào)CNT的情形中，兩個(gè)D觸發(fā)器可以進(jìn)一步分別連接到圖7所示的計(jì)數(shù)電路220的D觸發(fā)器263到266和273到276的輸出端子。
如上所述，根據(jù)本發(fā)明的計(jì)數(shù)器可以輸出具有隨機(jī)計(jì)數(shù)值的計(jì)數(shù)信號(hào)。因此，應(yīng)用該計(jì)數(shù)器的半導(dǎo)體器件可以執(zhí)行各種操作。
盡管已經(jīng)結(jié)合當(dāng)前認(rèn)為是實(shí)際的示范性實(shí)施例描述了本發(fā)明，應(yīng)該理解本發(fā)明不限于所公開(kāi)的實(shí)施例，而相反地，本發(fā)明旨在覆蓋包括在所附權(quán)利要求的精神和范圍內(nèi)的各種修改和等效設(shè)置。
權(quán)利要求
1.一種n位計(jì)數(shù)器，其中n是大于0的整數(shù)，所述計(jì)數(shù)器包括時(shí)鐘發(fā)生器，基于輸入時(shí)鐘信號(hào)生成具有不同相位的第一和第二時(shí)鐘信號(hào)；以及計(jì)數(shù)電路，響應(yīng)所述第一和第二時(shí)鐘信號(hào)而執(zhí)行計(jì)數(shù)操作并且輸出計(jì)數(shù)信號(hào)，其中在所述輸入時(shí)鐘的每2n個(gè)周期以非連續(xù)的、非單調(diào)增加或減少的方式輸出從零(0)到2n減一(1)的每個(gè)值。
2.如權(quán)利要求1的計(jì)數(shù)器，其中所述時(shí)鐘發(fā)生器包括第一反相器，將所述輸入時(shí)鐘信號(hào)取反并且輸出經(jīng)取反的輸入時(shí)鐘信號(hào)；第一觸發(fā)器，其響應(yīng)所述輸入時(shí)鐘信號(hào)而接收第二觸發(fā)器的輸出信號(hào)并且輸出所述第一時(shí)鐘信號(hào)；以及第二觸發(fā)器，其響應(yīng)所述經(jīng)取反的輸入時(shí)鐘信號(hào)而接收所述第一時(shí)鐘信號(hào)并且輸出所述第二時(shí)鐘信號(hào)和具有與所述第二時(shí)鐘信號(hào)的邏輯值相對(duì)的邏輯值的輸出信號(hào)。
3.如權(quán)利要求2的計(jì)數(shù)器，其中所述第一觸發(fā)器包括D觸發(fā)器，其通過(guò)時(shí)鐘輸入端子接收所述輸入時(shí)鐘信號(hào)，通過(guò)D輸入端子接收所述第二觸發(fā)器的輸出信號(hào)，并且通過(guò)所述輸出端子輸出所述第一時(shí)鐘信號(hào)。
4.如權(quán)利要求2的計(jì)數(shù)器，其中所述第一觸發(fā)器包括第二反相器，響應(yīng)所述輸入時(shí)鐘信號(hào)和經(jīng)取反的輸入時(shí)鐘信號(hào)而將所述第二觸發(fā)器的輸出信號(hào)取反并且輸出經(jīng)取反的輸出信號(hào)；第一鎖存電路，響應(yīng)所述輸入時(shí)鐘信號(hào)和所述經(jīng)取反的輸入時(shí)鐘信號(hào)而鎖存所述經(jīng)取反的輸出信號(hào)并且輸出第一鎖存信號(hào)；第二鎖存電路，響應(yīng)所述輸入時(shí)鐘信號(hào)和所述經(jīng)取反的輸入時(shí)鐘信號(hào)而鎖存所述第一鎖存信號(hào)并且輸出第二鎖存信號(hào)；開(kāi)關(guān)電路，連接在所述第一鎖存電路和所述第二鎖存電路之間，用于響應(yīng)所述輸入時(shí)鐘信號(hào)和所述經(jīng)取反的輸入時(shí)鐘信號(hào)而將所述第一鎖存信號(hào)傳遞到所述第二鎖存電路；第三反相器，將所述輸入時(shí)鐘信號(hào)取反，并且將所述經(jīng)取反的輸入時(shí)鐘信號(hào)輸出到所述第二反相器、所述第一鎖存電路、所述第二鎖存電路和所述開(kāi)關(guān)電路；以及第四反相器，將所述第二鎖存信號(hào)取反，并且輸出經(jīng)取反的信號(hào)作為所述第一時(shí)鐘信號(hào)。
5.如權(quán)利要求2的計(jì)數(shù)器，其中所述第二觸發(fā)器包括D觸發(fā)器，其通過(guò)時(shí)鐘輸入端子接收所述經(jīng)取反的輸入時(shí)鐘信號(hào)，通過(guò)D輸入端子接收所述第一時(shí)鐘信號(hào)，通過(guò)所述第一輸出端子輸出所述第二時(shí)鐘信號(hào)，并且通過(guò)所述第二輸出端子輸出所述輸出信號(hào)，其中響應(yīng)通過(guò)清除輸入端子接收的清除信號(hào)，所述D觸發(fā)器被重置。
6.如權(quán)利要求2的計(jì)數(shù)器，其中所述第二觸發(fā)器包括第二反相器，響應(yīng)所述經(jīng)取反的輸入時(shí)鐘信號(hào)和輸入時(shí)鐘信號(hào)而將所述第一時(shí)鐘信號(hào)取反并且輸出經(jīng)取反的第一時(shí)鐘信號(hào)；第一鎖存電路，響應(yīng)所述輸入時(shí)鐘信號(hào)和所述經(jīng)取反的輸入時(shí)鐘信號(hào)而鎖存所述經(jīng)取反的第一時(shí)鐘信號(hào)并且輸出第一鎖存信號(hào)；第二鎖存電路，響應(yīng)所述輸入時(shí)鐘信號(hào)和所述經(jīng)取反的輸入時(shí)鐘信號(hào)而鎖存所述第一鎖存信號(hào)并且輸出第二鎖存信號(hào)；開(kāi)關(guān)電路，連接在所述第一鎖存電路和所述第二鎖存電路的輸入節(jié)點(diǎn)之間，用于響應(yīng)所述輸入時(shí)鐘信號(hào)和所述經(jīng)取反的輸入時(shí)鐘信號(hào)而將所述第一鎖存信號(hào)傳遞到所述輸入節(jié)點(diǎn)；第三反相器，將所述經(jīng)取反的輸入時(shí)鐘信號(hào)取反，并且將所述輸入時(shí)鐘信號(hào)輸出到所述第二反相器、所述第一鎖存電路、所述第二鎖存電路和所述開(kāi)關(guān)電路；第四反相器，將所述第二鎖存信號(hào)取反，并且輸出經(jīng)取反的信號(hào)作為所述第二時(shí)鐘信號(hào)；以及第五反相器，將通過(guò)所述輸入節(jié)點(diǎn)從所述開(kāi)關(guān)電路接收的所述第一鎖存信號(hào)取反，并且輸出經(jīng)取反的信號(hào)作為所述輸出信號(hào)。
7.如權(quán)利要求6的計(jì)數(shù)器，其中所述第二觸發(fā)器還包括第六反相器，將清除信號(hào)取反并且輸出經(jīng)取反的清除信號(hào)；以及重置電路，響應(yīng)所述經(jīng)取反的清除信號(hào)將所述輸入節(jié)點(diǎn)放電到地電壓并且重置所述第二鎖存電路。
8.如權(quán)利要求1的計(jì)數(shù)器，其中所述計(jì)數(shù)器是輸出第一到第四位的四(4)位計(jì)數(shù)器，并且所述計(jì)數(shù)電路包括第一反相器，將所述第一時(shí)鐘信號(hào)取反并且輸出經(jīng)取反的第一時(shí)鐘信號(hào)；第二反相器，將所述第二時(shí)鐘信號(hào)取反并且輸出經(jīng)取反的第二時(shí)鐘信號(hào)；第一觸發(fā)器，響應(yīng)所述第一時(shí)鐘信號(hào)而接收第一輸出信號(hào)并且輸出所述第一位；第二觸發(fā)器，響應(yīng)所述經(jīng)取反的第一時(shí)鐘信號(hào)而接收所述第一位并且輸出所述第三位和具有與所述第三位的邏輯值相對(duì)的邏輯值的所述第一輸出信號(hào)；第三觸發(fā)器，響應(yīng)所述第二時(shí)鐘信號(hào)而接收第二輸出信號(hào)并且輸出所述第二位；以及第四觸發(fā)器，響應(yīng)所述經(jīng)取反的第二時(shí)鐘信號(hào)而接收所述第二位并且輸出所述第四位和具有與所述第四位的邏輯值相對(duì)的邏輯值的所述第二輸出信號(hào)。
9.如權(quán)利要求8的計(jì)數(shù)器，其中所述第一觸發(fā)器包括D觸發(fā)器，其通過(guò)時(shí)鐘輸入端子接收所述第一時(shí)鐘信號(hào)，通過(guò)D輸入端子接收所述第一輸出信號(hào)，并且通過(guò)輸出端子輸出所述第一位。
10.如權(quán)利要求8的計(jì)數(shù)器，其中所述第二觸發(fā)器包括D觸發(fā)器，其通過(guò)時(shí)鐘輸入端子接收所述經(jīng)取反的第一時(shí)鐘信號(hào)，通過(guò)D輸入端子接收所述第一位，通過(guò)第一輸出端子輸出所述第三位，并且通過(guò)第二輸出端子輸出所述第一輸出信號(hào)。
11.如權(quán)利要求8的計(jì)數(shù)器，其中所述第三觸發(fā)器包括D觸發(fā)器，其通過(guò)所述時(shí)鐘輸入端子接收所述第二時(shí)鐘信號(hào)，通過(guò)D輸入端子接收所述第二輸出信號(hào)，并且通過(guò)輸出端子輸出所述第二位。
12.如權(quán)利要求8的計(jì)數(shù)器，其中所述第四觸發(fā)器包括D觸發(fā)器，其通過(guò)時(shí)鐘輸入端子接收所述經(jīng)取反的第二時(shí)鐘信號(hào)，通過(guò)D輸入端子接收所述第二位，通過(guò)第一輸出端子輸出所述第四位，并且通過(guò)第二輸出端子輸出具有與所述第四位的邏輯值相對(duì)的邏輯值的所述第二輸出信號(hào)。
13.如權(quán)利要求8的計(jì)數(shù)器，其中響應(yīng)清除信號(hào)，所述第二和第四觸發(fā)器被清除。
14.如權(quán)利要求8的計(jì)數(shù)器還包括時(shí)鐘恢復(fù)電路，其基于所述第一到第四位恢復(fù)所述輸入時(shí)鐘信號(hào)和所述第一和第二時(shí)鐘信號(hào)。
15.如權(quán)利要求14的計(jì)數(shù)器，其中所述時(shí)鐘恢復(fù)電路包括第一XOR門，響應(yīng)所述第一位和所述第三位而輸出經(jīng)恢復(fù)的第一時(shí)鐘信號(hào)；第二XOR門，響應(yīng)所述第二位和所述第四位而輸出經(jīng)恢復(fù)的第二時(shí)鐘信號(hào)；以及第三XOR門，響應(yīng)所述經(jīng)恢復(fù)的第一時(shí)鐘信號(hào)和所述經(jīng)恢復(fù)的第二時(shí)鐘信號(hào)而輸出經(jīng)恢復(fù)的輸入時(shí)鐘信號(hào)。
16.如權(quán)利要求1的計(jì)數(shù)器，其中所述計(jì)數(shù)器是輸出第一到第八位的八(8)位計(jì)數(shù)器，并且所述計(jì)數(shù)電路包括第一計(jì)數(shù)單元，響應(yīng)所述第一和第二時(shí)鐘信號(hào)而執(zhí)行計(jì)數(shù)操作并且輸出第一到第四內(nèi)部信號(hào)；以及第二計(jì)數(shù)單元，響應(yīng)所述第一到第四內(nèi)部信號(hào)而執(zhí)行計(jì)數(shù)操作并且輸出所述第一到第八位。
17.如權(quán)利要求16的計(jì)數(shù)器，其中所述第一計(jì)數(shù)單元包括第一反相器，將所述第一時(shí)鐘信號(hào)取反并且輸出經(jīng)取反的第一時(shí)鐘信號(hào)；第二反相器，將所述第二時(shí)鐘信號(hào)取反并且輸出經(jīng)取反的第二時(shí)鐘信號(hào)；第一觸發(fā)器，響應(yīng)所述第一時(shí)鐘信號(hào)而接收第一輸出信號(hào)并且輸出所述第一內(nèi)部信號(hào)；第二觸發(fā)器，響應(yīng)所述經(jīng)取反的第一時(shí)鐘信號(hào)而接收所述第一內(nèi)部信號(hào)并且輸出所述第三內(nèi)部信號(hào)和具有與所述第三內(nèi)部信號(hào)的邏輯值相對(duì)的邏輯值的所述第一輸出信號(hào)；第三觸發(fā)器，響應(yīng)所述第二時(shí)鐘信號(hào)而接收第二輸出信號(hào)并且輸出所述第二內(nèi)部信號(hào)；以及第四觸發(fā)器，響應(yīng)所述經(jīng)取反的第二時(shí)鐘信號(hào)而接收所述第二內(nèi)部信號(hào)并且輸出所述第四內(nèi)部信號(hào)和具有與所述第四內(nèi)部信號(hào)的邏輯值相對(duì)的邏輯值的所述第二輸出信號(hào)。
18.如權(quán)利要求17的計(jì)數(shù)器，其中響應(yīng)清除信號(hào)，所述第二和第四觸發(fā)器被分別重置。
19.如權(quán)利要求16的計(jì)數(shù)器，其中所述第二計(jì)數(shù)單元包括第一輸出單元，其響應(yīng)所述第一和第三內(nèi)部信號(hào)輸出所述第一、第三、第五和第七位；以及第二輸出單元，其響應(yīng)所述第二和第四內(nèi)部信號(hào)輸出所述第二、第四、第六和第八位。
20.如權(quán)利要求19的計(jì)數(shù)器，其中所述第一輸出單元包括第一反相器，將所述第一內(nèi)部信號(hào)取反并且輸出經(jīng)取反的第一內(nèi)部信號(hào)；第二反相器，將所述第三內(nèi)部信號(hào)取反并且輸出經(jīng)取反的第三內(nèi)部信號(hào)；第一觸發(fā)器，響應(yīng)所述第一內(nèi)部信號(hào)而接收第一輸出信號(hào)并且輸出所述第一位；第二觸發(fā)器，響應(yīng)所述經(jīng)取反的第一內(nèi)部信號(hào)而接收所述第一位并且輸出所述第三位和具有與所述第三位的邏輯值相對(duì)的邏輯值的所述第一輸出信號(hào)；第三觸發(fā)器，響應(yīng)所述第三內(nèi)部信號(hào)而接收第二輸出信號(hào)并且輸出所述第五位；以及第四觸發(fā)器，響應(yīng)所述經(jīng)取反的第三內(nèi)部信號(hào)而接收所述第五位并且輸出所述第七位和具有與所述第七位的邏輯值相對(duì)的邏輯值的所述第二輸出信號(hào)。
21.如權(quán)利要求20的計(jì)數(shù)器，其中響應(yīng)清除信號(hào)，所述第二和第四觸發(fā)器被重置。
22.如權(quán)利要求19的計(jì)數(shù)器，其中所述第二輸出單元包括第一反相器，將所述第二內(nèi)部信號(hào)取反并且輸出經(jīng)取反的第二內(nèi)部信號(hào)；第二反相器，將所述第四內(nèi)部信號(hào)取反并且輸出經(jīng)取反的第四內(nèi)部信號(hào)；第一觸發(fā)器，響應(yīng)所述第二內(nèi)部信號(hào)而接收第一輸出信號(hào)并且輸出所述第二位；第二觸發(fā)器，響應(yīng)所述經(jīng)取反的第二內(nèi)部信號(hào)而接收所述第二位并且輸出所述第四位和具有與所述第四位的邏輯值相對(duì)的邏輯值的所述第一輸出信號(hào)；第三觸發(fā)器，響應(yīng)所述第四內(nèi)部信號(hào)而接收第二輸出信號(hào)并且輸出所述第六位；以及第四觸發(fā)器，響應(yīng)所述經(jīng)取反的第四內(nèi)部信號(hào)而接收所述第六位并且輸出所述第八位和具有與所述第八位的邏輯值相對(duì)的邏輯值的所述第二輸出信號(hào)。
23.如權(quán)利要求22的計(jì)數(shù)器，其中響應(yīng)清除信號(hào)，所述第二和第四觸發(fā)器被分別重置。
24.如權(quán)利要求16的計(jì)數(shù)器，還包括時(shí)鐘恢復(fù)電路，其基于所述第一到第八位恢復(fù)所述第一到第四內(nèi)部信號(hào)、所述第一和第二時(shí)鐘信號(hào)以及所述輸入時(shí)鐘信號(hào)。
25.如權(quán)利要求24的計(jì)數(shù)器，其中所述時(shí)鐘恢復(fù)電路包括第一恢復(fù)電路，其基于所述第一到第八位恢復(fù)所述第一到第四內(nèi)部信號(hào)；以及第二恢復(fù)電路，其基于所述第一到第四內(nèi)部信號(hào)恢復(fù)所述第一和第二時(shí)鐘信號(hào)以及所述輸入時(shí)鐘信號(hào)。
26.如權(quán)利要求25的計(jì)數(shù)器，其中所述第一恢復(fù)電路包括第一XOR門，響應(yīng)所述第一位和所述第三位而輸出經(jīng)恢復(fù)的第一內(nèi)部信號(hào)；第二XOR門，響應(yīng)所述第二位和所述第四位而輸出經(jīng)恢復(fù)的第二內(nèi)部信號(hào)；第三XOR門，響應(yīng)所述第五位和所述第七位而輸出經(jīng)恢復(fù)的第三內(nèi)部信號(hào)；以及第四XOR門，響應(yīng)所述第六位和所述第八位而輸出經(jīng)恢復(fù)的第四內(nèi)部信號(hào)。
27.如權(quán)利要求25的計(jì)數(shù)器，其中所述第二恢復(fù)電路包括第一XOR門，響應(yīng)所述第一內(nèi)部信號(hào)和所述第三內(nèi)部信號(hào)而輸出經(jīng)恢復(fù)的第一時(shí)鐘信號(hào)；第二XOR門，響應(yīng)所述第二內(nèi)部信號(hào)和所述第四內(nèi)部信號(hào)而輸出經(jīng)恢復(fù)的第二時(shí)鐘信號(hào)；以及第三XOR門，響應(yīng)所述經(jīng)恢復(fù)的第一時(shí)鐘信號(hào)和所述經(jīng)恢復(fù)的第二時(shí)鐘信號(hào)而輸出經(jīng)恢復(fù)的輸入時(shí)鐘信號(hào)。
28.如權(quán)利要求1的計(jì)數(shù)器，其中所述計(jì)數(shù)信號(hào)包括2k(K是大于1的自然數(shù))位，并且所述計(jì)數(shù)電路包括第一計(jì)數(shù)單元，響應(yīng)所述第一和第二時(shí)鐘信號(hào)而執(zhí)行計(jì)數(shù)操作并且輸出第一到第四內(nèi)部信號(hào)；第二計(jì)數(shù)單元，響應(yīng)所述第一到第四內(nèi)部信號(hào)而執(zhí)行計(jì)數(shù)操作并且輸出所述第一到2k位。
29.一種二位計(jì)數(shù)器，包括第一反相器，將輸入信號(hào)取反并且輸出經(jīng)取反的輸入信號(hào)；以及計(jì)數(shù)電路，響應(yīng)所述輸入信號(hào)和所述經(jīng)取反的輸入信號(hào)而執(zhí)行計(jì)數(shù)操作，并且響應(yīng)所述第一和第二時(shí)鐘信號(hào)而輸出計(jì)數(shù)信號(hào)，其中以非連續(xù)的、非單調(diào)增加或減少的方式在所述輸入時(shí)鐘的每4個(gè)周期輸出從零(0)到四(4)的每個(gè)值，所述計(jì)數(shù)電路包括第一觸發(fā)器，響應(yīng)所述輸入信號(hào)而接收輸出信號(hào)并且輸出所述第一位；以及第二觸發(fā)器，響應(yīng)所述經(jīng)取反的輸入信號(hào)而接收所述第一位并且輸出所述第二位和具有與所述第二位的邏輯值相對(duì)的邏輯值的所述輸出信號(hào)。
30.一種四位計(jì)數(shù)器，包括時(shí)鐘發(fā)生器，基于輸入時(shí)鐘信號(hào)生成具有不同相位的第一和第二時(shí)鐘信號(hào)；以及計(jì)數(shù)電路，響應(yīng)所述第一和第二時(shí)鐘信號(hào)而執(zhí)行計(jì)數(shù)操作并且輸出計(jì)數(shù)信號(hào)，其中以非連續(xù)的、非單調(diào)增加或減少的方式在所述輸入時(shí)鐘的每2n個(gè)周期輸出從零(0)到2n減一(1)的每個(gè)值，所述計(jì)數(shù)電路包括第一反相器，將所述第一時(shí)鐘信號(hào)取反并且輸出經(jīng)取反的第一時(shí)鐘信號(hào)；第二反相器，將所述第二時(shí)鐘信號(hào)取反并且輸出經(jīng)取反的第二時(shí)鐘信號(hào)；第一觸發(fā)器，響應(yīng)所述第一時(shí)鐘信號(hào)而接收第一輸出信號(hào)并且輸出所述第一位；第二觸發(fā)器，響應(yīng)所述經(jīng)取反的第一時(shí)鐘信號(hào)而接收所述第一位并且輸出所述第三位和具有與所述第三位的邏輯值相對(duì)的邏輯值的所述第一輸出信號(hào)；第三觸發(fā)器，響應(yīng)所述第二時(shí)鐘信號(hào)而接收第二輸出信號(hào)并且輸出所述第二位；以及第四觸發(fā)器，響應(yīng)所述經(jīng)取反的第二時(shí)鐘信號(hào)而接收所述第二位并且輸出所述第四位和具有與所述第四位的邏輯值相對(duì)的邏輯值的所述第二輸出信號(hào)。
全文摘要
一種輸出具有隨機(jī)計(jì)數(shù)值的計(jì)數(shù)信號(hào)的計(jì)數(shù)器。該計(jì)數(shù)器包括時(shí)鐘發(fā)生器和計(jì)數(shù)電路。該時(shí)鐘發(fā)生器基于輸入時(shí)鐘信號(hào)生成具有不同相位的第一和第二時(shí)鐘信號(hào)。響應(yīng)該第一和第二時(shí)鐘信號(hào)，該計(jì)數(shù)電路執(zhí)行計(jì)數(shù)操作并且輸出具有隨機(jī)計(jì)數(shù)值的計(jì)數(shù)信號(hào)。該計(jì)數(shù)器可以輸出具有隨機(jī)計(jì)數(shù)值的計(jì)數(shù)信號(hào)。因此，應(yīng)用該計(jì)數(shù)器的半導(dǎo)體器件可以執(zhí)行各種操作。
文檔編號(hào)G11C7/10GK101072027SQ200610099359
公開(kāi)日2007年11月14日 申請(qǐng)日期2006年7月17日 優(yōu)先權(quán)日2006年5月12日
發(fā)明者金炳烈 申請(qǐng)人:海力士半導(dǎo)體有限公司