專利名稱：可字節(jié)擦除非易失存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路存儲(chǔ)器，更具體而言，涉及非易失存儲(chǔ)器以及制備該非易失存儲(chǔ)器的方法。
背景技術(shù)：
一類非易失存儲(chǔ)器包括電可擦除可編程只讀存儲(chǔ)器(EEPROM)，其可以用于很多應(yīng)用中，比如嵌入式應(yīng)用和大規(guī)模存儲(chǔ)應(yīng)用中。在典型的嵌入式應(yīng)用中，例如在需要快速隨機(jī)訪問讀取次數(shù)的個(gè)人電腦或移動(dòng)電話中，EEPROM器件可以用來提供代碼存儲(chǔ)。典型的大規(guī)模存儲(chǔ)應(yīng)用包括需要大容量和低成本的存儲(chǔ)卡應(yīng)用。
一類EEPROM器件包括NAND型閃存，其對(duì)于其它形式的非易失存儲(chǔ)器提供一種低成本和大容量替代品。典型的NAND閃存在其中包括多個(gè)NAND型串，這些NAND型串并排地設(shè)置在半導(dǎo)體襯底中。這些NAND型串中每個(gè)都與各自的位線相關(guān)，這些位線連接到頁緩沖器。在一些情形，除了傳統(tǒng)的塊擦除能力外，NAND型串還可以配置來提供字節(jié)擦除能力?？勺止?jié)擦除EEPROM存儲(chǔ)器的示例公開于授予Dormas等人的美國(guó)專利第7,006,381號(hào)，以及公開于文章“Device Architecture and Reliability Aspects ofa Novel 1.22μm2EEPROM cell in 0.18μm Node for Embedded Application，”Microelectronics Engineering 72，pp.415-420(2004)。
在NAND型串中的每個(gè)EEPROM單元包括浮置柵電極和控制柵電極，控制柵電極電連接到相應(yīng)的字線。這些EEPROM單元可以是支持單或多級(jí)編程狀態(tài)的單元。僅支持單編程狀態(tài)的EEPROM單元通常稱為單級(jí)單元(SLC)。具體而言，SLC可以支持擦除狀態(tài)和編程狀態(tài)，擦除狀態(tài)可以當(dāng)作邏輯1存儲(chǔ)值，編程狀態(tài)可以當(dāng)作邏輯0存儲(chǔ)值。SLC在被擦除時(shí)可以具有負(fù)閾值電壓(Vth)(例如，-3V＜Vth＜-1V)和在被編程時(shí)可以具有正的閾值電壓(例如，1V＜Vth＜3V)。該編程狀態(tài)可以通過將對(duì)應(yīng)的位線設(shè)定為邏輯0值(例如，0伏特)、在串內(nèi)將編程電壓(Vpgm)施加到選擇的EEPROM單元并且將通過電壓(Vpass)施加到未選擇的EERPOM來獲得。
EEPROM單元的編程狀態(tài)或擦除狀態(tài)可以通過編程對(duì)選擇單元的讀操作來檢測(cè)。如本領(lǐng)域普通技術(shù)人員理解的那樣，當(dāng)選擇的單元處于擦除狀態(tài)且選擇的字線電壓(例如0伏特)大于選擇的單元的閾值電壓時(shí)，那么NAND串將操作來將預(yù)充電的位線BL放電。但是，當(dāng)選擇的字線處于編程狀態(tài)時(shí)，那么對(duì)應(yīng)的NAND串將對(duì)預(yù)充電位線提供斷路，因?yàn)檫x擇的字線電壓(例如0伏特)小于選擇的單元的閾值電壓且所選擇的單元保持為“關(guān)”。NAND型閃存的另一個(gè)方面公開于Jung等人在2006年2月21日遞交的美國(guó)專利申請(qǐng)第11/358,648號(hào)，以及公開于文章“A 3.3 Volt Single Power Supply 16-MbNonvolatile Virtual DRAM Using a NAND Flash Memory Technology”，@IEEEJournal of Solid-State Circuits，Vol.32，No.11，pp.1748-1757，November(1997)，將它們公開的內(nèi)容引用結(jié)合于此。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例包括具有可字節(jié)擦除能力的非易失存儲(chǔ)器。這些存儲(chǔ)器包括配置來支持第一和第二多個(gè)EEPROM存儲(chǔ)器單元的獨(dú)立擦除的可字節(jié)擦除EERPOM存儲(chǔ)器陣列，第一和第二多個(gè)EEPROM存儲(chǔ)器單元共享襯底中的第一半導(dǎo)體阱區(qū)，并且分別通過第一和第二字節(jié)選擇晶體管電耦合到全局控制線。該可字節(jié)擦除EERPOM存儲(chǔ)器陣列還包括第一局部控制線，電耦合到第一多個(gè)EEPROM單元的控制電極和第一字節(jié)選擇晶體管的第一載流端子；以及第二局部控制線，電耦合到第二多個(gè)EEPROM單元的控制電極和第二字節(jié)選擇晶體管的第一載流端子。該第一和第二局部控制線是共線的并且延伸跨過第一半導(dǎo)體阱區(qū)。
根據(jù)這些非易失存儲(chǔ)器的其它方面，第一半導(dǎo)體阱區(qū)是第一導(dǎo)電類型(例如，P型)的區(qū)域，以及第一字節(jié)選擇晶體管形成在第二半導(dǎo)體阱區(qū)內(nèi)，第二半導(dǎo)體阱區(qū)是第二導(dǎo)電類型(例如，N型)的區(qū)域，與第一導(dǎo)電類型的第一半導(dǎo)體阱區(qū)形成P-N整流結(jié)。第一和第二多個(gè)EEPROM單元每個(gè)可以是2T或3T EEPROM單元。2T EERPOM單元可以包括串聯(lián)的NMOS晶體管和EEPROM晶體管，3T EERPOM單元可以包括串聯(lián)的一對(duì)NMOS晶體管和EEPROM晶體管。根據(jù)這些非易失存儲(chǔ)器的其它方面，第一和第二多個(gè)EEPROM單元共享延伸跨過第一半導(dǎo)體阱區(qū)的公共源極線。公共源極線可以包括第二導(dǎo)電類型的半導(dǎo)體區(qū)域，其使用選擇摻雜劑注入和驅(qū)入/擴(kuò)散步驟形成在第一半導(dǎo)體阱區(qū)內(nèi)。
根據(jù)這些非易失存儲(chǔ)器的其它方面，提供了一種非易失存儲(chǔ)器，其包括在半導(dǎo)體襯底上的第一導(dǎo)電類型的半導(dǎo)體阱區(qū)以及在半導(dǎo)體阱區(qū)內(nèi)的可字節(jié)擦除EERPOM存儲(chǔ)器陣列。該可字節(jié)擦除EERPOM存儲(chǔ)器陣列配置來支持其中的第一和第二多個(gè)EEPROM存儲(chǔ)器單元的獨(dú)立擦除，第一和第二多個(gè)EEPROM存儲(chǔ)器單元共享與半導(dǎo)體阱區(qū)相對(duì)延伸的接地選擇線。第一和第二多個(gè)EEPROM存儲(chǔ)器單元具有與半導(dǎo)體阱區(qū)形成非整流結(jié)的第一導(dǎo)電類型的溝道區(qū)域的EEPROM晶體管。
本發(fā)明的其它實(shí)施例包括半導(dǎo)體襯底上的第一導(dǎo)電類型的半導(dǎo)體阱區(qū)。該半導(dǎo)體阱區(qū)在其中具有第二導(dǎo)電類型的公共源極擴(kuò)散區(qū)，該公共源極擴(kuò)散區(qū)與半導(dǎo)體阱區(qū)形成P-N整流節(jié)?？勺止?jié)擦除EERPOM存儲(chǔ)器陣列提供在半導(dǎo)體阱區(qū)內(nèi)。該可字節(jié)擦除EERPOM存儲(chǔ)器陣列配置來支持第一和第二多個(gè)EEPROM存儲(chǔ)器單元的獨(dú)立擦除，第一和第二多個(gè)EEPROM存儲(chǔ)器單元電連接到公共源極擴(kuò)散區(qū)。


圖1是根據(jù)本發(fā)明實(shí)施例的可字節(jié)擦除EERPOM存儲(chǔ)器的電示意圖。
圖2A是突出字節(jié)編程操作期間施加的電壓的狀態(tài)的圖1的可字節(jié)擦除EERPOM存儲(chǔ)器的部分的電示意圖。
圖2B是突出字節(jié)擦除操作期間施加的電壓的狀態(tài)的圖1的可字節(jié)擦除EERPOM存儲(chǔ)器的部分的電示意圖。
圖2C是突出字節(jié)讀取期間施加的電壓的狀態(tài)的圖1的可字節(jié)擦除EERPOM存儲(chǔ)器的部分的電示意圖。
圖3是根據(jù)本發(fā)明另一個(gè)實(shí)施例的可字節(jié)擦除EERPOM存儲(chǔ)器的電示意圖。
圖4A是突出字節(jié)編程操作期間施加的電壓的狀態(tài)的圖3的可字節(jié)擦除EERPOM存儲(chǔ)器的部分的電示意圖。
圖4B是突出字節(jié)擦除操作期間施加的電壓的狀態(tài)的圖3的可字節(jié)擦除EERPOM存儲(chǔ)器的部分的電示意圖。
圖5是圖示圖3的可字節(jié)擦除操作EERPOM存儲(chǔ)器的布局示意圖。
圖6A是圖示用虛線突出為A區(qū)域的圖5的布局示意圖的中間部分的可字節(jié)擦除EERPOM存儲(chǔ)器的放大布局示意圖。
圖6B是沿圖6A的線6B-6B’截取的圖6A的EERPOM存儲(chǔ)器剖面示意圖。
圖6C是沿圖6A的線6C-6C’截取的圖6A的EERPOM存儲(chǔ)器剖面示意圖。
圖7A是圖示用虛線突出為B區(qū)域的圖5的布局示意圖的左側(cè)部分的可字節(jié)擦除EERPOM存儲(chǔ)器的放大布局示意圖。
圖7B是沿圖7A的線7B-7B’截取的圖7A的EERPOM存儲(chǔ)器剖面示意圖。
圖7C是沿圖7A的線7C-7C’截取的圖7A的EERPOM存儲(chǔ)器剖面示意圖。
具體實(shí)施例方式
下面將參考示出了本發(fā)明優(yōu)選實(shí)施例的附圖對(duì)本發(fā)明進(jìn)行更加全面的說明。但是，本發(fā)明可以以許多不同的形式實(shí)現(xiàn)，并且不應(yīng)該解釋為限于本文所闡述的實(shí)施例；相反，這些實(shí)施例提供來使得本公開透徹而完整，并對(duì)本領(lǐng)域的普通技術(shù)人員全面地傳達(dá)本發(fā)明的范圍。通篇類似的標(biāo)號(hào)指代類似的元件，并且信號(hào)線和其上的信號(hào)可以用同一標(biāo)號(hào)字符指代。信號(hào)可以被同步和/或進(jìn)行較次要的布爾運(yùn)算(例如，求逆)，但不應(yīng)認(rèn)為是不同的信號(hào)。
現(xiàn)在參考圖1，根據(jù)本發(fā)明第一實(shí)施例的可字節(jié)擦除電可擦除可編程只讀存儲(chǔ)器(EEPROM)10如圖所示包括第一和第二EEPROM單元陣列。第一和第二陣列如圖所示分別形成在第一和第二P阱半導(dǎo)體區(qū)域中。第一P阱由標(biāo)號(hào)15標(biāo)識(shí)，第二P阱由標(biāo)號(hào)17標(biāo)識(shí)。兩個(gè)P阱區(qū)如圖所示形成在較大的N阱區(qū)中，該N阱區(qū)由標(biāo)號(hào)13標(biāo)識(shí)。N阱區(qū)13形成在體半導(dǎo)體襯底內(nèi)(未示出)。在本發(fā)明的某些實(shí)施例中，該半導(dǎo)體襯底可以是集成電路芯片。
在第一和第二陣列中的EEPROM單元是三晶體管(3T)單元。這些3T單元每個(gè)都包括如圖所示連接的兩個(gè)NMOS晶體管和一個(gè)EEPROM晶體管。具體而言，第一和第二陣列中每個(gè)被示為支持EEPROM單元8×8子陣列的對(duì)應(yīng)對(duì)。第一陣列的行1中的16個(gè)EEPROM晶體管由標(biāo)號(hào)字字符MCT1_1、MCT1_2、…、MCT1_16指示，其中MCT標(biāo)識(shí)存儲(chǔ)單元晶體管。在第一陣列左側(cè)的8×8子陣列跨越對(duì)應(yīng)于位線BL0-BL7的列1-8，并且跨越對(duì)應(yīng)于局部控制線LCL1_1、LCL2_1、…、LCL8_1的行1-8。在第一陣列右側(cè)的8×8子陣列跨越對(duì)應(yīng)于位線BL8-BL15的列9-16，并且跨越對(duì)應(yīng)于局部控制線LCL_12、LCL2_2、…、LCL8_3的行1-8。類似地，在第二陣列左側(cè)的8×8子陣列跨越對(duì)應(yīng)于位線BL16-BL23的列17-24，并且跨越對(duì)應(yīng)于局部控制線LCL1_3、LCL2_3、…、LCL8_3的行1-8。在第二陣列右側(cè)的8×8子陣列跨越對(duì)應(yīng)于位線BL24-BL31的列25-32，并且跨越對(duì)應(yīng)于局部控制線LCL1_4、LCL2_4、…、LCL8_4的行1-8。
跨越第一和第二陣列的8行EEPROM單元成對(duì)地組合，使得行1-2電耦合到公共源極線CSL0，行3-4電耦合到CSL1，行5-6電耦合到CSL2，行7-8電耦合到CSL3，如圖所示。而且，行1-8中的EEPROM單元電耦合到對(duì)應(yīng)的串選擇線SSL0-SSL7和接地選擇線GSL0-GSL7，如圖所示。局部控制線LCL1_1、LCL1_2、LCL1_3和LCL1_4分別電耦合到對(duì)應(yīng)的字節(jié)選擇晶體管BST1_1、BST1_2、BST1_3和BST1_4的端子，這些字節(jié)選擇晶體管具有電耦合到對(duì)應(yīng)的字節(jié)選擇線BSL0-BSL3的柵極端子。這些字節(jié)選擇晶體管BST1_1、BST1_2、BST1_3和BST1_4每個(gè)都電耦合到對(duì)應(yīng)的全局控制線GCL0。類似的，局部控制線LCL2_1、LCL2_2、LCL2_3和LCL2_4分別電耦合到對(duì)應(yīng)的字節(jié)選擇晶體管BST2_1、BST2_2、BST2_3和BST2_4的端子。這些字節(jié)選擇晶體管BST2_1、BST2_2、BST2_3和BST2_4每個(gè)電耦合到對(duì)應(yīng)的全局控制線GCL1。與行3-7(未示出)相關(guān)聯(lián)的局部控制線、字節(jié)選擇晶體管和全局控制線以類似的方式配置。最后，局部控制線LCL8_1、LCL8_2、LCL8_3和LCL8_4分別電耦合到對(duì)應(yīng)的字節(jié)選擇晶體管BST8_1、BST8_2、BST8_3和BST8_4。這些字節(jié)選擇晶體管BST8_1、BST8_2、BST8_3和BST8_4每個(gè)都電耦合到對(duì)應(yīng)的全局控制線GCL7。
下面將參考圖2A-2C更加全面地說明圖1的可字節(jié)擦除EEPROM的操作。具體而言，圖2A圖示了將圖1所示的EEPROM晶體管MCT1_1編程的操作。在圖2A中，EEPROM晶體管MCT1_1在由標(biāo)號(hào)A標(biāo)識(shí)的3TEEPROM單元內(nèi)。如圖2A右側(cè)所示，通過在對(duì)應(yīng)的EEPROM晶體管MCT1_1的溝道區(qū)域(處于-8V)和控制電極(處于+10V)之間建立18V的電壓差，可以獲得編程單元A。通過將第一P阱區(qū)15設(shè)定在-8V的電壓可以將溝道區(qū)域保持在-8V?？刂齐姌O電連接到對(duì)應(yīng)的局部控制線，其是如圖1所示的LCL1_1。通過使用0V柵極電壓(BSL0＝0V)導(dǎo)通PMOS字節(jié)選擇晶體管BST1_1并且將N阱區(qū)13設(shè)定為+10V，從而將局部控制線LCL1_1設(shè)定為+10V。導(dǎo)通字節(jié)選擇晶體管BST1_1將使局部控制線LCL1_1偏置在與全局控制線GCL0相同的電壓(即，+10V)。通過以-8V的電壓驅(qū)動(dòng)接地選擇線GSL0，將所選擇的EEPROM晶體管MCT1_1(在單元A中)的源極端子設(shè)定為浮置狀態(tài)(F)。通過以-8V的電壓驅(qū)動(dòng)位線BL0并且將串選擇線SSL0設(shè)定為-5V將對(duì)應(yīng)的NMOS串選擇晶體管導(dǎo)通(由此在NMOS串選擇晶體管中建立起+3V的柵極-溝道電壓)，從而將EEPROM晶體管MCT1_1的漏極端子設(shè)定為-8V。
通過將晶體管MCT1_8的源極和漏極端子保持在浮置狀態(tài)(F)由此防止控制柵極和溝道區(qū)域(即，P阱區(qū)15)之間18V的電壓差對(duì)在它們之間延伸的浮置柵電極充電，從而將由標(biāo)號(hào)B標(biāo)識(shí)的EEPROM晶體管MCT18維持在編程抑制狀態(tài)。通過將對(duì)應(yīng)的串選擇晶體管中和接地選擇晶體管中的柵極-溝道電壓保持在0V(GSL0＝-8V和P阱＝-8V；SSL0＝-5V和BL7＝浮置)，從而獲得這些浮置狀態(tài)。
字節(jié)線BL8_BL1_5和局部控制線LCL1_2也保持在浮置狀態(tài)以防止由參考標(biāo)號(hào)C標(biāo)識(shí)的EEPROM晶體管MCT1_9-MCT1_16被編程。如圖所示，通過將字節(jié)選擇晶體管BST1_2保持在“關(guān)”條件以防止全局控制線GCL0上的高壓被傳遞到局部控制線LCL1_2，可以將局部控制線LCL1_2保持在浮置狀態(tài)。因此，由參考標(biāo)號(hào)C標(biāo)識(shí)的EEPROM單元的字節(jié)相對(duì)于由參考標(biāo)號(hào)A和B標(biāo)識(shí)的EEPROM單元可以被獨(dú)立地編程。字節(jié)線BL16_BL23和局部控制線LCL1_3、LCL2_3、…LCL8_3也可以保持在浮置狀態(tài)來防止由參考標(biāo)號(hào)F標(biāo)識(shí)的第二P阱區(qū)17中的EEPROM晶體管被編程。最后，通過將全局控制線GCL1保持在浮置狀態(tài)或?qū)⑺迷谪?fù)電壓(例如，-5V)，由參考標(biāo)號(hào)D和E標(biāo)識(shí)的未選擇的EEPROM晶體管可以設(shè)置在編程抑制狀態(tài)，上述負(fù)電壓經(jīng)由字節(jié)選擇晶體管BST2_1傳遞到局部控制線LCL1_2。
圖1和2B圖示了擦除EEPROM晶體管MCT1_1-MCT1_8的字節(jié)的操作，其獨(dú)立于擦除位于同一P阱區(qū)15中的EEPROM晶體管MCT1_9-MCT1_16的其它字節(jié)。具體而言，圖2B以參考標(biāo)號(hào)A標(biāo)識(shí)EEPROM晶體管MCT1_1-MCT1_8，以參考標(biāo)號(hào)B標(biāo)識(shí)EEPROM晶體管MCT1_9-MCT1_16。如圖2B的右側(cè)所示，通過建立從控制柵極(-8V)到溝道區(qū)域(+10V)的18V的電勢(shì)，可以字節(jié)擦除A組中的EEPROM晶體管，其被示為第一P阱區(qū)15。通過從偏置在-8V的全局控制線GCL0來驅(qū)動(dòng)局部控制線LCL1_1并且將PMOS字節(jié)選擇晶體管BST1_1導(dǎo)通，在控制電極上建立-8V的電勢(shì)。比較而言，B組中的EEPROM晶體管不會(huì)進(jìn)行字節(jié)擦除操作，因?yàn)橐揽繉?duì)應(yīng)的字節(jié)選擇線BSL1保持在+10V由此將字節(jié)選擇晶體管BST1_2截止，而將這些晶體管的控制電極保持在浮置條件(F)。
另外，由于對(duì)應(yīng)的全局控制線GCL1(以及局部控制線LCL1_2)以+5V的電壓驅(qū)動(dòng)(或浮置)，所以同樣位于第一P阱區(qū)15中由參考標(biāo)號(hào)C標(biāo)識(shí)的EEPROM晶體管沒有進(jìn)行擦除操作。因此，如圖2B的右側(cè)所示，對(duì)于C組內(nèi)的EEPROM晶體管，在對(duì)應(yīng)的控制電極(處于+5V)和對(duì)應(yīng)的溝道區(qū)域(處于+10V)之間建立起5V的電勢(shì)。最后，由參考標(biāo)號(hào)D和E標(biāo)識(shí)的EEPROM晶體管未進(jìn)行擦除操作，因?yàn)閷?duì)應(yīng)的字節(jié)選擇線BSL2保持在+10V，由此將字節(jié)選擇晶體管BST1_3、…、BST8_8截止，并且將第二P阱保持在0V。
圖1和2C圖示了偏置條件，其支持從參考標(biāo)號(hào)A標(biāo)識(shí)的EEPROM晶體管MCT1_1-MCT1_8讀取8字節(jié)數(shù)據(jù)的操作。這些偏置條件也排除了從位于N阱13內(nèi)的其它EEPROM晶體管讀取數(shù)據(jù)。如圖2C所示，將8字節(jié)線BL0-BL7最初將預(yù)充電到正預(yù)充電電壓(Vpre)，然后將正全局控制線電壓(Vcc)施加到全局控制線GCL0。通過導(dǎo)通字節(jié)選擇晶體管BST1_1，該正電壓Vcc從全局控制線GCL0傳遞到與A組EEPROM晶體管相關(guān)聯(lián)的對(duì)應(yīng)的局部控制線。通過將N阱區(qū)13偏置在正電壓(如圖所示Vcc)并且將字節(jié)選擇線BSL0設(shè)置在0V，由此在字節(jié)選擇晶體管BST1_1上建立負(fù)柵極-溝道電壓，可以將字節(jié)選擇晶體管BST1_1導(dǎo)通。另外，通過將串選擇線SSL0和GSL0以正電壓(Vcc)驅(qū)動(dòng)，這相對(duì)于P阱區(qū)15建立起正柵極-溝道電壓，從而使得A組EEPROM晶體管的NMOS串選擇晶體管和NMOS接地選擇晶體管能夠支持讀操作。響應(yīng)于這些施加的電壓，位線讀出放大器(未示出)將評(píng)估最初預(yù)充電的位線BL0-BL7的電壓中的變化，以確定A組EEPROM晶體管的狀態(tài)(編程的(單元數(shù)據(jù)＝0)或擦除的(單元數(shù)據(jù)＝1))。
現(xiàn)在參考圖3，根據(jù)本發(fā)明第二實(shí)施例的可字節(jié)擦除電可擦除可編程只讀存儲(chǔ)器(EEPROM)10’如圖所示包括二晶體管(2T)EEPROM單元。這些2T單元每個(gè)都包括如圖所示連接的一個(gè)NMOS晶體管和一個(gè)EEPROM晶體管。與圖1和圖2A-2C的EEPROM 10相比，圖3的EEPROM 10’不包括NMOS串選擇晶體管或串選擇線。其它方面，圖3的EEPROM 10’等同于圖1的EEPROM 10。
下面將參考圖3和圖4A-4B，更加全面地說明編程和擦除期間的EEPROM 10’的操作。具體而言，圖4A圖示了將參考標(biāo)號(hào)A標(biāo)識(shí)的EEPROM晶體管編程所必須的偏置條件。如圖所示，在圖4A的右側(cè)，這些偏置條件包括建立從EEPROM晶體管A的溝道區(qū)域到控制電極的18V電勢(shì)以及將對(duì)應(yīng)的位線BSL0偏置在-8V。通過將第一P阱15設(shè)置在-8V，將溝道區(qū)域設(shè)定在-8V。通過以+10V驅(qū)動(dòng)全局控制線GCL0，并且將字節(jié)選擇線BSL0設(shè)定為0V同時(shí)將N阱區(qū)13偏置在+10V以導(dǎo)通字節(jié)選擇晶體管BST1_1，從而將控制電極設(shè)定為+10V的電勢(shì)。比較而言，通過將對(duì)應(yīng)的字節(jié)線BL7設(shè)定在正電源電壓(例如，Vcc)來將B標(biāo)識(shí)的EEPROM晶體管維持在最初的擦除狀態(tài)。因此，如圖4A的右側(cè)所示，因?yàn)榭刂齐姌O和漏極端子都保持在正電壓(例如，10V和Vcc)，晶體管B沒有進(jìn)行編程操作。類似地，通過以0V驅(qū)動(dòng)控制電極，C標(biāo)識(shí)的EEPROM晶體管沒有進(jìn)行編程操作。這通過以0V驅(qū)動(dòng)全局控制線GCL1和導(dǎo)通字節(jié)選擇晶體管BST2_1獲得。通過將它們對(duì)應(yīng)的字節(jié)線(BL8和BL6)以正電壓(Vcc)驅(qū)動(dòng)且將它們對(duì)應(yīng)的控制電極以0V驅(qū)動(dòng)(LCL1_2＝0V，LCL1_3＝0V)，第一P阱區(qū)15中的EEPROM晶體管D和第二P阱區(qū)17中的EEPROM晶體管E類似地沒有進(jìn)行編程操作。因此，如圖4A所示，支持編程的偏置條件可以相對(duì)于圖2A的偏置條件修改，以對(duì)應(yīng)于EEPROM單元大小的減小(即，從3T單元減小到2T單元)。
圖4B圖示了支持擦除參考標(biāo)號(hào)A所示的EEPROM單元的一個(gè)字節(jié)但是避免擦除位于相同P阱區(qū)15中的EEPROM單元(參考標(biāo)號(hào)B和C)和相鄰P阱區(qū)17(參考標(biāo)號(hào)D)的其它字節(jié)的操作的偏置條件。如圖4B的右側(cè)所示，通過以-8V驅(qū)動(dòng)全局控制線GCL0且導(dǎo)通字節(jié)選擇晶體管BST1_1從而將局部控制線LCL1_1保持在-8V，可以在A組EEPROM單元的控制電極和溝道區(qū)域之間建立18V的電勢(shì)。另外，將第一P阱區(qū)15保持在+10V，使得可以將任何A組EEPROM單元的任何浮置柵電極中積累的電荷收回。通過截止字節(jié)選擇晶體管BST1_2將局部控制線LCL1_2(見圖3)設(shè)置為浮置條件，B組EEPROM單元可以沒有進(jìn)行擦除操作。通過以正電壓(Vcc)驅(qū)動(dòng)對(duì)應(yīng)的全局控制線GCLn-2(例如，GCL6)和對(duì)應(yīng)局部控制線LCLn-1_1(例如，LCL7_1)，同時(shí)將第一P阱區(qū)15保持在+10V，從而C組EEPROM單元沒有進(jìn)行擦除操作。最后，通過將第二P阱區(qū)17偏置在0V并且對(duì)應(yīng)的局部控制線LCL1_3(見圖3)布置為浮置狀態(tài)，D組EEPROM單元沒有進(jìn)行擦除操作。
參考圖5，現(xiàn)在將說明圖3和圖4A-4B的可編程只讀存儲(chǔ)器(EERPOM)10’的布局示意圖。具體而言，圖5圖示了含有多個(gè)P阱區(qū)15和17的N阱區(qū)13。中間P阱15的圖示部分含有連續(xù)的兩行跨越16列的2T EEPROM。出于討論的目的，這兩行將作為圖3左側(cè)所示的前兩行，它們?cè)O(shè)置在P阱區(qū)15中。在中間P阱區(qū)15中的參考標(biāo)號(hào)LCL_R(R＝對(duì)應(yīng)的P阱區(qū)的右側(cè))對(duì)應(yīng)于圖3中的局部控制線LCL1_2和LCL2_2，在中間P阱區(qū)15中的參考標(biāo)號(hào)LCL_L(L＝對(duì)應(yīng)的P阱區(qū)的右側(cè))對(duì)應(yīng)于局部控制線LCL1_1和LCL2_1。在中間P阱區(qū)15中的參考標(biāo)號(hào)GSL對(duì)應(yīng)于貼附到接地選擇線GSL0和GSL1的柵極線段。包括左側(cè)區(qū)域33L和右側(cè)區(qū)域33R的區(qū)域33包括多個(gè)N型擴(kuò)散區(qū)域(標(biāo)識(shí)NMOS晶體管和EEPROM晶體管的源極/漏極區(qū)域)的布局圖案。這些N型擴(kuò)散區(qū)域由參考標(biāo)號(hào)33L1-33L8和33R1-33R8標(biāo)識(shí)。參考標(biāo)號(hào)33s和33CS表示結(jié)合的N型擴(kuò)散區(qū)域的布局圖案，這些N型擴(kuò)散區(qū)域在公共源極接觸經(jīng)由CSC連接到公共源極線CSL0(見圖3)。
布局標(biāo)號(hào)37標(biāo)識(shí)導(dǎo)電布線圖案，該導(dǎo)電布線圖案將對(duì)應(yīng)的局部控制線的端部連接到位于N阱區(qū)13中的對(duì)應(yīng)的字節(jié)選擇晶體管的源極端子。布局標(biāo)號(hào)36s標(biāo)識(shí)對(duì)應(yīng)于字節(jié)選擇晶體管的源極區(qū)，布局標(biāo)號(hào)36d標(biāo)識(shí)對(duì)應(yīng)于字節(jié)選擇晶體管的漏極區(qū)。這些字節(jié)選擇晶體管(參見例如圖3中的BST1_1)的柵極端子電連接到參考標(biāo)號(hào)BSL_R和BSL_L標(biāo)識(shí)的金屬字節(jié)選擇線。
圖5也包括由虛線標(biāo)識(shí)的兩個(gè)突出區(qū)域A和B。圖6A完整地圖示了區(qū)域A，圖7A完整地圖示了區(qū)域B。具體而言，圖6A包括兩個(gè)橫截面線6B-6B’和6C-6C’和下面的附加參考標(biāo)號(hào)50D、50S、50S/D、MCU、MCT和GST，它們沒有在圖5中另外示出。參考標(biāo)號(hào)MCU標(biāo)識(shí)與每個(gè)2T EEPROM單元相關(guān)聯(lián)的布局區(qū)域，參考標(biāo)號(hào)MCT標(biāo)識(shí)與2T EEPROM單元中的EEPROM晶體管相關(guān)聯(lián)的布局區(qū)域，參考標(biāo)號(hào)GST標(biāo)識(shí)與接地選擇晶體管(其具有連接到對(duì)應(yīng)的接地選擇線GSL的柵電極)相關(guān)聯(lián)的布局區(qū)域。
圖6B圖示了沿圖6A的線6B-6B’截取的圖3的EEPROM 10’的剖面圖。如圖6B所示，位線55由導(dǎo)電通路CDC垂直地耦合到位于第一P阱區(qū)15中的EEPROM晶體管28a的N型漏極區(qū)域50D。第一P阱區(qū)15位于較大的N阱區(qū)13。該N阱區(qū)13可以是位于半導(dǎo)體襯底11中的深N型擴(kuò)散區(qū)域。在對(duì)應(yīng)的MCT布局區(qū)域中的每個(gè)EEPROM晶體管包括作為較長(zhǎng)局部控制線(LCL_L)的部分的控制電極27a，以及浮置柵電極23a、隧穿氧化層21、電極間絕緣層25a和源極/漏極區(qū)域(50D和50S/D)。在對(duì)應(yīng)的GST布局區(qū)域中的每個(gè)接地選擇晶體管包括垂直雙柵極結(jié)構(gòu)，其包括柵極絕緣層21和電連接在一起的導(dǎo)電區(qū)域23b和27b(在第三維中，未示出)。絕緣區(qū)域25b沒有排除導(dǎo)電區(qū)域23b和27b之間的所有接觸。導(dǎo)電區(qū)域23b和27b總地形成接地選擇線GSL的一部分?，F(xiàn)在參考圖6C，成對(duì)的淺溝槽隔離(STI)區(qū)域19與電連接到相鄰的GST的源極區(qū)50s的N型擴(kuò)散區(qū)域33CS一起示出。這些擴(kuò)散區(qū)域33CS通過導(dǎo)電通路CSC連接到各公共源極線CSL 43。
圖7A是圖5中B部分的放大視圖，其包括表示N型擴(kuò)散區(qū)圖案(例如，注入掩模圖案)的另外的參考標(biāo)號(hào)35，從該N型擴(kuò)散區(qū)圖案界定了源極區(qū)域36S和漏極區(qū)域36D。區(qū)域34R和34L表示與偽晶體管相關(guān)聯(lián)的偽擴(kuò)散圖案，其為對(duì)應(yīng)的布線圖案37(見圖7B)和39(見圖7C)的通路接觸提供垂直支撐。圖7A還包括兩條剖面線7B-7B’和7C-7C’，它們分別突出了多個(gè)EEPROM晶體管和接地選擇晶體管(GST)的布局和剖面結(jié)構(gòu)。具體而言，圖7B圖示了在較大的N阱區(qū)13中的間隔開的P阱區(qū)15和17。P阱區(qū)含有提供相鄰晶體管的電隔離的圖案化的淺溝槽隔離區(qū)域19。在圖7B的左側(cè)，局部控制線(LCL_R)被示為跨過了多個(gè)EEPROM晶體管28a和偽晶體管(由區(qū)域34R標(biāo)識(shí))。布線圖案37提供了對(duì)應(yīng)的字節(jié)選擇晶體管BST_R的源極區(qū)域36S的電跳線連接，晶體管BST_R具有在下柵極絕緣層22的柵電極。字節(jié)選擇晶體管BST_R的漏極區(qū)域36D電連接到由參考標(biāo)號(hào)40標(biāo)識(shí)的對(duì)應(yīng)的全局控制線(GCL)。類似的，在圖7B的右側(cè)，局部控制線(LCL_L)被示為跨過了多個(gè)EEPROM晶體管28b和偽晶體管(由區(qū)域34L標(biāo)識(shí))。布線圖案37提供了對(duì)應(yīng)的字節(jié)選擇晶體管BST_L的源極區(qū)域36S的電跳線連接。字節(jié)選擇晶體管BST_L的漏極區(qū)域36D共同電連接到相鄰的字節(jié)選擇晶體管BST_R和全局控制線40。
圖7C突出了具有沿著對(duì)應(yīng)的接地選擇線GSL連接在一起的柵電極的多個(gè)接地選擇晶體管28b的布局和剖面結(jié)構(gòu)。在圖7C中，在參考標(biāo)號(hào)34R和34L標(biāo)識(shí)的位置的偽晶體管在導(dǎo)電通路38下延伸，導(dǎo)電通路38通過接地選擇線段39(在圖7A中省略了但是在圖7C中示出了)連接在一起。接地選擇線段39將間隔開的接地選擇線連接為跨過多個(gè)P阱區(qū)的連續(xù)布線圖案，如圖3所示。
在附圖和說明書中，已經(jīng)公開了本發(fā)明的典型優(yōu)選實(shí)施例，雖然使用了具體的術(shù)語，但是它們僅以上位和描述性意味使用而非出于限制目的，本發(fā)明的范圍由權(quán)利要求闡述。
權(quán)利要求
1.一種集成電路器件，包括可字節(jié)擦除EERPOM存儲(chǔ)器陣列，配置來支持第一和第二多個(gè)EEPROM存儲(chǔ)器單元的獨(dú)立擦除，所述第一和第二多個(gè)EEPROM存儲(chǔ)器單元共享襯底中的第一半導(dǎo)體阱區(qū)，并且分別通過第一和第二字節(jié)選擇晶體管電耦合到全局控制線。
2.根據(jù)權(quán)利要求1的器件，其中，所述可字節(jié)擦除EERPOM存儲(chǔ)器陣列包括第一局部控制線，電耦合到所述第一多個(gè)EEPROM單元的控制電極和所述第一字節(jié)選擇晶體管的第一載流端子；以及第二局部控制線，電耦合到所述第二多個(gè)EEPROM單元的控制電極和所述第二字節(jié)選擇晶體管的第一載流端子。
3.根據(jù)權(quán)利要求2的器件，其中，所述第一和第二局部控制線是共線的。
4.根據(jù)權(quán)利要求1的器件，其中，所述第一半導(dǎo)體阱區(qū)是第一導(dǎo)電類型的區(qū)域；以及其中，所述第一字節(jié)選擇晶體管形成在所述第一半導(dǎo)體阱區(qū)的外部。
5.根據(jù)權(quán)利要求4的器件，其中，所述第一字節(jié)選擇晶體管形成在第二半導(dǎo)體阱區(qū)內(nèi)，所述第二半導(dǎo)體阱區(qū)是第二導(dǎo)電類型的區(qū)域，與所述第一導(dǎo)電類型的第一半導(dǎo)體阱區(qū)形成P-N整流結(jié)。
6.根據(jù)權(quán)利要求1的器件，其中，所述第一多個(gè)EEPROM單元每個(gè)是2T或3T EEPROM單元。
7.根據(jù)權(quán)利要求1的器件，其中，所述第一和第二多個(gè)EEPROM單元分別電連接到平行延伸跨過所述第一半導(dǎo)體阱區(qū)的第一和第二多條位線。
8.根據(jù)權(quán)利要求1的器件，其中，所述第一和第二多個(gè)EEPROM單元共享與延伸跨過所述第一半導(dǎo)體阱區(qū)的公共源極線。
9.根據(jù)權(quán)利要求8的器件，其中，所述公共源極線包括在所述第一半導(dǎo)體阱區(qū)內(nèi)的第二導(dǎo)電類型的半導(dǎo)體區(qū)域。
10.根據(jù)權(quán)利要求1的器件，其中，所述第一和第二多個(gè)EEPROM單元包括共享接地選擇線的接地選擇晶體管。
11.一種集成電路器件，包括在半導(dǎo)體襯底上的第一導(dǎo)電類型的半導(dǎo)體阱區(qū)；以及在所述半導(dǎo)體阱區(qū)內(nèi)的可字節(jié)擦除EERPOM存儲(chǔ)器陣列，所述字節(jié)擦除EERPOM存儲(chǔ)器陣列配置來支持其中的第一和第二多個(gè)EEPROM存儲(chǔ)器單元的獨(dú)立擦除，所述第一和第二多個(gè)EEPROM存儲(chǔ)器單元共享與所述半導(dǎo)體阱區(qū)相對(duì)延伸的接地選擇線，并且所述第一和第二多個(gè)EEPROM存儲(chǔ)器單元具有與所述半導(dǎo)體阱區(qū)形成非整流結(jié)的第一導(dǎo)電類型的溝道區(qū)域的EEPROM晶體管。
12.一種集成電路器件，包括半導(dǎo)體襯底上的第一導(dǎo)電類型的半導(dǎo)體阱區(qū)，所述半導(dǎo)體阱區(qū)在其中具有第二導(dǎo)電類型的公共源極擴(kuò)散區(qū)，所述公共源極擴(kuò)散區(qū)與所述半導(dǎo)體阱區(qū)形成P-N整流節(jié)；以及在所述半導(dǎo)體阱區(qū)內(nèi)的可字節(jié)擦除EERPOM存儲(chǔ)器陣列，所述可字節(jié)擦除EERPOM存儲(chǔ)器陣列配置來支持第一和第二多個(gè)EEPROM存儲(chǔ)器單元的獨(dú)立擦除，所述第一和第二多個(gè)EEPROM存儲(chǔ)器單元電連接到所述公共源極擴(kuò)散區(qū)。
13.根據(jù)權(quán)利要求12的器件，其中，所述第一和第二多個(gè)EEPROM單元通過第一和第二字節(jié)選擇晶體管分別電耦合到全局控制線。
14.根據(jù)權(quán)利要求13的器件，其中，所述可字節(jié)擦除EERPOM存儲(chǔ)器陣列包括第一局部控制線，電耦合到所述第一多個(gè)EEPROM單元的控制電極和所述第一字節(jié)選擇晶體管的第一載流端子；以及第二局部控制線，電耦合到所述第二多個(gè)EEPROM單元的控制電極和所述第二字節(jié)選擇晶體管的第一載流端子。
15.根據(jù)權(quán)利要求14的器件，其中，所述第一和第二局部控制線是共線的。
16.根據(jù)權(quán)利要求12的器件，其中，所述第一多個(gè)EEPROM單元每個(gè)是2T或3T EEPROM單元。
全文摘要
本發(fā)明公開了一種非易失半導(dǎo)體存儲(chǔ)器，其包括半導(dǎo)體襯底上的第一導(dǎo)電類型的半導(dǎo)體阱區(qū)。該半導(dǎo)體阱區(qū)在其中具有第二導(dǎo)電類型的公共源極擴(kuò)散區(qū)，該公共源極擴(kuò)散區(qū)在半導(dǎo)體阱區(qū)內(nèi)延伸且與半導(dǎo)體阱區(qū)形成P－N整流節(jié)?？勺止?jié)擦除EERPOM存儲(chǔ)器陣列提供在半導(dǎo)體阱區(qū)內(nèi)。該可字節(jié)擦除EERPOM存儲(chǔ)器陣列配置來支持第一和第二多個(gè)EEPROM存儲(chǔ)器單元的獨(dú)立擦除，第一和第二多個(gè)EEPROM存儲(chǔ)器單元電連接到公共源極擴(kuò)散區(qū)。
文檔編號(hào)G11C16/06GK1975932SQ20061010151
公開日2007年6月6日 申請(qǐng)日期2006年7月12日 優(yōu)先權(quán)日2005年7月13日
發(fā)明者姜盛澤, 田喜錫, 韓晶昱, 李昌勛, 徐輔永, 全昌愍, 洪恩美 申請(qǐng)人:三星電子株式會(huì)社